JPH10144660A - Method for manufacturing semiconductor device - Google Patents
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Abstract
(57)【要約】
【課題】 フォトリソグラフィー技術やＲＩＥ装置の加
工精度によらない、極めて微細なトレンチ幅を実現す
る、新規な半導体装置の製造方法を提供することにあ
る。
【解決手段】 第１および第２の絶縁膜２３０，２５０
によりシリコン系の膜を挟む（埋め込む）構造を形成
し、ＲＩＥによりシリコン系の膜を除去することによっ
て、自動的にエッチングマスクが形成され、しかも、そ
のＲＩＥを続行することにより、半導体基板の選択的エ
ッチング（つまりトレンチの形成）も連続して行われ
る。０．５μｍ以下の超微細なトレンチ形成が可能であ
る。
An object of the present invention is to provide a novel semiconductor device manufacturing method which realizes an extremely fine trench width regardless of the photolithography technology and the processing accuracy of an RIE device. SOLUTION: First and second insulating films 230, 250.
Forming a structure sandwiching (embedding) a silicon-based film by RIE and removing the silicon-based film by RIE, an etching mask is automatically formed. Further, by continuing the RIE, a semiconductor substrate is selected. The objective etching (that is, formation of the trench) is also performed continuously. It is possible to form an ultra-fine trench of 0.5 μm or less.
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、半導体基板に微細なトレンチ（溝）を
形成する方法に関する。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a fine trench in a semiconductor substrate.
【０００２】[0002]
【背景技術】トレンチは、一般に、フォトリソグラフィ
ー技術を用いてマスクを形成し、このマスクを用いて、
ＲＩＥ（リアクティブイオンエッチング）により半導体
基板を選択的にエッチングすることにより形成される。
この場合、トレンチの幅は、フォトリソグラフィー技術
の加工限界により制約されることになる。2. Description of the Related Art In general, a trench is formed by using a photolithography technique to form a mask.
It is formed by selectively etching a semiconductor substrate by RIE (reactive ion etching).
In this case, the width of the trench is restricted by the processing limit of the photolithography technology.
【０００３】微細化をさらに推進する方法としては、図
１５に示すように、マスクの側壁にＣＶＤ膜等のサイド
ウオールを形成方法がある。As a method of further promoting the miniaturization, there is a method of forming a sidewall such as a CVD film on a side wall of a mask as shown in FIG.
【０００４】すなわち、図１５（ａ）のように半導体基
板１００上に酸化膜１１０を形成し、同図（ｂ）に示す
ようにパターニングし、同図（ｃ）に示すように、ＣＶ
ＤＳｉＯ2膜１２０を形成する。[0004] That is, an oxide film 110 is formed on a semiconductor substrate 100 as shown in FIG. 15A, patterned as shown in FIG. 15B, and CV is formed as shown in FIG.
A DSiO 2 film 120 is formed.
【０００５】続いて、全面にＲＩＥを施してサイドウオ
ール１２２を形成する。サイドウオール１２２の幅Ｘ１
はＯ．１μｍ程度である。Subsequently, RIE is performed on the entire surface to form a sidewall 122. Width X1 of sidewall 122
Is O. It is about 1 μm.
【０００６】続いて、同図（ｅ）に示すように、ＲＩＥ
によりトレンチ１２４を形成する。このトレンチ１２４
の幅Ｘ２は０．５μｍが限界である。ＲＩＥによるダメ
ージを除去するために犠牲酸化，犠牲酸化膜除去を行う
と、トレンチの幅は０．９μｍ程度に広がる（図１５
（ｅ）において点線で示されるトレンチ幅Ｘ３）。Subsequently, as shown in FIG.
Thereby, a trench 124 is formed. This trench 124
Has a limit of 0.5 μm. When sacrificial oxidation and sacrificial oxide film removal are performed to remove damage due to RIE, the width of the trench is increased to about 0.9 μm (FIG. 15).
(E) Trench width X3 indicated by a dotted line.
【０００７】[0007]
【発明が解決しようとする課題】図１５で説明したサイ
ドウオールを用いたトレンチ形成の場合、その加工精度
は、サイドウオールを形成するためのＣＶＤ膜の均一性
やＲＩＥ装置の面内における加工精度に依存する。In the case of trench formation using sidewalls described with reference to FIG. 15, the processing accuracy depends on the uniformity of the CVD film for forming the sidewalls and the processing accuracy in the plane of the RIE apparatus. Depends on.
【０００８】すなわち、「ＣＶＤ膜のばらつき」と「Ｒ
ＩＥの加工ばらつき」とが相乗されるためにばらつき幅
が大きくなり、したがって、マスク形成の際に、位置合
わせマージンを大きくとる必要がある。That is, “variation in CVD film” and “R
The variation width becomes large because the “working variation of IE” is synergistic, and therefore, it is necessary to increase the alignment margin when forming the mask.
【０００９】このため、幅が０．５μｍ以下のトレンチ
を、ウエハ面内で均一性よく形成するのは非常にむずか
しいという問題がある。For this reason, there is a problem that it is very difficult to form a trench having a width of 0.5 μm or less with good uniformity in the wafer surface.
【００１０】したがって、本発明の目的は、フォトリソ
グラフィー技術やＲＩＥ装置の加工精度によらない、極
めて微細なトレンチ幅を実現する、新規な半導体装置の
製造方法を提供することにある。Accordingly, an object of the present invention is to provide a novel semiconductor device manufacturing method which realizes an extremely fine trench width regardless of the photolithography technology and the processing accuracy of an RIE device.
【００１１】[0011]
【課題を解決するための手段】請求項１に記載の本発明
の半導体装置の製造方法は、半導体基板上に第１の膜を
形成した後、この第１の膜を選択的に除去して開口部を
形成する工程と、前記開口部における前記第１の膜の側
壁部に接する第２の膜を形成する工程と、前記開口部に
おいて第３の膜を形成し、前記第２の膜を前記第１およ
び第３の膜で挟む構造を形成する工程と、前記第２の膜
をドライエッチングにより除去して前記第１および第３
の膜との間に空隙を形成し、さらに、前記半導体基板の
前記空隙の下に位置する部分をエッチングしてトレンチ
を形成する工程と、を有することを特徴とする。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a first film on a semiconductor substrate; and selectively removing the first film. Forming an opening, forming a second film in contact with a side wall of the first film in the opening, forming a third film in the opening, and forming the second film in the opening. Forming a structure sandwiched between the first and third films; and removing the second film by dry etching to form the first and third films.
And forming a trench by etching a portion of the semiconductor substrate under the gap, to form a trench.
【００１２】従来のトレンチの微細化は、「マスクの加
工レベルを向上させる」ことを念頭においたものであっ
たが、本発明では、「第２の膜の成膜のレベルをそのま
まトレンチ寸法の制御レベルに直結させる」という、い
ままでにない新しい考え方を導入している。Although the conventional miniaturization of the trenches has been made with a view to "improving the processing level of the mask", the present invention provides that "the level of the formation of the second film is directly adjusted to the trench size. It is directly connected to the control level. "
【００１３】すなわち、第１および第３の膜により第２
の膜を挟む（埋め込む）構造を形成し、ＲＩＥにより第
２の膜を除去することによって、自動的にエッチングマ
スクが形成され、しかも、そのＲＩＥを続行することに
より、半導体基板の選択的エッチング（つまりトレンチ
の形成）も連続して行われる。That is, the second film is formed by the first and third films.
An etching mask is automatically formed by forming a structure sandwiching (embedding) the film and removing the second film by RIE, and by continuing the RIE, selective etching of the semiconductor substrate ( That is, formation of a trench) is also performed continuously.
【００１４】第１の膜に要求される特性は、半導体基板
に対して選択的に加工できること、第２の膜の加工にお
いてエッチング耐性を有することであり、さらに半導体
基板のトレンチ加工時にエッチングマスクとして機能す
る特性をもつのが望ましい。具体的には、フォトレジス
トや酸化膜，窒化膜を使用できる。例えば、ＣＶＤ−Ｓ
ｉＯ2膜，Ｓｉ3Ｎ4膜，ＢＰＳＧ膜などの、埋め込み特
性がよく、かつ、基板のトレンチエッチング時にエッチ
ングされにくい材料の膜を使用することができる。The characteristics required for the first film are that it can be selectively processed with respect to the semiconductor substrate and that it has etching resistance in the processing of the second film. It is desirable to have functional properties. Specifically, a photoresist, an oxide film, and a nitride film can be used. For example, CVD-S
A film such as an iO 2 film, a Si 3 N 4 film, a BPSG film, or the like, having a good embedding property and hardly etched during trench etching of the substrate can be used.
【００１５】第２の膜に要求される特性は、「第１の
膜」，「第３の膜」に対して選択的にエッチングできる
ことである。The characteristic required for the second film is that it can be selectively etched with respect to the "first film" and the "third film".
【００１６】具体的にはシリコン系の膜を使用でき、例
えば、アモルファスシリコンや多結晶シリコンを使用で
きる（不純物のドープ，ノンドープを問わない）。これ
らの膜は、膜厚の均一性にすぐれ、ステップカバレージ
もよく、加工も容易である。また、シリコン基板のエッ
チングのためのエッチャントを用いてエッチング除去も
できるので便利である。Specifically, a silicon-based film can be used, for example, amorphous silicon or polycrystalline silicon (whether doped or non-doped with impurities). These films have excellent uniformity of film thickness, good step coverage, and are easy to process. Further, it is convenient because etching can be removed using an etchant for etching the silicon substrate.
【００１７】第３の膜に要求される特性としては、「第
２の膜」の加工において、エッチング耐性を有すること
であり、さらに好ましくは半導体基板のトレンチ加工時
にエッチングマスクとして機能することである。The property required for the third film is that it has etching resistance in the processing of the "second film", and more preferably it functions as an etching mask when trenching a semiconductor substrate. .
【００１８】具体的には、フォトレジストや、酸化膜や
窒化膜を使用できる。例えば、ＣＶＤ−ＳｉＯ2膜，Ｓ
ｉ3Ｎ4膜，ＢＰＳＧ膜などの、埋め込み特性がよく、か
つ、基板のトレンチエッチング時にエッチングされにく
い材料の膜を使用することができる。Specifically, a photoresist, an oxide film or a nitride film can be used. For example, a CVD-SiO 2 film, S
It is possible to use a film of a material such as an i 3 N 4 film or a BPSG film, which has a good embedding property and is not easily etched during trench etching of the substrate.
【００１９】本発明では、第２の膜（例えば、シリコン
系の膜）の膜厚がそのままトレンチ寸法を決めることに
なる。つまり、トレンチ幅の加工寸法は、開口部におけ
る絶縁マスクの側壁に接して形成される膜厚により制御
できる。したがって、０、５μｍ以下の幅の超微細なト
レンチの形成が可能となる。In the present invention, the thickness of the second film (for example, a silicon-based film) directly determines the trench size. That is, the processing size of the trench width can be controlled by the film thickness formed in contact with the side wall of the insulating mask in the opening. Therefore, it is possible to form an ultra-fine trench having a width of 0.5 μm or less.
【００２０】本発明を半導体デバイスのトレンチ分離に
適用すれば、素子の高集積化が可能となり、高性能な半
導体デバイスを開発できる。また、絶縁ゲート型の半導
体パワーデバイスのゲート構造に本発明を適用すれば、
素子の高集積化によって低消費電力かつ高性能なパワー
デバイスの製造が可能となる。If the present invention is applied to trench isolation of a semiconductor device, high integration of elements becomes possible and a high-performance semiconductor device can be developed. Also, if the present invention is applied to the gate structure of an insulated gate type semiconductor power device,
The high integration of elements enables the manufacture of power devices with low power consumption and high performance.
【００２１】[0021]
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２２】（１）第１の実施の形態 図１〜図５はそれぞれ、本発明の半導体装置の製造方法
の第１の実施の形態の工程毎のデバイス断面図である。(1) First Embodiment FIGS. 1 to 5 are cross-sectional views of devices in each step of a first embodiment of a method of manufacturing a semiconductor device according to the present invention.
【００２３】以下、各工程毎に説明する。Hereinafter, each step will be described.
【００２４】工程１ 図１に示すように、酸化膜２１０で覆われた半導体基板
２００上に、フォトレジストまたはＣＶＤ−ＳｉＯ
2膜，Ｓｉ3Ｎ4膜，ＢＰＳＧ膜などの、加工が容易で、
かつ、基板のトレンチエッチング時にエッチングされに
くい材料の膜（第１の膜）を成膜し、選択的にエッチン
グして開口部２３５を形成して（パターニング）、マス
ク２３０を形成する。マスク２３０の膜厚は、０．５μ
ｍ程度である。Step 1 As shown in FIG. 1, a photoresist or CVD-SiO 2 is formed on a semiconductor substrate 200 covered with an oxide film 210.
Easy to process 2 film, Si 3 N 4 film, BPSG film, etc.
In addition, a film (a first film) of a material that is difficult to be etched at the time of trench etching of the substrate is formed and selectively etched to form an opening 235 (patterning), thereby forming a mask 230. The thickness of the mask 230 is 0.5 μm.
m.
【００２５】工程２ 次に、図２に示すように、０．３μｍ程度の膜厚のポリ
シリコン膜またはアモルファスシリコン膜（シリコン系
の膜，第２の膜）２４０を半導体基板の全面に形成す
る。これらのシリコン系の膜２４０はステップカバレー
ジがよく、したがって、マスク２３０の側壁は、シリコ
ン系の膜２４０によって完全に覆われる。Step 2 Next, as shown in FIG. 2, a polysilicon film or an amorphous silicon film (silicon-based film, second film) 240 having a thickness of about 0.3 μm is formed on the entire surface of the semiconductor substrate. . These silicon-based films 240 have good step coverage, and thus the sidewalls of the mask 230 are completely covered by the silicon-based films 240.
【００２６】このシリコン系の膜２４０の、マスク２３
０の側壁を覆う垂直な部分を（ア），（イ）とし、マス
ク２３０の頂部を覆う水平な部分を（ウ）とする。The mask 23 of the silicon-based film 240
Vertical portions covering the side wall of the mask 230 are denoted by (a) and (a), and horizontal portions covering the top of the mask 230 are denoted by (c).
【００２７】工程３ 図３に示すように、開口部２３５内に、フォトレジスト
またはＣＶＤ−ＳｉＯ2膜，Ｓｉ3Ｎ4膜，ＢＰＳＧ膜な
どの、加工が容易で、埋め込み特性がよく、かつ、基板
のトレンチエッチング時にエッチングされにくい材料の
膜（第３の膜）を形成する。これにより、シリコン系の
膜２４０の、マスク２３０の側壁部を覆う部分（ア），
（イ）が埋め込まれる。つまり、シリコン系の膜２４０
の、マスク２３０の側壁部を覆う部分（ア），（イ）が
絶縁膜２３０，２５０で挟まれる構造となる。Step 3 As shown in FIG. 3, in the opening 235, a photoresist or a CVD-SiO 2 film, a Si 3 N 4 film, a BPSG film, or the like is easily processed, has good filling characteristics, and A film (third film) of a material that is not easily etched during trench etching of the substrate is formed. As a result, a portion (a) of the silicon-based film 240 covering the side wall of the mask 230,
(B) is embedded. That is, the silicon-based film 240
In this structure, portions (A) and (A) covering the side wall of the mask 230 are sandwiched between the insulating films 230 and 250.
【００２８】このような構造の形成は、例えば、膜２５
０を半導体基板２００上に形成した後、全面にＲＩＥを
施して膜２５０の上層部を除去し、シリコン系の膜２５
０の（ウ）部分の表面を露出させることにより行われ
る。The formation of such a structure is performed, for example, by using the film 25
0 is formed on the semiconductor substrate 200, the entire surface is subjected to RIE to remove the upper layer of the film 250, and the silicon-based film 25
This is performed by exposing the surface of the 0 (c) portion.
【００２９】工程４図４に示すように、全面にＲＩＥを
施して、シリコン系の膜２５０の（ア），（イ）部分を
除去し、続いて、半導体基板２００上の酸化膜２１０も
除去して半導体基板２００の表面の一部を露出させる。Step 4 As shown in FIG. 4, RIE is performed on the entire surface to remove portions (a) and (a) of the silicon-based film 250, and then the oxide film 210 on the semiconductor substrate 200 is also removed. Then, a part of the surface of the semiconductor substrate 200 is exposed.
【００３０】シリコン系の膜２５０および酸化膜２１０
が除去される結果として、空隙２４２ａ，２４２ｂが形
成される。これにより、セルフアラインでトレンチマス
クが形成されたことになる。この空隙２４２ａ，２４２
ｂが、トレンチ加工のためのエッチャントの導入口とな
る。Silicon-based film 250 and oxide film 210
Are removed, voids 242a and 242b are formed. As a result, the trench mask is formed in a self-aligned manner. These voids 242a, 242
b serves as an inlet for an etchant for trench processing.
【００３１】そして、そのままエッチングを続行するこ
とによって、図５に示すようなトレンチ２６０ａ，２６
０ｂが形成される。Then, by continuing the etching as it is, the trenches 260a and 26a as shown in FIG.
0b is formed.
【００３２】本実施の形態では、シリコン系の膜２４０
の膜厚がそのままトレンチ寸法を決めることになる。ま
た、セルフアラインプロセスであるため、位置合わせマ
ージンを考慮する必要がない。したがって、０、５μｍ
以下の幅の超微細なトレンチの形成が可能となる。ま
た、シリコン系の膜の膜厚のばらつき程度の誤差しかな
いため、制御性がよい。トレンチの最小寸法としては、
０．０５μｍ〜０．１μｍ程度が可能である。In this embodiment, the silicon-based film 240
Will determine the trench dimensions as it is. In addition, since the process is a self-alignment process, there is no need to consider an alignment margin. Therefore, 0, 5 μm
It is possible to form an ultra-fine trench having the following width. In addition, since there is only an error of the degree of variation of the thickness of the silicon-based film, controllability is good. The minimum dimensions of the trench are
About 0.05 μm to 0.1 μm is possible.
【００３３】したがって、最終的に犠牲酸化，犠牲酸化
膜のエッチングを行ってＲＩＥによるダメージの除去を
行った場合でも、０、５μｍ程度のトレンチ幅の確保は
十分に可能である。Therefore, even when the sacrificial oxidation and the etching of the sacrificial oxide film are finally performed to remove the damage caused by the RIE, it is possible to sufficiently secure the trench width of about 0 or 5 μm.
【００３４】（２）第２の実施の形態 図６〜図１４を用いて、本発明の第２の実施の形態を説
明する。(2) Second Embodiment A second embodiment of the present invention will be described with reference to FIGS.
【００３５】本実施の形態では、マスク層として多層積
層膜を使用すると共に、最終的に犠牲酸化を行い、半導
体基板上に残存するシリコン系の膜を完全に除去する。In this embodiment, a multilayer film is used as a mask layer, and sacrificial oxidation is finally performed to completely remove the silicon-based film remaining on the semiconductor substrate.
【００３６】以下、各工程毎に説明する。なお、図６〜
図１４において、図１〜図５と同じ部分には同じ参照番
号を付してある。Hereinafter, each step will be described. In addition, FIG.
14, the same parts as those in FIGS. 1 to 5 are denoted by the same reference numerals.
【００３７】工程１ 図６に示すように、シリコン基板２００上に、厚さ１０
ｎｍ〜５０ｎｍ程度の熱酸化膜２１０を形成後、第１の
ポリシリコン層２２０（膜厚は０．３μｍ程度）を形成
し、続いて、ＣＶＤＳｉＯ2膜２３０（膜厚はＯ．５μ
ｍ程度）を形成する。Step 1 As shown in FIG. 6, a silicon substrate 200 having a thickness of 10
After forming a thermal oxide film 210 having a thickness of about 50 nm to 50 nm, a first polysilicon layer 220 (having a thickness of about 0.3 μm) is formed, followed by a CVD SiO 2 film 230 (having a thickness of 0.5 μm).
m).
【００３８】工程２ 次に、図７に示すように、ＣＶＤＳｉＯ2膜２３０およ
び第１のポリシリコン層２２０を、フォトリソグラフィ
ー技術とＲＩＥを用いて選択的にエッチングして開口部
２３５を形成する。Step 2 Next, as shown in FIG. 7, an opening 235 is formed by selectively etching the CVD SiO 2 film 230 and the first polysilicon layer 220 using photolithography and RIE.
【００３９】工程３ 図８に示すように、第１のポリシリコン２２０の膜厚と
同じ膜厚（この例ではＯ．３μｍ程度）の第２のポリシ
リコン２４０を、半導体基板の全面に形成する。Step 3 As shown in FIG. 8, a second polysilicon 240 having the same thickness (about 0.3 μm in this example) as the first polysilicon 220 is formed on the entire surface of the semiconductor substrate. .
【００４０】ポリシリコンの膜厚を同じにする理由は、
後に説明する図１４の工程において、ポリシリコンを酸
化膜へと変化させ、その酸化膜をウエットエッチングで
除去することから、酸化するポリシリコンの膜厚を同じ
にしておく必要があるからである。The reason why the thickness of the polysilicon is the same is as follows.
This is because the polysilicon is changed to an oxide film and the oxide film is removed by wet etching in the step of FIG. 14 described later, so that the thickness of the polysilicon to be oxidized needs to be the same.
【００４１】工程４ 図９に示すように、レジストまたはＣＶＤ−ＳｉＯ
2膜，Ｓｉ3Ｎ4膜，ＢＰＳＧ膜などの埋め込み特性がよ
く、Ｓｉ基板のトレンチエッチング時にエッチングされ
にくい材料からなる膜を、シリコン基板２００の全面に
形成する。以下、ＣＶＤＳｉＯ2膜を用いた場合につい
て説明する。Step 4 As shown in FIG. 9, resist or CVD-SiO
A film made of a material having good burying characteristics, such as a two- layer film, a Si 3 N 4 film, and a BPSG film, which is difficult to be etched during trench etching of the Si substrate, is formed on the entire surface of the silicon substrate 200. Hereinafter, the case where the CVD SiO 2 film is used will be described.
【００４２】工程５ 次に、図１０に示すように、ＲＩＥにより、ＣＶＤＳｉ
Ｏ2膜２５０のエッチバックを行い、第２のポリシリコ
ン２４０の表面を露出させる。これにより、ＣＶＤＳｉ
Ｏ2膜２５０が開口部内に埋め込まれる。つまり、第２
のポリシリコン２４０の垂直部分が絶縁膜２３０，２５
０で挟まれた構造となる。Step 5 Next, as shown in FIG.
The O 2 film 250 is etched back to expose the surface of the second polysilicon 240. Thereby, CVDSi
An O 2 film 250 is embedded in the opening. That is, the second
Vertical portions of the polysilicon 240 are insulating films 230 and 25
0.
【００４３】工程６ 次に、図１１に示すように、ＲＩＥを全面に施し、第２
のポリシリコン２４０，酸化膜２１０，シリコン基板２
００の一部を連続的に除去する。これにより、０、５μ
ｍ以下の幅の超微細なトレンチ２６０ａ，２６０ｂが形
成される。トレンチの幅（図１１のＬ１）の最小寸法と
しては、０．０５μｍ〜０．１μｍ程度が可能である。Step 6 Next, as shown in FIG. 11, RIE is performed on the entire surface,
Polysilicon 240, oxide film 210, silicon substrate 2
Part of 00 is continuously removed. Thereby, 0, 5μ
Ultra-fine trenches 260a and 260b having a width of not more than m are formed. The minimum dimension of the width of the trench (L1 in FIG. 11) can be about 0.05 μm to 0.1 μm.
【００４４】工程７ 図１２に示すように、ＣＶＤＳｉＯ2膜２３０，２５０
をウエットエッチングにより除去する。Step 7 As shown in FIG. 12, the CVD SiO 2 films 230 and 250
Is removed by wet etching.
【００４５】工程８ 図１３に示すように、熱酸化により、半導体基板上に残
存している第１のポリシリコン２２０およびトレンチの
内壁の酸化を行う。これにより、犠牲酸化膜２７０およ
び２７２が形成される。Step 8 As shown in FIG. 13, the first polysilicon 220 remaining on the semiconductor substrate and the inner wall of the trench are oxidized by thermal oxidation. Thus, sacrificial oxide films 270 and 272 are formed.
【００４６】工程９ 図１４に示すように、犠牲酸化膜２７０，２７２をウエ
ットエッチングによって除去する。これにより、半導体
基板上のポリシリコンは完全に除去されると共に、無欠
陥のトレンチ２６０ａ，２６０ｂが完成する。図１４に
おけるトレンチの幅Ｌ２は０、５μｍ以下である。Step 9 As shown in FIG. 14, the sacrificial oxide films 270 and 272 are removed by wet etching. Thereby, the polysilicon on the semiconductor substrate is completely removed, and the defect-free trenches 260a and 260b are completed. The width L2 of the trench in FIG. 14 is 0.5 μm or less.
【００４７】本実施の形態では、シリコン系の膜２４０
の膜厚レベルの超微細かつ高精度ななトレンチ形成が可
能である。しかも、シリコン基板上に残存しているポリ
シリコンの除去も含めて、すべての工程がセルフアライ
ン化されているので、位置合わせマージンを考慮する必
要もない。In this embodiment, the silicon-based film 240
It is possible to form an ultra-fine and highly accurate trench having a film thickness level of. In addition, since all the steps are self-aligned, including the removal of the polysilicon remaining on the silicon substrate, there is no need to consider the alignment margin.
【００４８】以上の説明では、一般的なトレンチ加工方
法を説明したが、本発明は、絶縁ゲート型のパワーデバ
イス（ＵＭＯＳ，ＩＧＢＴ，ＳＩＴ等）や素子分離など
のトレンチ製造に適用可能である。In the above description, a general trench processing method has been described. However, the present invention is applicable to the manufacture of trenches for insulated gate type power devices (UMOS, IGBT, SIT, etc.) and element isolation.
【００４９】本発明を半導体デバイスのトレンチ分離に
適用すれば、素子の高集積化が可能となり、高性能な半
導体デバイスを開発できる。また、絶縁ゲート型の半導
体パワーデバイスのゲート構造に本発明を適用すれば、
素子の高集積化によって低消費電力かつ高性能なパワー
デバイスの製造が可能となる。When the present invention is applied to trench isolation of a semiconductor device, high integration of elements becomes possible, and a high-performance semiconductor device can be developed. Also, if the present invention is applied to the gate structure of an insulated gate type semiconductor power device,
The high integration of elements enables the manufacture of power devices with low power consumption and high performance.
【００５０】[0050]
【図１】本発明の半導体装置の製造方法の第１の実施の
形態の、第１の工程におけるデバイスの断面図である。FIG. 1 is a cross-sectional view of a device in a first step of a first embodiment of a method for manufacturing a semiconductor device of the present invention.
【図２】本発明の半導体装置の製造方法の第１の実施の
形態の、第２の工程におけるデバイスの断面図である。FIG. 2 is a sectional view of a device in a second step of the first embodiment of the method for manufacturing a semiconductor device of the present invention.
【図３】本発明の半導体装置の製造方法の第１の実施の
形態の、第３の工程におけるデバイスの断面図である。FIG. 3 is a cross-sectional view of the device in a third step of the first embodiment of the method for manufacturing a semiconductor device of the present invention.
【図４】本発明の半導体装置の製造方法の第１の実施の
形態の、第４の工程におけるトレンチ形成前のデバイス
の断面図である。FIG. 4 is a cross-sectional view of the device before a trench is formed in a fourth step in the method for manufacturing a semiconductor device according to the first embodiment of the present invention;
【図５】本発明の半導体装置の製造方法の第１の実施の
形態の、第４の工程におけるトレンチ形成後のデバイス
の断面図である。FIG. 5 is a cross-sectional view of the device after trench formation in the fourth step in the first embodiment of the method for manufacturing a semiconductor device of the present invention.
【図６】本発明の半導体装置の製造方法の第２の実施の
形態の、第１の工程におけるデバイスの断面図である。FIG. 6 is a cross-sectional view of a device in a first step of a second embodiment of the method for manufacturing a semiconductor device of the present invention.
【図７】本発明の半導体装置の製造方法の第２の実施の
形態の、第２の工程におけるデバイスの断面図である。FIG. 7 is a sectional view of a device in a second step of the second embodiment of the method for manufacturing a semiconductor device of the present invention.
【図８】本発明の半導体装置の製造方法の第２の実施の
形態の、第３の工程におけるデバイスの断面図である。FIG. 8 is a sectional view of a device in a third step of the second embodiment of the method for manufacturing a semiconductor device of the present invention.
【図９】本発明の半導体装置の製造方法の第２の実施の
形態の、第４の工程におけるデバイスの断面図である。FIG. 9 is a sectional view of a device in a fourth step of the second embodiment of the method for manufacturing a semiconductor device of the present invention.
【図１０】本発明の半導体装置の製造方法の第２の実施
の形態の、第５の工程におけるデバイスの断面図であ
る。FIG. 10 is a cross-sectional view of a device in a fifth step of the second embodiment of the method for manufacturing a semiconductor device of the present invention.
【図１１】本発明の半導体装置の製造方法の第２の実施
の形態の、第６の工程におけるデバイスの断面図であ
る。FIG. 11 is a cross-sectional view of a device in a sixth step of the second embodiment of the method for manufacturing a semiconductor device of the present invention.
【図１２】本発明の半導体装置の製造方法の第２の実施
の形態の、第７の工程におけるデバイスの断面図であ
る。FIG. 12 is a cross-sectional view of a device in a seventh step of the second embodiment of the method for manufacturing a semiconductor device of the present invention.
【図１３】本発明の半導体装置の製造方法の第２の実施
の形態の、第８の工程におけるデバイスの断面図であ
る。FIG. 13 is a sectional view of a device in an eighth step of the second embodiment of the method for manufacturing a semiconductor device of the present invention.
【図１４】本発明の半導体装置の製造方法の第２の実施
の形態の、第９の工程におけるデバイスの断面図であ
る。FIG. 14 is a sectional view of a device in a ninth step of the second embodiment of the method for manufacturing a semiconductor device of the present invention.
【図１５】（ａ）〜（ｅ）はそれぞれ、従来法によるト
レンチ形成を説明するための図である。FIGS. 15A to 15E are diagrams for explaining trench formation by a conventional method.
２００ 半導体基板 ２１０ 酸化膜 ２３０ マスク ２３５ 開口部 ２４０ シリコン系の膜（ポリシリコン，アモルファス
シリコン） ２５０ 絶縁膜 ２６０ａ，２６０ｂ トレンチReference Signs List 200 semiconductor substrate 210 oxide film 230 mask 235 opening 240 silicon-based film (polysilicon, amorphous silicon) 250 insulating film 260a, 260b trench
Claims (1)
この第１の膜を選択的に除去して開口部を形成する工程
と、 前記開口部における前記第１の膜の側壁部に接する第２
の膜を形成する工程と、 前記開口部において第３の膜を形成し、前記第２の膜を
前記第１および第３の膜で挟む構造を形成する工程と、 前記第２の膜をドライエッチングにより除去して前記第
１および第３の膜との間に空隙を形成し、さらに、前記
半導体基板の前記空隙の下に位置する部分をエッチング
してトレンチを形成する工程と、を有することを特徴と
する半導体装置の製造方法。After forming a first film on a semiconductor substrate,
Forming an opening by selectively removing the first film; and a second contacting a side wall of the first film in the opening.
Forming a third film in the opening, forming a structure sandwiching the second film between the first and third films, and drying the second film. Removing by etching to form a gap between the first and third films, and further etching a portion of the semiconductor substrate located below the gap to form a trench. A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31558996A JPH10144660A (en) | 1996-11-12 | 1996-11-12 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31558996A JPH10144660A (en) | 1996-11-12 | 1996-11-12 | Method for manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10144660A true JPH10144660A (en) | 1998-05-29 |
Family
ID=18067179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31558996A Withdrawn JPH10144660A (en) | 1996-11-12 | 1996-11-12 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10144660A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303500A (en) * | 2005-04-19 | 2006-11-02 | Samsung Electronics Co Ltd | Method for forming fine pattern of semiconductor device using hard mask of fine pitch |
| JP2008244417A (en) * | 2007-03-23 | 2008-10-09 | Hynix Semiconductor Inc | Method for forming fine pattern of semiconductor element |
| JP2012514339A (en) * | 2008-12-31 | 2012-06-21 | サンディスク スリーディー，エルエルシー | Patterning method to double resist features and removable spacer pitch for columnar structures |
| US8658526B2 (en) | 2008-12-31 | 2014-02-25 | Sandisk 3D Llc | Methods for increased array feature density |
-
1996
- 1996-11-12 JP JP31558996A patent/JPH10144660A/en not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303500A (en) * | 2005-04-19 | 2006-11-02 | Samsung Electronics Co Ltd | Method for forming fine pattern of semiconductor device using hard mask of fine pitch |
| US8062981B2 (en) | 2005-04-19 | 2011-11-22 | Samsung Electronics Co., Ltd. | Method of forming pattern using fine pitch hard mask |
| JP2008244417A (en) * | 2007-03-23 | 2008-10-09 | Hynix Semiconductor Inc | Method for forming fine pattern of semiconductor element |
| JP2012514339A (en) * | 2008-12-31 | 2012-06-21 | サンディスク スリーディー，エルエルシー | Patterning method to double resist features and removable spacer pitch for columnar structures |
| US8637389B2 (en) | 2008-12-31 | 2014-01-28 | Sandisk 3D Llc | Resist feature and removable spacer pitch doubling patterning method for pillar structures |
| US8658526B2 (en) | 2008-12-31 | 2014-02-25 | Sandisk 3D Llc | Methods for increased array feature density |
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