JPH0380384B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はフレーム内にメツセージサンプルを受
理するための時分割多重音声会議兼データスイツ
チに関する。 時分割多重交換は線を多数の利用者で共同利用
し、時分割多重化されたタイムスロツトが通信セ
ツシヨンを設定するために割当てられるようなタ
イプのデイジタル交換である。 デイジタル時分割交換の技術はまたタイムスロ
ツト入替装置（TSI）として知られるシステムを
含み、これでは与えられた入力タイムスロツトか
らのデイジタルメツセージサンプルが他の出力タ
イムスロツトにスイツチされる。TSIは今では会
議接続の設定のために使用されている。 “デイジタル時分割多重交換方式”と題する米
国特許第4119807は会議セツシヨンに参加する会
議者の数に関して制約のない会議接続を設定する
ために構成された時分割デイジタルスイツチの例
である。この特許では第１の時間フレームの間に
128個のタイムスロツトのそれぞれに接続された
128本のラインからのデイジタルメツセージサン
プルを順次に加算し、第２の時間フレームの間に
それぞれに割当てられたタイムスロツトで、接続
された各ラインに加算されたサンプルを出力する
ようになつている。 このタイプのデイジタル交換装置は二つの加算
メモリーを有しており、これは時間フレームに関
して交互にロード、アンロードされる。さらに加
算メモリーと同期して第３と第４のメモリーが交
互にロードされ、割当てられたタイムスロツトに
関するデイジタルメツセージサンプルの蓄積に使
用される。各々の加算メモリーは加算メツセージ
サンプルの新しい系列を記憶する準備としてそれ
ぞれの記憶サイクルすなわち時間フレームのはじ
めでクリアされる。 現在ではアナログ会議ブリツジを使用して、ひ
とつのマスタステーシヨンとひとつあるいは多数
の遠隔ステーシヨンから成るブロードカスト・ポ
リングマルチポイント接続が典型的に設定され
る。マスタステーシヨンすなわちホストはマルチ
ポイントすなわち会議接続の２次脚にポリング情
報を放送し、２次脚からの伝送はホストステーシ
ヨンだけで受信される。 ４線式チヤネルを必要とする典型的な動作で
は、ポルされた端末で認識される一義的なアドレ
スを送信することによつて、ホストステーシヨン
は各々の２次脚をポルする。もしポルされたステ
ーシヨンにホストと交信する仕事が存在しなけれ
ば、これは否定を返送するかあるいは返答せず、
ホストステーシヨンは他の遠隔ステーシヨンをポ
ルする。もしポルされたステーシヨンにホストと
交信すべき仕事が存在すれば、ポルされたステー
シヨンは肯定応答を返送し、ホストが他のステー
シヨンをポルする前に交信が完了するようにす
る。遠隔ステーシヨンの間のすべてのデータ交信
はホストステーシヨンを通して行なわれる。これ
は典型的にはマルチポイント会議ネツトワークは
遠隔ステーシヨンを相互に分離するように設計さ
れているためである。この要求はポルされたステ
ーシヨンからのデータあるいはポルされないステ
ーシヨンからの雑音が他の遠隔ステーシヨンに混
乱を与えるのを防止するためである。 現在は、ブロードカストポリングのマルチポイ
ント接続は典型的には送信および受信路にアナロ
グブリツジを有する４線式回線を使用して設定さ
れる。さらに各々の遠隔ステーシヨンは遠隔ステ
ーシヨンを相互に分離するために順方向利得を持
つが逆方向利得を持たない増幅回路によつて受信
ブリツジに接続されている。 上述したデータのマルチポイント接続に関する
問題は、その建設が高価であるばかりでなく、そ
の保守も高価であることである。アナログ回路、
特に増幅器は、増幅器の利得が時間と共に変化す
るため、それを調整し、またチヤネルの間の漏話
を防止するために定期的な保守が必要である。ま
た各々の会議ネツトワークはネツトワークに接続
される会議者の数に関する利用者の要求を満足す
るために特別に設計しなければならない。特別に
設計した会議ネツトワークを作ることは費用のか
かることである。 米国特許4119807を含む多くの従来技術のデイ
ジタル会議システムでは、デイジタル音声サンプ
ルを取扱かい、従つてデイジタルデータを蓄積・
転送する機能を持つている。しかし、このような
システムに固有な重要な欠点は、ブロードキヤス
トポリングのマルチポイント接続にようなホスト
計算機と２次計算機から成る会議で取扱かわれる
データの流れを正しく処理して制御することがで
きない点である。従来技術のシステムで、ポルさ
れた計算機からホスト計算機へ伝送されるデータ
はまた、会議に参加している他の計算機へも転送
される。これはネツトワーク中の各ステーシヨン
からのデータあるいは雑音サンプルは読み出しサ
イクルの間に加算されて記憶され、供給サイクル
の間に各ステーシヨン（タイムスロツト）に供給
されるためである。従つてデータはポルされた計
算機とホスト計算機の間だけでやりとりされるだ
けではなく、ポルされなかつた計算機にも伝えら
れることになる。また先にポルされた計算機から
の最後のデータの流れはホスト計算機からのコマ
ンドと加算されて、新たにポルされた計算機がコ
マンドを破壊してしまうこともある。コマンドは
加算されたデータの流れの中に埋め込まれている
から、新らしくポルされた計算機によつては認識
することはできない。従つて、新らしくポルされ
たステーシヨンはコマンドを無視し、空き状態の
ままになる。 要するに、従来技術のデイジタル会議システム
は２次ステーシヨンを相互に分離することができ
ず、また音声とデータ接続の両方を統合する能力
が存在しないことになる。 この問題は本発明に従えば、会議およびデータ
スイツチは、入力タイムスロツトの特定のものを
代替タイムスロツトに選択的に入替える手段と、
入替えられたタイムスロツトのグループからのメ
ツセージを選択的に加算する手段と、第１の時間
フレームの間に加算されたメツセージサンプルの
各々を記憶し記憶された和を次の第２の時間フレ
ームにの間に供給するための複数個の記憶位置を
有する第１の記憶手段と、第２の時間フレームの
間に受理された加算されたメツセージサンプルを
記憶し記憶された和を次の第３の時間フレームの
間に供給する第２の記憶手段と、加算されたメツ
セージサンプルをタイムスロツトのグループの第
１のタイムスロツトのみ供給し第１のタイムスロ
ツトから受信されたメツセージサンプルをタイム
スロツトのグループ中の他のタイムスロツトに供
給するように動作する制御回路から成る会議回路
によつて解決される。 本発明の目的は音声およびデータ接続を統合
し、アナログブリツジあるいは増幅器を必要とす
ることなくポルされた端末とポルされない端末を
相互に分離することである。分離を実現するため
に、システムはタイムスロツト入替装置によつて
入来タイムスロツトの割当を再調整し、データ接
続のホスト端末にはデータ接続の２次端末に割当
てられたタイムスロツトに比べて低位のタイムス
ロツトが割当てられるようにする。入替えられた
タイムスロツトは出力タイムスロツト入替装置に
よつて、元のタイムスロツト割当に回復される。
このようにして、ホスト端末は各々の供給サイク
ルの間に会議の加算メツセージサンプルに最初に
アクセスしたものとして識別される。 会議和に対して最初にアクセスしたことを認識
すると、汎用のデイジタル会議システムは和を対
応するタイムスロツト（ホスト端末）に分配し、
前の読み出しサイクルあるいはフレームの間に受
信されたそのタイムスロツトのメツセージサンプ
ルをアキユミユレータメモリーに記憶された和に
置換する。その後で同一の供給フレームの間にデ
ータ接続に割当てられた各々の引き続くタイムス
ロツト（２次脚）はホスト端末で送信された修正
された会議和すなわちブロードカストを受信す
る。 汎用デイジタル会議システムはまた各タイムス
ロツトの送信（ブロードカスト）と受信（モニ
タ）を制御する。従つて、システムは容易に音声
およびマルチポイントデータ接続の両方を混合す
ることができ、これが本発明の他の目的であり、
従来技術から進歩している点である。 本発明の動作と実現については図面を参照した
以下の説明により、完全に理解されるものであ
る。 一般的説明 音声とデータの接続を統合したブロードカス
ト・ポリングマルチポイント会議システム１００
の一例を示す第１図に従つて、ここで会議システ
ムの簡単な概要を説明する。会議システム１００
０はタイムスロツト入替装置８００および９０
０、汎用線形時分割多重会議回路１００および中
央処理ユニツト８５０から成る。会議システム１
０００は入力端末８２５からの線形符号化された
音声およびデータサンプルを出力端末９５０に延
長する。会議システム１０００は典型的にはT1
キヤリヤシステムとして知られているような時分
割多重伝送チヤネルの間に挿入される時分割多重
交換方式である。 T1キヤリヤのチヤネルから生ずるデイジタル
ブロードカストポリングマルチポイント接続にお
いて、ホスト端末のタイムスロツトが２次端末タ
イムスロツトに関して最も早いタイムスロツトで
あるという保障は存在しない。これは典型的なマ
ルチポイント接続は異るT1キヤリヤのチヤネル
から発生すことを考えればその通りとなる。この
条件を解決するために、データのマルチポイント
接続に関してシステム１０００に接続されている
T1キヤリヤのチヤネルが中央処理ユニツト８５
０によつて分析され、会議タイムスロツトの相対
時間位置が判定される。ホスト計算機が相対的に
最下位のタイムスロツトに割当てられていないと
きには、中央処理ユニツトはリードBUSDATO
を経由してタイムスロツト入替装置（TSI）８０
０に指示して、そのタイムスロツトをマルチポイ
ント接続の２次脚に割当てられたタイムスロツト
が各時間フレームで現われる時間順序において最
初にある代替タイムスロツトに入替える。中央処
理ユニツト８５０は、もし必要であればホスト計
算機に低い順序のタイムスロツトが割当てられる
ことを保証するために、TSI８００によつて、す
べてのタイムスロツトを再配置する。 次に、中央処理ユニツトはリードBSUSDAT
１を経由してTSI９００に指示して、各々の入替
えられたタイムスロツトをその元の割当てに回復
する。このようにして、システムは時分割多重伝
送チヤネルの間に挿入されたときに、トランスパ
レントになる。 汎用会議回路１００はデータのマルチポイント
接続の２次脚が完全に相互に分離されることを保
証する。汎用会議回路１００は音声およびデータ
接続の両方を処理する能力を有する２５６タイム
スロツトの線形時分割スイツチである。分離を実
現するために会議回路１００は各タイムスロツト
の送信（ブロードカスト）および受信（モニタ）
機能を制御する。 会議回路１００はIDATバス２１０を経由して
TSI８００によつて出力された線形符号化された
音声あるいはデータサンプルを加算し、後述する
ように、書き込みサイクルの間に同一の会議接続
のタイムスロツトに関して、これらの加算された
サンプルをアキユミユレータRAM５１０，５２
０（第３図に示す）に記憶するように通過させ
る。然る後に、次の供給サイクルの間に、会議回
路１００はTSI９００を経由して会議接続の各タ
イムスロツトに対して、受信タイムスロツトによ
る和に対する寄与分だけ小さい先に加算されたメ
ツセージサンプルを供給する。マルチポイントデ
ータ接続については、データ接続に関する加算さ
れたメツセージサンプルに対する最初のアクセス
を認識するために供給サイクルは会議回路１００
によつて修正される。 マルチポイントデータ接続のためのホスト計算
機は最下位のタイムスロツトに割当てられている
から、これは各供給サイクルの間にデータ加算に
アクセスする第１のタイムスロツトである。デー
タ和に対する最初のアクセスを認識すると、会議
回路１００はTSI９００を経由してホスト計算機
に和を分配し、前の書き込みすなわち記憶サイク
ルの間にホストから受信されたデータサンプルで
アキユミユレータRAM５１０，５２０に記憶さ
れた和に重ね書きする。この後で、同一の供給サ
イクルの間に、会議回路１００は接続の各々の２
次脚すなわち２次タイムスロツトにホスト計算機
から受信されたデータメツセージのサンプルを分
配する。このようにして、マルチポイントデータ
接続の２次脚の各々はホストからの伝送すなわち
ブロードカストだけを受信し、従つて残りの２次
脚からは分離される。後述するように、中央処理
ユニツト８５０はそれぞれBUSDAリードを通し
て、会議回路１００およびTSI８００，９００と
直列に交信する。 詳細な説明 第１図に示すように、TSI８００，９００は典
型的には線形タイムスロツト入替装置であり、そ
の中では256個の入力タイムスロツトが256個の出
力タイムスロツトに与えられる。TSI８００，９
００は典型的には、米国特許4298977に述べられ
たタイプのタイムスロツト入替装置であり、これ
では第１の書き込みサイクルの間に入力タイムス
ロツトに関するメツセージあるいはデータのサン
プルが割当てられた出力タイムスロツトに関する
アキユミユレータRAM（図示せず）の記憶位置
に記憶される。第２の供給サイクルの間に、記憶
されたメツセージサンプルはアキユミユレータ
RAMから除かれ、入替えられたタイムスロツト
で出力される。TSI８００，９００の場合には、
メツセージサンプルは１６ビツトの並列バス２１
０，９５０を経由して各タイムスロツトに関して
出力され、TSI８００，９００は典型的にはワー
ド当り１６ビツトの２５６ワードのRAMを使用
し、これは各タイムスロツトのフレームで交互に
切替られる。このようにして、第１のタイムスロ
ツトフレームの間に、TSI８００，９００はバス
８２５，９５０を経由して受理された入力タイム
スロツトに関するメツセージサンプルを、第１の
データRAM（図示せず）の順次のタイムスロツ
トアドレスに関する位置に記憶する。同時に、
TSI８００，９００は出力バス２１０，９５０に
対して、前の書き込みサイクルの間に第２のデー
タRAM（図示せず）に記憶されたメツセージサ
ンプルを供給する。次のサイクルの間にはデータ
RAMが逆転され、第２のデータRAMは入来メ
ツセージサンプルを記憶するのに使用され、第１
のデータRAMは出力にメツセージサンプルを供
給するのに使用される。 タイムスロツトを入替えるために、TSI８０
０，９００は入替えられたタイムスロツトのアド
レスの記憶のために256×11ビツトの制御RAM
（図示せず）を使用する。例えば、入来タイムス
ロツト５をバス２１０の出力タイムスロツト６３
に入替えるためには、中央処理ユニツト８５０は
TSI８００に対するバス命令を直列に送信するこ
とによつて、TSI８００の制御RAMの位置５に
間接アドレス６３を与え、位置６３に間接アドレ
ス５を与える。入来タイムスロツト５の間に、
TSI８００は記憶サイクルではそれぞれのメツセ
ージを位置５に格納する。またタイムスロツト６
３に関する入来メツセージサンプルは記憶サイク
ルにおいては、RAMの順序位置６３に記憶され
る。次の供給サイクルの間で、出力バス２１０に
記憶されたメツセージを供給するように指定され
たデータRAMがタイムスロツト５および６３に
関してアドレスされる。供給サイクルの間にタイ
ムスロツト５が生じたときに、そのアドレスは供
給RAMの読み出しアドレスをフエツチするため
に制御RAMを順次にアドレスするのに使用され
る。この読み出しアドレスはこの例では間接アド
レス６３である。データ供給RAMの位置６３が
アドレスされ、その位置に記憶されているメツセ
ージサンプルが２１０で出力に供給される。 同様にして、タイムスロツト６３が生じたと
き、供給RAMの位置５がアドレスされ、その位
置に記憶されたメツセージサンプルが２１０の出
力に供給される。従つて、８２５で入力されたタ
イムスロツト５および６３に関するメツセージサ
ンプルはTSI８００の出力２１０で入替えられ
る。 この例の説明を続けるならば、タイムスロツト
６３および５は再びシステム１０００の出力９５
０で入替えられて、そのメツセージサンプルを元
のタイムスロツト位置に回復する。TSI８００の
場合と同様に、中央処理ユニツト８５０は
DUSDAT１を経由して、TSI８００について上
述した方法でTSI９００に対してアドレスをTSI
９００の制御RAM（図示せず）の位置６３に格
納し、アドレス６３を位置５に格納するように指
示する。入替えられたタイムスロツト５に関して
バス７５０を経由してTSI９００に与えられたメ
ツセージサンプルは元のタイムスロツト６３の間
に９５０に出力される。入替えられたタイムスロ
ツト６３に関してTSI９００によつて受理された
メツセージサンプルは元のタイムスロツト５が生
じたときに出力される。 システム１０００をタイムスロツトフレームの
発生に同期するために、中央処理ユニツトは１２
５マイクロ秒ごとにリードTSYNCを経由して会
議回路１００とTSI８００，４００に対してフレ
ームパルスを分配する。中央処理ユニツト８５０
はまたフレームパルスに関して256個のタイムス
ロツトの流れを発生するために、リードSCK2T
を経由してTSI８００，９００に2MHzのクロツ
ク信号をまたリードSCK4Tを経由して会議回路
１００に4MHzのクロツク信号を送信する。後述
するように、会議回路１００はTSI８００，９０
０との同期をとるために4MHzのクロツクを２逓
降する。 中央処理ユニツト８５０は典型的にはROMお
よびRAMのような充分なメモリー、内部バス、
マイクロプロセツサバスインタフエース、クロツ
ク、バス８７５を経由して外部端末と通信する手
段、システム同期回路、およびシステム１０００
のエレメントと通信するための周辺バスインタフ
エースと組合わされたマイクロプロセツサを含ん
でいる。 中央処理ユニツト８５０は会議回路１０００を
音声あるいはデータのマルチポイント接続を設定
するために遠隔あるいはローカルのデータ端末
（図示せず）とインタフエースするのに使用され
る。多くの大企業では、中央位置とひとつあるい
はそれ以上の遠隔位置の間でデータの伝送を必要
とする多数の地点を有している。端点（ステーシ
ヨン）はT1キヤリヤのような伝送リンクを経由
して会議システム１０００に接続される。技術者
がデータ端末を経由して中央処理ユニツト８５０
に対して中央あるいはホストステーシヨンと２次
ステーシヨンに割当てられたT1キヤリヤのタイ
ムスロツトに関して、中央処理ユニツト８５０に
知らせる。 中央処理ユニツト８５０は命令を分析し、もし
必要なら上述した方法で、会議回路１００の入力
でホストタイムスロツトが２次脚に割当てられた
タイムスロツトに関してフレーム内で最初に発生
するようにホストタイムスロツトTSI８００を経
由して入替える。上述したように、中央処理ユニ
ツト８５０はまた周知の方法でプログラムされ、
リード９５０を経由してTSI９００に対してすべ
ての入替えられたタイムスロツトをその元のタイ
ムスロツトに回復するようになつている。中央処
理ユニツト８５０はさらに、周知の方法でプログ
ラムされ、会議回路１００に対してマルチポイン
ト接続のステーシヨンの間の会議接続を設定する
指示ができるようになつている。中央処理ユニツ
ト８５０が会議回路１００に対して会議接続を設
定するように指示する方法については次節で説明
する。 汎用会議回路１００の動作 第２図および第３図は第６図に示すような関係
で配置され線形時分割多重会議ネツトワークを提
供するために会議回路１００の種々の構成要素を
共同動作する方法を示している。 第２図および第３図を参照すれば、TSI８００
からのｎタイムスロツトのデイジタル入力時間フ
レームは入力２１０（第２図）に対して、会議回
路１００で処理するために２の補数の形式で線形
符号化されたデータあるいは音声サンプルの並列
入力を供給する。然る後に、割当てられた接続モ
ードに従つて、出力データバス７５０を経由して
TSI９００に対して接続に割当てられたタイムス
ロツトが通知される。 時間フレームは典型的には125マイクロ秒のT1
キヤリヤのフレームであり、ここでは時間フレー
ムは、中央処理ユニツト８５０から、リード２３
０（第２図）を経由して外部的に供給されたフレ
ーム同期信号（第４図のTSYNC）によつて表わ
される125マイクロ秒である。中央処理ユニツト
８５０はまたリード２００を経由してクロツク発
生器２２０に対して4.096MHzのクロツク信号
（SCK４Ｔ）を供給し、これをリード４Ｔから出
力して会議回路１００の入力および出力路をひと
つのクロツク信号で同期して動作し、またリード
２Ｔを経由して出力される2MHzのクロツク信号
２Ｔ（第４図）に逓降する。クロツク発生器２２
０はまたリード２Ｆを通して出力される第２の
2MHzのクロツク信号２Ｆ（第４図）を供給し、こ
れは信号２Ｔの重なり合わない反転された写しで
あり、またリード４Ｆを経由して出力される第２
の4MHzのクロツク信号４Ｆ（第４図）を供給し、
これはクロツク信号４Ｔの重なり合わない反転さ
れた写しである。クロツク発生器２２０はさらに
第３の2MHzのクロツク信号LTCをリードLTCを
経由して供給するが、これは隣接したタイムスロ
ツトの最後の1/4と最初の1/4に重なり合つた論理
゛1″の状態を有しており、これによつてクロツク
ウインドウを形成する。クロツク信号LTCはウ
インドウの中でラツチ回路６２０，６３０および
７３５（第３図）のＤ入力に設定される新らしい
データを付勢し、後述するTLCウインドウの中
で生起するクロツク信号４Ｔの次の前縁でそれぞ
れのラツチを更新する。 アドレスカウンタ 順次アドレスカウンタ３２０（第２図）はクロ
ツク信号２Ｔの後縁に応動して、アドレスバス３
１７を経由してRAM４３０のアドレス制御のた
めのタイムスロツト０乃至２５５を表わす８ビツ
トのタイムスロツトアドレス（CARD）を発生
する。クロツク信号２Ｔの前縁に応動して、アド
レス発生器３２０はサンプルメモリー６１０（第
３図）をアドレスするためのタイムスロツトアド
レス（DRAD）０乃至２５５を発生する。中央
処理ユニツト８５０によつて供給されるTSYNC
はカウンタが入来タイムスロツト（IBDAT）に
関して同期されるようにするための手段である。 第４図を簡単に参照すれば、図にはタイムスロ
ツトアドレスCRADとDRADのタイミングが示
されており、この中でタイムスロツトアドレス
DRADは入力データバスIBDATに関連する入力
タイムスロツトより、1/2タイムスロツトだけ進
んでおり（早く開始しており）、タイムスロツト
アドレスCRADは入来タイムスロツトIBDATよ
り２タイムスロツトだけ進んでいる。このシーケ
ンスによつて以下の詳細な説明によつて、より明
らかになるようにメツセージサンプルをRAM６
１０とアキユミユレータRAM５１０，５２０か
らプリフエツチできるようになる。 制御RAM 第２図に戻つて、制御RAM４３０は入来タイ
ムスロツトのそれぞれに対する256個の記憶位置
を有している。アドレス発生器３２０によつて順
次に発生されたタイムスロツトのアドレス
（CRAD）はアドレスバス３１７を通して制御
RAM４３０のアドレス入力に延長される。制御
RAM４３０はそれぞれによつて入力バツフア２
０５からの選択された入来タイムスロツトを出力
７５０における出力タイムスロツトに接続する手
段である。この点について、会議あるいはマルチ
ポイント接続に参加している各タイムスロツトに
は（外部から）アキユミユレータRAM５１０あ
るいはアキユミユレータRAM５２０（第３図）
で同一の記憶位置が割付けられている。接続に割
当てられたアキユミユレータRAM５１０，５２
０の記憶位置アドレス、モード制御ビツト
CMBTおよびCMBR、それにパリテイビツトは
会議接続の各々のタイムスロツトについて制御
RAM４３０（第２図）に記憶される。 タイムスロツトのアドレスとアキユミユレータ
RAM５１０，５２０の記憶位置の間の対応は会
議回路外にある中央処理ユニツト８５０（第１
図）でとられることになる。例えば、２者の接続
でタイムスロツト８および１５が使用され、さら
に接続にはアキユミユレータRAM５１０，５２
０の記憶配置アドレス２０が割当てられるものと
しよう。会議回路による接続の処理を制御するた
めに、アドレス２０の７ビツトの２進表示と、２
ビツトのモード制御ビツトと、パリテイビツトが
制御RAM４３０の記憶配置８と記憶配置１５に
記憶される。 外部の中央処理ユニツト８５０はバス同期パル
ス（図示せず）の制御下にBUSDATリード２４
０を経由してサービスインタフエース回路２４１
に対して接続制御データとタイムスロツトアドレ
スを直列に送信する。インタフエース回路２４１
はラツチ付きの直並列変換回路であり、これはタ
イムスロツトアドレスをバス２４２を経由してア
ドレス比較回路３３０に与え、バス２４３を経由
して接続制御データをRAM４３０に与える。 インタフエース回路２４１はまたリード２４０
を経由して受信された接続データに追加された多
ビツトの動作コードを複号するためのデコーダ回
路を含んでいる。動作コードはリード２４０を経
由して送られたデータが制御RAM４３０に記憶
される（新らしい接続データ）かあるいは監査お
よび保守の目的（図示していない保守データ）で
使用するものであるかを指定する。サービス回路
は制御RAM４３０の書き込みを指定する動作コ
ードを複号すると選択ラツチ４４０へのwcリー
ドの論理状態を論理０から論理１に変更する。論
理１の状態では新らしい会議情報を処理回路に延
長し、これと同時にそれぞれの制御RAM４３０
の記憶位置は後述するように更新される。 RAMアドレス比較回路３３０はバス２４２上
のタイムスロツトアドレスをバス３１７上のタイ
ムスロツトアドレスCRAD（制御RAMアドレス）
と比較する。バス２４２とバス３１７上のタイム
スロツトアドレスが一致したときに、アドレス比
較器３３０はリード３３１を通してＲ／Ｗ制御回
路３４０がリード３４３を通して制御RAM４３
０を読み出し状態から書き込み状態に切替える。
クロツクパルス２Ｆの後縁で、バス２４３上の接
続制御データはアドレスバス３１７上のタイムス
ロツトアドレスに関して制御RAM４３０に書き
込まれる。 タイムスロツト８および１５がアキユミユレー
タRAM５１０，５２０の記憶位置２０に割当て
られている上述の例については、外部の中央処理
ユニツト８５０は次のようにして接続を制御す
る。第１に、タイムスロツトアドレス８、アキユ
ミユレータRAM５１０，５２０のアドレス２０
がモード制御ビツトとパリテイビツトと共に処理
装置８５０によつてリード２４０（BUSDAT）
を通して直列に伝送され、インタフエース回路２
４１によつて受理される。インタフエース回路２
４１はこのデータをバス２４２上の第１の並列出
力（タイムスロツトアドレス）、バス２４３上の
第２の並列出力（アキユミユレータRAMアドレ
ス２０、モードビツト、パリテイ）に変換する。
第２に、アドレスカウンタ３２０がタイムスロツ
トアドレス８を発生したときに、Ｒ／Ｗ制御回路
３４０は比較回路３３０の出力に応動して２Ｆパ
ルスの後縁でバス２４３上の接続制御データを制
御RAM４３０のアドレス８に書き込む。第３に
同一の手順がタイムスロツト１５についても実行
され接続のための会議接続データを設定するシー
ケンスが完了する。 前述したように、接続の各タイムスロツトにつ
いて制御RAM４３０に記憶されている接続制御
データは接続のために割当てられているアキユミ
ユレータRAM５１０，５２０の位置のアドレス
と、２ビツトのモード制御ビツトと、パリテイビ
ツトを含んでいる。ここに示した図示の実施例で
は、２ビツトのモード制御ビツトは次表の定義に
従うものとしている。 第１表 CMRB CMBT 機能 ０ ０ データ接続 ０ １ 放送接続 １ ０ モニタ接続 １ １ 会議接続 第１表の定義に従えば、モード制御ビツト
CMBTが論理１状態にセツトされていれば、放
送あるいは会議接続が宣言され、この場合にはタ
イムスロツトはメツセージを送出する許可を持つ
ことになる。モード制御ビツトCMBRが論理１
状態にセツトされていれば、タイムスロツトがメ
ツセージを受信する許可を持つモニタあるいは会
議接続が宣言されることになる。 単一のモード制御ビツトが論理０にセツトされ
ていれば、タイムスロツトがそれぞれの機能にア
クセスするのを防止することになる。例えば、も
しそれぞれのタイムスロツトでモード制御ビツト
が０１であれば、そのときにはそのタイムスロツ
トは接続の他のタイムスロツトに対して放送だけ
を行なえることになる。両方のモード制御ビツト
が論理１にセツトされれば１１、それぞれのタイ
ムスロツトは放送しまた接続からメツセージを受
信する許可を受けていることになる。両方のモー
ド制御ビツトが０にセツトされるのはデータ接続
モードがデフオールト値となつており、後述する
ように処理されることになる。 第２図および第３図に戻ると、制御メモリー
RAM４３０はリード３４３を経由してＲ／Ｗ制
御回路３４０によつて通常は読み出し状態に保た
れる。制御RAM４３０のそれぞれの位置をアク
セスするための順次のタイムスロツトアドレス
（CRAD）は２Ｔのクロツク信号の各々の後縁で
アドレス発生器３２０によつて発生され、バス３
１７を経由して出力される。 ２Ｆのクロツク信号の後縁において、バス３１
７を経由して制御RAM４３０のアドレス入力に
与えられた８ビツトのタイムスロツトアドレス
（CRAD）は制御RAM４３０によつて内部にラ
ツチされ、タイムスロツトアドレスCRADによ
つて示される記憶位置が読み出される。その内容
は２Ｆの次の後縁で（図示せず）制御RAM４３
０の出力ラツチ（内部）にラツチされる。タイム
スロツトに関する接続制御データは制御RAM４
３０からデータバス４４１を経由して選択ラツチ
回路４４０に与えられる。 選択ラツチ 選択ラツチ４４０はセレクタのあとにＤ型フリ
ツプフロツプの２段のダイナミツクレジスタが付
いたもので、データバス３４３あるいはデータバ
ス４４１のいずれかからデータを選択するための
１０ビツトのセレクタを含んでいる。正常な処理
の間には、選択ラツチ４４０はバス４４１からデ
ータを受理する。そうでないときには、データは
タイムスロツトの初期化時にサービスインタフエ
ース回路２４１を経由してバス２４３から受理さ
れる。 上述したように、タイムスロツトの初期化の間
に、サービスインタフエース回路２４１のデコー
ダ回路は選択ラツチ４４０に接続されたwcリー
ドを論理１の状態とし、制御RAM４３０への書
き込みを指示する。またアドレスCRADとバス
２４２上の初期化されたタイムスロツトアドレス
の比較によつて、Ｒ／Ｗ制御３４０からのリード
３４３は強制的に論理０の状態となる。両方共選
択ラツチ４４０に接続されているwcリードの論
理１状態とリード３４３上の論理１状態が一致す
ると、２Ｆクロツクの次の前縁で選択ラツチ４４
０によつて再同期され、ラツチ４４０がバス２４
３からのデータを選択するウインドウが形成され
る。バス２４３上の新らしい選択データは７ビツ
トのアキユミユレータRAMのアドレスと２ビツ
トのモードビツト（それにパリテイ）である。選
択ラツチ４４０はアキユミユレータRAMのアド
レスをRARADアドレスバス４４２に与え、又ア
キユミユレータRAMアドレスとモードビツト
（それにパリテイ）を２段のダイナミツクレジス
タ４４０の第１段に与える。データはタイムスロ
ツトの中央で発生する２Ｔクロツクの前縁で２段
のダイナミツクレジスタ４４０の第１段に入れら
れる。このあとで、２Ｆクロツクの前縁で２段の
ダイナミツクレジスタ４４０の第２段に接続デー
タの１０ビツトがクロツクによつて入れられる。 このようにして、接続に割当てられた初期化さ
れたタイムスロツトに関する新らしい接続データ
は制御RAM４３０に記憶され、これと同時に会
議回路によつて直接使用されるために選択ラツチ
４４０によつて受理される。このようにしなけれ
ば、新らしい接続データに対する会議回路のアク
セスは１時間フレームだけ遅れることになる。 メツセージサンプルの処理のためには、選択ラ
ツチ４４０はその第２すなわち出力レジスタに、
特定のタイムスロツトに関するリード４４４およ
び４４５上のモード制御ビツトとバス４４３上の
書き込みアドレス（WARAD）を保持し、これ
と同時に、次のタイムスロツトに関してバス４４
１を通して制御RAM４３０から出力されたアキ
ユミユレータRAM５１０，５２０の接続読み出
しアドレス（RARAD）をバス４４２に保持す
る。この方法を使用して、第２のタイムスロツト
に関する加算されたメツセージサンプルは第１の
タイムスロツトに関する加算されたメツセージサ
ンプルをアキユミユレータRAM５１０の第１の
タイムスロツトに記憶する前にプリフエツチされ
ることになる。 バス４４１を経由して選択ラツチ４４０に与え
られる接続制御データのアキユミユレータRAM
５１０，５２０アドレス部は、バス４４２上にア
キユミユレータRAM５１０，５２０読み出しア
ドレス（RARAD）として、まず出力される。そ
のあとで、クロツク信号２Ｆの前縁で、制御
RAM４３０からバス４４１を経由して出力され
た接続制御データは選択ラツチ４４０に入れら
れ、選択ラツチ４４０の第２のレジスタ段に保持
される。接続制御データは次に選択ラツチ４４０
の第２のレジスタ段によつて、バス４４３上のア
キユミユレータRAM５１０，５２０の書き込み
アドレス（WARAD）として出力される。モー
ド制御ビツト、CMBTおよびCMBRはそれぞれ
リード４４４および４４５に出力される。 入力選択バツフア 入力選択バツフア４２０（第２図）は入力選択
制御４１０の制御下にアキユミユレータRAM５
１０，５２０に記憶するための多数の代替デイジ
タルワードの内のひとつを選択し、またパリテイ
（図示せず）を検査するための組合せゲート回路
である。入力PSDAT，IBDATおよびSMDAT
はそれぞれアキユミユレータRAM５１０，５２
０からの先に加算されたメツセージサンプル、入
来タイムスロツトに関する２０６における入来メ
ツセージサンプルおよび入力加算器３１０によつ
て発生されたPSDATとIBDATの和である。代
替デイジタルメツセージPFS，NFSおよび空き
コード（IC）は入力選択バツフア４２０の内部
で布線された固定コードであり、アキユミユレー
タRAM５１０，５２０に記憶するために入力選
択制御４１０の指示によつて選択される。PFSは
加算されたメツセージサンプルの符号を含む最大
の正の値を２の補数表示したものであり、NFS
は加算されたメツセージサンプルの符号を含む最
大の負の値を表わすデイジタル的な２の補数であ
る。空きコード（IC）は０の値のデイジタルメ
ツセージサンプルの２の補数表示である。 入力選択バツフア４２０はまたアキユミユレー
タRAM５１０，５２０に記憶するために
SELDATバス４５０へ出力されるデータのビツ
ト１６（リセツトビツト）の状態を付加（初期化
のとき）あるいは変更する組合せ論理回路を含ん
でいる。リセツトビツトRSBの機能については
以下に詳述する。 入力加算器 入力加算器３１０はバス２０６を経由して入力
された入来メツセージサンプル（IBDAT）を
PSDATバス３１１を経由して入力加算器３１０
に選択ラツチ６２０から出力された先に加算され
たアキユミユレータRAM５１０，５２０の加算
メツセージサンプルと加算するための２の補数の
組合せ回路加算器である。入力加算器３１０は周
知の方法で加算結果の正および負のオーバフロー
を検査する組合せ飽和論理回路と、外部中央処理
ユニツト（図示せず）の方向で回路保守機能（図
示せず）を実行する組合せ回路を含んでいる。 入力制御 入力選択制御４１０は、入力加算器３１０に含
まれた飽和論理回路がメツセージサンプルの加算
の結果から正のオーバフローもしくは負のオーバ
フローを検出したときにリードP0FLOあるいは
NOFLOを経由して通知を受ける。入力選択制御
回路４１０は入力加算器３１０からのアクテイブ
状態のPOFLOあるいはNOFLOリードに応動し
て、リードPOFあるいはNOFを経由して、入力
選択バツフア４２０に対して、オーバフロー条件
に従つて布線デイジタルメツセージPFSあるいは
デイジタルメツセージNFSのいずれかを選択し
てバス４５０に出力するように指示する。このよ
うにして、加算メツセージサンプルが過大になる
とこれをアキユミユレータRAM５１０，５２０
に記憶する前に設定された最大の正（PFS）ある
いは最大の負（NFS）の値にクランプする。 モード制御ビツト、CMBTおよびCMBRもま
た選択ラツチ４４０から、それぞれリード４４４
および４４５を経由して入力選択制御に延びてお
り、第１表に詳しく示した許可条件に従つて入力
選択バツフアにおける入力機能を制御する。 モード制御ビツトCMBRおよびCMBTにおけ
る２進の値０１（放送）あるいは１１（会議）で
は、入力選択制御４１０を動作して、リード
SMDを経由して、入力加算器３１０からの加算
されたメツセージサンプル（SMDAT）が、入
力バツフア選択回路４２０を通してSELDATデ
ータバス４５０にゲートされることを許可する。
放送を行なうことを許可されたタイムスロツトは
そのメツセージサンプルをその接続に割当てられ
た残りのタイムスロツトによるメツセージサンプ
ルの寄与分と加算するから、このシーケンスはモ
ードビツトの機能に従つている。 会議接続をモニタするだけの許可を持つている
タイムスロツト（CMBR，SMBT＝０１）は入
力選択制御４１０を動作して、リードPSDを経
由して、先に加算されたリツセージサンプル
（PSDAT）を入力選択バツフア４２０を経由し
てSELDATデータバス４５０に与えるようにす
る。会議接続をモニタするだけの許可しか持たな
いタイムスロツトは会議に対して送信を行なうこ
とを許可されないから、このシーケンスは表１表
に従うことになる。 タイムスロツトが会議セツシヨンをモニタする
だけの許可を持ち、そのタイムスロツトがある時
間フレームの間にアキユミユレータRAM５１
０，５２０をアクセスする接続の最初のタイムス
ロツトである場合には、選択制御回路４１０は
RSB２６０から延びるINTTリードに応動して、
０のデイジタル値を持つシンボル入力空きコード
（IC）をPSDATの代りに、入力バツフア選択回
路４２０を経由してSELDATデータバス４５０
にゲートするようにする。接続に割当てられたア
キユミユレータRAM５１０，５２０の記憶位置
は第１のアクセスしたタイムスロツトからのメツ
セージサンプルを割当てられたアキユミユレータ
RAM５１０，５２０の記憶位置に格納すること
によつて初期化され、これはモニタモードのタイ
ムスロツトでは０の値を持つデイジタルメツセー
ジサンプルであるから、このシーケンスはモニタ
機能に従つていることになる。第１のアクセスし
たタイムスロツトがマルチポイント接続のホスト
端末に割当てられるかあるいはブロードカストの
許可を持つている場合には、選択回路４１０から
バツフア回路４２０に対してリードIBDを通して
与えられ、バス４５０に出力するためにIBDAT
が選択される。

【表】

【表】 第２表は周知の真理値表に類似した形式で、選
択制御４１０の入力の状態と、入力選択バツフア
４２０のデイジタル入力の対応するものを選択し
てSELDATバス４５０にゲートする制御の状態
をシンボル的に表わしている。 入力リセツトビツトの処理／非データモード 入力選択バツフア４２０はアキユミユレータ
RAM５１０，５２０に蓄積する前に、バス４５
０に出力されるべきデータの１７ビツトの内のリ
セツトビツト（ビツト１６）を追加するかあるい
は変更する。加算されたメツセージサンプルのリ
セツトビツト（ビツト１６）はそれによつて、特
定の会議接続に関してアキユミユレータRAM５
１０，５２０への最初のアクセスを識別する手段
である。 RSBプロセツサ回路２６０はリード２６１上
に参照信号RSBを発生するためのエツジトリガ
形フリツプフロツプによる順序回路である。第５
図は連続した三つの時間フレームＮ，Ｎ＋１，Ｎ
＋２で生ずる入来タイムスロツト２５５および０
のシンボル的表示である。第５図はまたタイムス
ロツト２５５の４番目の４半分の間にクロツク信
号４Ｆの第２の前縁によつてクロツク同期される
信号RAMSELOを示している。RAMSELOの発
生についてはさらにこゝで詳しく説明する。第５
図はさらにRSBプロセツサ２６０の内部にあり、
クロツク信号RAMSELOの前縁でクロツク同期
される信号RSBIを示している。信号RSBIは実
質的に信号RAMSELOの周波数の半分である。
信号RSB′は内部参照信号RSBIの遅延された写し
であり、タイムスロツト０の中央で再クロツク同
期される。信号RSB′はこのようにして遅延され、
タイムスロツト２５５の間にリセツトビツトの状
態を乱さないために、入力選択バツフア４２０に
よるその印加がタイムスロツト２５５の生起より
充分後で行なわれることを保証する。 第２図および第３図に戻つて、RSBプロセツ
サ２６０は信号RSB′の論理状態をアキユミユレ
ータRAM５１０，５２０および選択ラツチ６２
０を経由してPSDATデータバス３１１に与えら
れた各々の加算された非データモードのメツセー
ジサンプルについて、リード２６５を経由して入
力されたビツト１６（リセツトビツト）と比較す
る回路を含んでいる。 第５図を参照すれば、信号RSB′の論理状態は
タイムスロツト０の間に２時間フレームごと
（Ｎ，Ｎ＋２）に変化する。信号RSB′の周波数
は、アキユミユレータ５１０および５２０は第１
および第２の時間フレームで交互に格納されるか
ら、アキユミユレータRAM５１０，５２０に記
憶された各々の加算された非データモードのメツ
セージサンプルが２時間フレームについてRSB
の論理状態を追尾することを保証する。従つて、
時間フレームＮおよびＮ＋１（第５図）では、ア
キユミユレータ５１０および５２０に記憶された
各各の加算された非データモードのメツセージサ
ンプルはそれぞれの時間フレームの間の信号
RSB′の論理状態に対応することになる。 時間フレームＮ＋２（第５図）の間で、タイム
スロツト０の間にリセツト信号RSB′は論理０の
状態に切替えられ、時間フレームＮ＋２とＮ＋３
（図示せず）の間その状態に留まる。 くりかえせば、時間フレームＮおよびＮ＋１で
処理される各々の加算された非データモードのメ
ツセージサンプルのビツト１６（リセツトビツ
ト）は信号RSB′の状態に対応して論理１にセツ
トされる。リセツトビツトと加算されたサンプル
はアキユミユレータに記憶される。時間フレーム
Ｎ＋２の間で、各々の加算されたメツセージサン
プル（PSDAT）のビツト１６はRSBプロセツサ
２６０によつて信号RSB′と比較される。もしそ
れぞれの加算された非データモードのメツセージ
サンプルのビツト１６の論理状態と信号RSB′の
論理状態が一致しなければ、それぞれのタイムス
ロツトはそれぞれの接続についてアキユミユレー
タRAM５１０，５２０への最初のアクセスであ
るということになる。もしこのフレームにおける
アクセスが先に生じていれば、記憶されたリセツ
トビツトは信号RSB′に一致することから、上記
のようなことが生ずる。RSBプロセツサ２６０
はアキユミユレータRAM５１０，５２０への最
初のアクセスを検出すると、入力選択制御４１０
へのINITリードを論理１の状態になるように制
御する。次に入力選択制御４１０は、第２表に従
つてIBDATあるいは空きコードが入力選択バツ
フア４２０からゲートされてRSB′（ビツト１６）
と共にアキユミユレータRAM５１０，５２０に
記憶されるようにゲートする。このようにして、
第１のアクセスタイムスロツトに対する新らしい
入力メツセージIBDATあるいは空きコード（モ
ニタモードのとき）がそれぞれの割当てられたア
キユミユレータRAM５１０，５２０の記憶位置
をリセツトするのに使用され、これによつて、ア
キユミユレータRAM５１０，５２０をクリアす
るための各々の時間フレーム開始時点におけるポ
ーズが必要でないようにする。 もし接続に関する加算されたメツセージサンプ
ルの２６５におけるビツト１６の論理状態と信号
RSB′の論理状態が一致すれば、それぞれのタイ
ムスロツトはアキユミユレータRAM５１０，５
２０へのこのフレームにおける最初のアクセスで
はないことになる。この場合には、INITリード
の論理状態は０であり、入力選択バツフア４２８
の出力は第２表に従つて入力選択制御４１０の制
御に従うものとなる。 本発明については以下一例によつて説明でき
る。第５図を参照して、３本の電話線を含む会議
接続に対して外部の中央制御ユニツトによつて、
それぞれタイムスロツト０，４および８（４２８
は図示していない）が割当てられたものとする。
また接続の加算されたメツセージサンプルを記憶
するために、会議接続にはアキユミユレータ
RAM５１０，５２０の記憶位置９６が割当てら
れているものと仮定する。さらにアキユミユレー
タRAM５１０は偶タイムスロツト時間フレーム
（Ｎ，Ｎ＋２）の間に記憶のためにアクセスされ、
アキユミユレータRAM５２０は奇時間フレーム
（Ｎ−１，Ｎ＋１）の間に記憶のためにアクセス
されるものとする。また時間フレームＮ−２（図
示せず）とＮ−１の間にアキユミユレータRAM
５１０および５２０に記憶された各々の加算され
た非データモードのメツセージサンプルのビツト
１６（リセツトビツト）は信号RSB′の状態に対
応して論理０にセツトされる。 上述した仮定および第５図および第７図を参照
して、時間フレームＮ−１のタイムスロツト２５
５の間に（これはタイムスロツト０の前にある）
時間フレームＮ−２（図示せず）の間に偶のアキ
ユミユレータRAM５１０の位置９６に先に格納
されていた加算された非データモードのメツセー
ジサンプルはプリフエツチされRAM選択ラツチ
６２０（第３図）に対して提示される。フレーム
Ｎのタイムスロツト０の開始時点で、RAM選択
ラツチ６２０が動作して加算されたメツセージサ
ンプルをPSDATバスに対して出力して入力加算
器３１０でタイムスロツト０に関する入来メツセ
ージサンプル（IBDAT）と加算されることに
る。また時間フレームＮの間に、規準信号
RSB′は先に述べたように、論理１状態にスイツ
チされる。先に述べたように、RSB′信号の切替
は選択バツフア４２０におけるその入力が正しく
生ずる（すなわち、対応する現在のフレームの中
で切替えられる）ことを保証するために遅延され
る。PSDATバス上のそれぞれの加算された非デ
ータモードのメツセージサンプルのリセツトビツ
ト（ビツト１６）は規準信号RSBと比較するた
めにリード２６５を経由してRSBプロセツサ２
６０に延長される。ビツト１６の論理状態は０で
あり、信号RSB′の論理状態は１であるから、こ
の間には不一致が存在することになり、これは時
間フレームＮの間のアキユミユレータRAM５１
０の記憶位置９６への最初のアクセスであること
がわかる。 RSBプロセツサ２６０から入力選択制御４１
０へのINITリードはこの不一致の結果として論
理１の状態となり、入力メツセージサンプル
IBDATもしくはシンボル的入力である空きコー
ドを、アキユミユレータRAM５１０の位置９６
に記憶してこれによつて古いデータを新らしいデ
ータを重ね書きするように入力選択バツフアを経
由してSELDATバス４５０にゲートするように
指示する。入力選択バツフア４２０の入力の内の
選択されたもののリセツトビツト（ビツト１６）
は、バス４５０に出力する前に、入力バツフア４
２０の回路によつて信号RSB′の現在の論理状態
に対応するように更新される。このようにして、
RSBプロセツサ２６０によつて初期アクセスが
認識されたあとで、リセツトビツトは信号
RSB′に等しくなる。 フレームＮのタイムスロツト３の間で、アキユ
ミユレータRAM５１０の位置９６の内容は再び
プリフエツチされRAM選択ラツチ６２０に与え
られる。タイムスロツト４のはじめで、RAM選
択ラツチ６２０の内容は、入力加算器３１０によ
つてタイムスロツト４に関する入来メツセージサ
ンプルと加算するためにPSDATバスに出力され
る。PSDATバスのビツト１６に信号RSB′と比
較するためにリード２６５を経由してRSBプロ
セツサ２６０によつてサンプルされる。しかし、
タイムスロツト０の間に、加算されたメツセージ
サンプルのビツト１６は入力選択制御４１０によ
つて信号RSB′と等しくなるように変更されてい
るから、この場合にはRSBプロセツサ２６０は
不一致を検出しない。このためタイムスロツト４
は最初のアクセスであるとは認識されず、入力加
算器３１０からの加算されたメツセージサンプル
が入力選択バツフア４２０を通してゲートされ、
バス４５０に出力され、アキユミユレータRAM
５１０の位置９６に記憶される。タイムスロツト
４に適用された認識のプロセスはタイムスロツト
８にも適用される。 次の時間フレームＮ＋１の間に、タイムスロツ
ト０は奇のアキユミユレータRAM５２０の位置
９６への最初のアクセスであることが認識され
る。 タイムスロツト０がアキユミユレータRAM５
２０の位置９６への最初のアクセスであると認識
するのは、位置９６に記憶された加算された非デ
ータモードのメツセージサンプルのビツト１６の
状態による。アキユミユレータRAM５２０への
最後のアクセスはフレームＮ−１の間に行なわれ
ており、この状態では信号RSB′は０であつた。
先に述べたように、入力選択バツフア４２０（第
２図）はビツト１６を信号RSB′の状態に等しく
変更しており、これは時間フレームＮ−１では論
理０であつた。従つて、RSBプロセツサ２６０
はアキユミユレータRAM５２０の位置９６に記
憶された加算されたメツセージサンプルのビツト
１６を信号RSB′の状態と比較して不一致を検出
する。先に述べたように、この不一致が第１のア
クセスを知らせることになる。上述した方法でＮ
＋１の時間フレームの間にタイムスロツト４およ
び８を第１のアクセスであることを認識すること
を防止するために、タイムスロツト０における処
理では加算されたメツセージサンプルのビツト１
６を信号RSB′に対応するように変更している。 リセツトビツトの処理／データモード RSBプロセツサ２６０に延びているモード制
御ビツトCMBTおよびCMBRがデータモード０，
０を記述しているときには、リセツトビツトの処
理も異つてくる。CMBTおよびCMBRが論理０
であると、RSBプロセツサ２６０はPSDATバス
のビツト１６を変化する規準RSB′ではなく、論
理１に等しい固定した規準と比較する。非データ
モードの場合とこのように異るのは、回路RSBO
６６０による会議回路１００の出力におけるリセ
ツトビツトの処理の結果として生ずることであ
る。後述するように、データモードの会議接続で
は回路RSBO６６０が接続に関する供給サイクル
の間でアキユミユレータRAM５１０，５２０へ
の最初のアクセスを検出する。最初のアクセスを
検出すると、回路RSBOは加算のビツト１６を論
理０にリセツトし、アキユミユレータRAM５１
０，５２０に記憶された和にMSGゲート６２５
の出力を重ね書きするが、これはデータモードで
はホスト端末によるメツセージサンプルの寄与分
である。従つて会議マルチポイント和はホストタ
イムスロツトに分配され、同一のフレームの間
に、２次端末のタイムスロツトがホストのメツセ
ージサンプルすなわちブロードカストを受信する
ことになる。 従つて会議回路１００の入力においてリセツト
ビツト（ビツト１６）を処理するために、
PSDATバスのビツト１６を固定規準復号と比較
することが必要であり、これは本発明の有利な一
実施例では、論理１に等しい。 RSBプロセツサ２６０の中のゲート回路は通
常はビツト１６と比較するために信号RSB′を通
す。しかしモード制御ビツトCMBTおよび
CMBRがデータモードを示しているときには、
この回路は論理１の状態を通す。この例では、
PSDATのビツト１６が論理０であるときに、デ
ータ会議接続に関する記憶サイクルで、アキユミ
ユレータRAM５１０，５２０への最初のアクセ
スが検出される。ビツト１６を固定規準と比較し
て不一致が生ずるために最初のアクセスが検出さ
れるのである。不一致を検出すると、RSBプロ
セツサ２６０はリードINITを強制的に論理１の
状態とし、これは入力選択制御回路４１０に対し
て、選択された入力メツセージサンプルIBDAT
を入力選択バツフア４２０を通してSELDATバ
ス４５０に与え、アキユミユレータRAM５１
０，５２０に記憶するように指示する。上述した
ように、入力選択バツフア４２０を通してメツセ
ージサンプルをゲートすることによつて、メツセ
ージサンプルのビツト１６はリードRSB′の論理
状態と一致することになる。データモードの場合
にはリードRSB′は強制的に論理１の状態となる。 初期入力アクセスの後では、PSDATバスのビ
ツト１６は規準信号RSB′の固定規準状態と一致
するようになり、上述したように、SMDATが
第２表に略述した状態に従つて、データ会議接続
の残りの部分ではSMDATが入力選択バツフア
４２０を通してゲートされることになる。 アキユミユレータRAM 第３図を参照すれば、アキユミユレータRAM
５１０とRAM５２０は同様のダイナミツクラン
ダムアクセスメモリーであり、各々は１７ビツト
づつの１２８記憶位置を有しており、各々は４Ｔ
のクロツク信号で付勢される。アキユミユレータ
RAM５１０，５２０の記憶位置に蓄積された加
算されたメツセージサンプルは次のような１７ビ
ツトから成つている。１４ビツトの絶対値ビツト
と符号ビツトから成る加算されたメツセージサン
プル、パリテイビツト、リセツトビツト。 第４図はタイムスロツトの期間内で、クロツク
４Ｔには４回の変化があることを示している。ク
ロツク４Ｔの最初の後縁Ａによつてアキユミユレ
ータRAM５２０，５１０の読み出しあるいはフ
エツチが開始される。４Ｔクロツク信号の次の
（最初の）前縁Ｂで、プリフエツチされたデータ
はアキユミユレータRAM５２０，５１０の出力
レジスタ（内部にあり図示せず）にクロツク同期
して入れられる。４Ｔクロツク信号の次の後縁Ｃ
の間に、PSDATバス３１１からの加算されたメ
ツセージサンプルがアキユミユレータRAM５２
０，５１０に書き込まれる。このシーケンスはタ
イムスロツト２５３に関するARIADアキユミユ
レータRAM５２０のアドレスシーケンス（第４
図）に示されているが、これはタイムスロツトが
二つの別々の動作に分割されていることを示して
いる。すなわち第１は第２のタイムスロツト２５
４に関して加算されたメツセージサンプルをプリ
フエツチすることであり、第２はRAMSELOが
論理０である間に第１のタイムスロツト２５３に
関する加算されたメツセージサンプルを記憶する
ことである。 TS−２５５（タイムスロツト）検出器 第３図のTS−２５５検出器４５０は、それぞ
れの時間フレームの終りに近付いたことを知らせ
る手段として、タイムスロツト２５３および２５
４にオーバラツプして、各時間フレームに１回発
生するシステムのフレーム同期信号TSYNC（第
４図）に関する入来タイムスロツト２５５の発生
を検出するように構成されている。リード２３０
に与えられた信号TSYNCは、タイムスロツト２
５３の終りで生ずるクロツク信号２Ｔの後縁で、
検出器４５５の第１のＤ形フリツプフロツプにト
グルされて入力される。TSYNCは次にIBDAT
タイムスロツト２５５の開始で生ずるクロツク信
号２Ｔの後縁でTS検出器４５０の第２のＤ形フ
リツプフロツプにクロツクにより移され、リード
４５１上の信号TS２５５′として出力される。リ
ード４５１上の信号TS２５５′は入来タイムスロ
ツト２５５を表わす時刻信号である。 RAMセレクタ アキユミユレータRAMセレクタ回路４６０は
リード４６１にクロツク信号RAMSEL０を発生
し、リード４６３にクロツク信号LRS０を発生
するための順序回路である。リード４６２上のク
ロツク信号RANSEL１とリード４６４上のクロ
ツク信号LRS１はそれぞれ信号RAMSEL０と信
号LRS０の反転したものである。 リード４６１および４６２上のクロツク信号
RAMSEL０とRAMSEL１はアキユミユレータ
RAM５１０，５２０を第１の時間フレームの間
の記憶サイクルと、第２の時間フレームの間の供
給サイクルの間で切替えるための手段である。
RAMR／Ｗ回路４７０へのリード４６３上に出
力される誘導されたRAM選択信号LRS０は第１
の時間フレームの間論理１の高レベル状態にあ
り、入力選択バツフア４２０からSELDATバス
４５０を経由して出力された加算されたメツセー
ジサンプルの記憶のためにアキユミユレータ
RAM５１０を選択する。RAM選択信号LRS０
が論理０の状態にあると、データバス７５０を経
由して出力される加算されたメツセージサンプル
を供給するためにアキユミユレータRAM５１０
を選択する。RAMR／Ｗ回路４７０へのリード
４６４に出力されるRAM選択信号LRS１が論理
１の状態にあれば、メツセージサンプルを記憶す
るためにRAM５２０を選択し、論理０の状態に
あれば、リード７５０に加算されたメツセージサ
ンプルを供給するためにアキユミユレータRAM
５１０を選択する。 リード４６１上のクロツク信号RAMSEL０
は、タイムスロツト２５５で生ずるクロツク信号
４Ｆの第２の前縁で、リード４５１を経由して
TS−２５５検出器４５５から、リード４５１を
経由してアキユミユレータRAMセレクタ４６０
に延びる信号TS２５５′の生起によつてトグルさ
れる。次に制御信号LRS０は信号RAMSEL０か
らタイムスロツトの1/4だけ遅延され、トグルさ
れたRAMSEL０とクロツク信号４Ｔの第１の前
縁の組合せによつてトグルされる。トグルされた
選択信号LRS０はタイムスロツト０と一致して
時間フレームの開始時に発生する。このように選
択信号LRS０とLRS１はTSYNCパルスの発生の
後でトグルされ、第１の時間フレームの間それぞ
れ論理１および論理０状態となり、第２の時間フ
レームの間のそれぞれ論理０および論理１状態と
なつて、アキユミユレータRAM５１０，５２０
を交互に選択するように動作する。 RAM入力セレクタ 第３図を参照すれば、RAM入力セレクタ５３
０，５６０はRAMSEL０とRAMSEL１リード
の制御下にSELDATバス４５０を経由して入力
選択バツフア４２０から出力されたメツセージサ
ンプルかあるいはバス６５０を経由してMSGゲ
ート６２５から出力されたメツセージサンプルの
いずれかを選択する。 先に述べたように、信号RAMSEL０とそれか
ら誘導された信号はアキユミユレータRAM５１
０，５２０を記憶サイクルと供給サイクルのいず
れかに切替える。同様にRAM入力セレクタ５５
０，５６０はアキユミユレータRAM５１０，５
２０がそれぞれ記憶サイクルにあるときに、
SELDATバス４５０の情報を対応するアキユミ
ユレータRAM５１０，５２０の入力に延長する
ように交互にトグルされる。これとは逆に
RAMSEL０とRAMSEL１はバス６２６に含ま
れたメツセージサンプルをその供給サイクルで対
応するアキユミユレータRAM５１０，５２０の
入力に延長するようにRAM入力セレクタ５３
０，５６０を動作する。 後述するように、バス６２６にあるメツセージ
サンプルはアキユミユレータRAM５１０，５２
０が供給サイクルにあり、それぞれの出側のタイ
ムスロツトがデータモードに割当てられており、
そのタイムスロツトが供給サイクルでアキユミユ
レータRAMに最初にアクセスするときにだけ動
作する。RAM選択回路５３０，５６０はバス６
３０から１６ビツトのメツセージサンプルを選択
したとき、アキユミユレータRAM５１０，５２
０に記憶する前に、ビツト１６（リセツトビツ
ト）として、メツセージサンプルに論理０を付加
する。 RAMの読み／書き 第４図、特に時間シーケンスAR１ADを参照
すれば、各タイムスロツトは第２のタイムスロツ
トに関する加算されたメツセージサンプルをまず
プリフエツチする読み出しＲサイクルと第１のタ
イムスロツトに関して、アキユミユレータRAM
５２０に加算されたメツセージサンプルを記憶す
る書き込みサイクルとに分割される。信号RRM
０とRRM１はそれによつてタイムスロツトが読
み出しサイクルと書き込みサイクルに分割する手
段となる。 第３図に戻つて、読み／書きRAM４７０は、
それぞれリード４７１および４７２にアキユミユ
レータRAM５１０，５２０の読み／書き信号
RRM０とRRM１を発生するためのANDゲート
とNANDゲートから成る組合せ回路である。そ
れぞれリード４７１と４７２の信号RRM０と
RRM１は記憶サイクルにおけるアキユミユレー
タRAM５１０，５２０のためのクロツク信号２
Ｔの反転された写しである。選択信号LRS０，
LRS１が論理０状態におり、リード４６３を経
由して入力されると、RAMの読み／書き回路４
７０に関する回路を消勢し、リード４７１，４７
２の出力を強制的に論理１状態すなわち供給サイ
クルにおけるアキユミユレータRAM５１０，５
２０のRAM読み出し状態とする。逆に選択信号
LSR０，LRS１が論理１状態にあると、RAM読
み／書き回路４７０を付勢し、これによつてこの
回路がリード４７１，４７２にクロツク信号の反
転された写しを出力するようにする。選択信号
LRS０とLRS１は論理的補数であるから、それ
ぞれの時間フレームで信号RRM０あるいは
RRM１のいずれかが付勢されるが両方が付勢さ
れることはない。読み／書き制御信号RRM０と
RRM１はまたそれぞれリード４７１および４７
２を経由してアキユミユレータRAM５１０，５
２０に接続されている。 ７ビツトの読み出しアドレス（RARAD）と書
き込みアドレス（WARAD）はアドレスバス５
１５，５２５とそれぞれ選択回路RAM選択０
５４０とRAM選択１ ５５０を経由してアキユ
ミユレータRAM５１０，５２０に延びる。これ
らは信号RRM０とRRM１の制御下にある。 例えば、第１の時間フレームの間ではアキユミ
ユレータRAM５２０はSELDATバスを経由して
入力されたメツセージサンプルを記憶するように
動作し、同時に、アキユミユレータRAM５１０
は各タイムスロツトに関する前のフレームに記憶
されたメツセージサンプルを出力７５０に出力す
るように動作しているものとしよう。このとき、
RRM１はこゝで考えている第１の時間フレーム
ではクロツク２Ｔの反転された写しであるが、読
み出しアドレスRARADをRAM選択回路５５０
を通して、アドレスバス５２５を経由してタイム
スロツトのはじめの半分の間にアキユミユレータ
RAM５２０にゲートし、またタイムスロツトの
後半ではアドレスバス５２５を経由して書き込み
アドレスWARADをアキユミユレータRAM５２
０にゲートする。同時に、仮定した時間フレーム
の間論理１状態に固定されている信号RRM０で
は、それぞれの時間フレームの間RRM選択回路
５４０を通して、アドレスバス５１５を経由し
て、アキユミユレータRAM５１０には読み出し
アドレスRARADだけがゲートされる。 第２の（次の）時間フレームの間には、全体の
時間フレームの間てせ、リード４７２上の信号
RRM１が論理１状態に保たれ、これによつて、
読み出しアドレスRARADだけがRAM選択回路
５５０を通り、アドレスバス５２５を経由して、
アキユミユレータRAM５２０にゲートされるこ
とになる。同時に付勢された信号RRM０はタイ
ムスロツトの前半では論理１であり、タイムスロ
ツトの後半では論理０であるので、タイムスロツ
トの前半ではRAM選択回路５４０を通して読み
出しアドレスRARADをゲートし、タイムスロツ
トの後半ではアキユミユレータRAM５１０に対
してWARADをゲートする。このようにして、
各アキユミユレータRAM５１０，５２０につい
て記憶サイクルと供給サイクルが交互に行なわ
れ、第１のタイムスロツトの間に第２のタイムス
ロツトに関する加算されたメツセージサンプルの
プリフエツチが行なわれることになる。 RAM選択ラツチ 第３図のRAM選択ラツチ６２０は入力加算器
３１０によつて、それぞれの入来メツセージサン
プル（IBDAT）と加算するために、アキユミユ
レータRAM５１０，５２０から出力されたプリ
フエツチされた加算メツセージサンプルを保持す
るためのマスタスレーブＤ形フリツプフロツプの
１７ビツトの配列である。RAM選択ラツチ６２
０はRAMSEL０のクロツクの制御下にアキユミ
ユレータRAM５１０，５２０から加算されたメ
ツセージサンプルを交互に受信する。加算された
メツセージサンプルは４Ｆクロツクの第２の前縁
でラツチ６２０のマスタフリツプフロツプに入れ
られ、次にその期間の間にクロツク信号LTCが
論理１であるような４Ｔクロツク信号の前縁で
PSDATデータバス３１１に出力するためにスレ
ーブフリツプフロツプに移され、PSDATデータ
バス３１１に出力される。 第３図を参照すれば、RAM選択ラツチ６２０
はデータバス６２１を経由してRAMSEL０リー
ド４６１が論理１であるときにアキユミユレータ
RAM５１０から加算されたメツセージサンプル
を受信してラツチし、RAMSEL０リード４６１
が論理０であるときには、データバス６２２を経
由してアキユミユレータRAM５２０からの加算
されたメツセージサンプルを受信して保持する。
選択ラツチ６２０に記憶された加算されたメツセ
ージサンプルはバス２０６上の入来メツセージサ
ンプル（IBDAT）と加算するためにバス３１１
を経由して入力加算器３１０に与えられ、また先
に述べたように入力選択バツフア４２０に与えら
れる。 隣接タイムスロツト 時間フレーム中の隣接タイムスロツトが同一の
会議に割当てられているようなことが生ずると、
その両方は同一のアキユミユレータRAM５１
０，５２０に割当てられているから出力された加
算されたメツセージサンプルは隣接タイムスロツ
ト検出器によつてアキユミユレータRAM５１
０，５２０に格納されると同時に選択ラツチ６２
０に格納される。このようにして、隣接したタイ
ムスロツトの内の第２のものの処理の準備のため
にプリフエツチされた加算されたメツセージサン
プルは隣接したタイムスロツトの内の第１のもの
による寄与分を含むことになる。この構成を用い
なければ、前のタイムスロツトの間にメモリーか
ら取り出されたプリフエツチされた和は、前のタ
イムスロツトによる最後のサンプルの寄与を含ま
ないことになる。 第３図を参照すれば、隣接タイムスロツト検出
器４８０は同一の会議セツシヨンに隣接したタイ
ムスロツトが割当てられているときにこれを検出
するための組合せ比較回路とレジスタ回路であ
る。 入来タイムスロツト２５５を表わす信号TS２
５５がリード４５１を経由して検出器４５０から
与えられると隣接タイムスロツトTS検出器４８
０は消勢される。隣接TS検出器４８０が消勢さ
れるとタイムスロツト２５５とタイムスロツト０
の場合のように、二つの隣接した時間フレームの
境界を越えて隣接したタイムスロツトが認識され
ることを防止する。 先に述べたように、アキユミユレータRAM５
１０，５２０はそれぞれ選択ラツチ４４０の出力
あるいはアドレスバス４４２および４４３にアキ
ユミユレータRAM５１０，５２０の書き込みア
ドレスWARADと同時に生ずる第２のタイムス
ロツトに関するアドレスRARADを読み取る（プ
リフエツチする）。従つて隣接したタイムスロツ
トの第２のものに関する読み取りアドレス
（RARAD）は、これと同時に生ずる隣接タイム
スロツトの第１のものに関する書き込みアドレス
（WARAD）と等しい。 読み出しアドレスRARADと書き込みアドレス
WARADは選択ラツチ４４０からそれぞれアド
レスバス４４２と４４３を経由して隣接タイムス
ロツト検出器４８０に対して与えられる。隣接
TS検出器４８０の組合せ比較回路はこれらのア
ドレスを比較し、アドレスRARADとWARAD
の間の一致を検出すると、リード４８１を経由し
て論理１を出力する。隣接したタイムスロツトの
第１のものの終り1/4の開始で、検出器４８０の
比較回路から出力された論理１はクロツク信号４
Ｆの前縁で隣接TS検出器４８０の出力レジスタ
に与えられ、４８１に出力される。隣接TS検出
器４８０の出力レジスタは次に続くタイムスロツ
トが隣接していないとすれば、隣接タイムスロツ
トの次のものの最初の1/4で生ずるクロク信号４
Ｆの前縁でクリアされる。 隣接TS検出器４８０のレジスタから出力され
た論理１はリード４８１を経由してラツチ６２０
に延長され、これはPSDATバス３１１上に隣接
タイムスロツトの内の第１のものに関する加算さ
れたメツセージサンプルを強制的に選択ラツチ６
２０にラツチするようにして隣接タイムスロツト
の第２のものに関するプリフエツチされた加算デ
イジタルメツセージサンプルを取り除く。 RAM出力ラツチ RAM出力ラツチ６３０（第３図）は出力７５
０にデータを供給するために選択されたアキユミ
ユレータRAM５１０，５２０から出力されたプ
リフエツチされた加算メツセージサンプルを保持
する。RAM出力ラツチ６３０はRAM選択ラツ
チ６２０と同様であり、これは４Ｆおよび４Ｔ信
号によつてクロツク同期され、リード４６２の
RAMSEL１のクロツク信号の制御下にアキユミ
ユレータRAM５１０，５２０からの加算メツセ
ージサンプルを受信し、保持する動作を交代して
実行する。 リード４６２のRAMSEL１のクロツクが論理
１であれば、RAM出力ラツチ６３０は、バス６
２１を経由して、アキユミユレータRAM５１０
からの加算されたメツセージサンプルを、
CSDATデータバス６３５を経由して出力加算器
６４０に出力するために受信して保持する。
RAMSEL１のクロツク信号が論理０の状態にあ
れば、RAM出力ラツチ６３０の入力をアキユミ
ユレータRAM５２０に切替えて、データバス６
２２を経由して来た加算されたメツセージサンプ
ルを受信する。 サンプルRAMメモリー 第４図に図示するように、バス３１９上にアド
レス発生器３２０によつて発生されたタイムスロ
ツトアドレスDRADは、それぞれの入来IBDAT
のタイムスロツトよりも1/2タイムスロツトだけ
先行しており、現在のフレームの入来デイジタル
メツセージサンプルの蓄積の前に前のフレームの
入来タイムスロツトに関して先に記憶されたメツ
セージサンプルをプリフエツチするためにサンプ
ルRAM６１０（第３図）のアドレス入力に与え
られる。２Ｔクロツク信号がクロツク信号４Ｔに
関するサンプルRAM６１０の読み／書きのサイ
クルを指示する。 第４図の説明を継続すれば、例えばタイムスロ
ツトアドレス（DRAD）２５４は、入来タイム
スロツト（IBDAT）２５４の前に1/2タイムス
ロツトだけ重なり合つて発生し、バス３１９を経
由してサンプルメモリーRAM６１０に与えられ
る。IBDATタイムスロツト２５３の間にクロツ
ク信号２Ｔが論理１にあり、クロツク４Ｔの第２
の後縁が生ずると、記憶位置２５４が読み出さ
れ、そのあとの４Ｔの前縁（図示せず）でその内
容はサンプルRAM６１０の出力ラツチに記憶さ
れ、出力加算器６４０によつてメツセージサンプ
ルゲート（MSG）６２５を経由して処理される
ことになる。IBDAT入来タイムスロツト２５４
の間に、クロツク信号２Ｔが論理０であつて、ク
ロツク信号４Ｔの最初の後縁が生ずると、タイム
スロツト２５４に関する新らしいメツセージサン
プルが、バス２０６から与えられて、サンプルメ
モリーRAM６１０の記憶位置２５４に記憶され
ることになる。タイムスロツト２５４に関してプ
リフエツチされてサンプルRAM出力ラツチに保
持されていたプリフエツチされたメツセージサン
プルはそのときタイムスロツト２５４の間で、デ
ータバス６１６を経由してメツセージサンプルゲ
ート６２５に与えられる。 メツセージサンプルゲート メツセージサンプルゲート６２５はサンプル
RAM６１０から出力されたメツセージサンプル
あるいはメツセージサンプルゲート６２５によつ
て内部的に発生されたデイジタルメツセージ空き
コードのいずれかを反転してバス６２６にゲート
するためのサンプル制御回路６４５の制御下にあ
る１６ビツトの組合せ論理回路である。 サンプル制御回路 サンプル制御回路６４５は、それぞれリード４
４４および４４５を経由して入力されたモード制
御ビツトCMBTおよびCMBRの論理状態によつ
て設定される許可条件に従つてメツセージサンプ
ルゲート６２５を制御するための入力制御回路４
１０に似た組合せ論理回路である。会議回路を試
験するための保守信号（図示せず）もまたサンプ
ル制御回路６４５に入力される。 サンプル制御回路６４５はモニタモードに割当
てられたタイムスロツトについて、ゲート６２５
を経由して発生されてゲートされる代替メツセー
ジ空きコードを選択する。モニタモードのタイム
スロツトは会議接続をモニタするだけに許可しか
得ておらず、それぞれのタイムスロツトによつて
発生されたメツセージサンプルは７５０で出力さ
れる会議和メツセージに対して作用することを許
可されていない。 サンプル制御回路６４５は、それぞれリード６
４４および６４５を経由して入力されたモード制
御ビツトCMBRとCMBTの論理状態が０１（ブ
ロードカスト）あるいは１１（会議）のいずれか
であるとき、バス６１６上のメツセージサンプル
をゲート６２５を経由してデータバス６２６にゲ
ートするように選択するよう動作する。ブロード
カストあるいは会議モードのいずれかにあつてタ
イムスロツトによつて与えられたメツセージサン
プルは入力において入力加算器３１０で接続に対
して割当てられた他のタイムスロツトによつて、
アキユミユレータRAM５１０，５２０に記憶さ
れたメツセージサンプルを加算されて、従つてそ
のメツセージサンプルは出力されたメツセージサ
ンプルに対して作用することが許される。これに
対してモニタタイムスロツトは情報を生せず、そ
のメツセージの寄与分は入力加算器３１０によつ
て会議加算メツセージサンプルを加算されること
はない。従つてモニタタイムスロツトのメツセー
ジサンプルは出力７５０に供給する加算メツセー
ジサンプルに作用することはない。 出力加算器 出力加算器６４０は入力加算機３１０の回路と
同様の２の補数による組合せ論理回路である。出
力加算器６４０はデータバス６３５を経由して出
力ラツチ６３０から入力された加算メツセージサ
ンプルと、バス６２６を経由してゲート回路６２
５から与えられる反転されたメツセージサンプル
の加算の結果として生ずる正のオーバフローある
いは負のオーバフローを検出するための飽和論理
回路を含んでいる。バス６２６を経由して入力さ
れるメツセージサンプルは、サンプルRAM６１
０に先に記憶されたメツセージサンプルの反転さ
れた写しであるから、これに２の補数加算によつ
てバス６３５から入力された加算メツセージサン
プルから出力加算器によつて実質的に減算され
る。タイムスロツトに関するメツセージサンプル
は加算されたメツセージサンプルからこのように
して実質的に減算され、加算されたメツセージサ
ンプルが出力７５０におけるそれぞれのタイムス
ロツトに出力される前に加算メツセージからその
メツセージの寄与分を除くようになつている。こ
のシーケンスによつて、それぞれのタイムスロツ
トに側音が送信されないようにし、側音はそれぞ
れの電話機の内部だけで与えられるものとなる。 バス６３５から入力された加算メツセージサン
プルとバス６２６から入力されたそれぞれのメツ
セージサンプルの加算の結果として正あるいは負
のいずれかのオーバフローが生じたときには、リ
ードPOORあるいはNOORを経由して出力加算
器６４０はオーバフローについて出力選択回路７
１０に知らせる。 出力のリセツトビツト処理 出力リセツトビツトプロセツサ（RSB０）６
６０はデータモードすなわちCMBTとCMBRが
００に等しい各タイムスロツトに関するリセツト
ビツト（ビツト１６）を処理するための組合せ回
路である。 前述したように、回路RSB０ ６６０はRAM
出力ラツチ６３０から出力された供給された加算
データメツセージサンプルのリセツトビツト（ビ
ツト１６）の論理状態を論理状態０に等しい固定
規準と比較することによつて、データモード接続
に関するアキユミユレータRAM５１０，５２０
への最初の供給アクセスを検出する。 前述したように、リセツトビツトプロセツサ２
３０は記憶されていた加算メツセージサンプルの
ビツト１６をデータモードに割当てられた各タイ
ムスロツトについての論理１に等して固定規準と
比較する。供給サイクルにあるアキユミユレータ
RAM５１０，５２０への最初のアクセスを検出
すると、リセツトビツトプロセツサ２６０はデー
タメツセージサンプル（IBDAT）のビツト１６
を論理１に変更するように動作し、アキユミユレ
ータRAM５１０，５２０の最初にアクセスされ
たタイムスロツトに関するデータメツセージを先
に加算されたデータメツセージサンプルから変更
する。従つて、回路RSB０６６０に与えられる
リセツトビツトはデータ会議接続に関する供給ア
キユミユレータRAM５１０，５２０への各々の
最初のアクセスにおいては論理１となる。 回路RSB０ ６６０はデータモードに割当て
られた各タイムスロツトについて動作する。バス
６３５のビツト１６と論理０の固定規準の間の不
一致を検出すると、回路RSB０６６０はMSGゲ
ート６２５から出力されバス６２６に含まれたメ
ツセージサンプルをそれぞれのデータ会議接続に
割当てられたアキユミユレータRAM５１０，５
２０の記憶位置に記憶するように動作する。上述
したように不一致の発生は供給サイクルにおける
アキユミユレータRAMの最初にアクセスである
ことを示し、またそれぞれのタイムスロツトがマ
ルチポイントデータ接続のホストステーシヨンに
割当てられていることを示す。この例では、回路
RSB０ ６６０はTSI９９０を経由してホストタ
イムスロツトに伝送するための加算されたデータ
メツセージサンプル（DFDAT）の正常な出力処
理を回路RSB０６６０は許容する。 ホストタイムスロツトの間に不一致を検出する
と、回路RSB０ ６６０は、そのタイムスロツ
トの間RAM読み／書き回路４７０に延びている
リードWBNを強制的に論理１の状態とし、これ
は次に前述したようにアキユミユレータRAM５
１０，５２０を書き込み状態にするリードRRM
０，RRM１を動作する。リードWBNはアキユ
ミユレータRAMがそれぞれのタイムスロツトと
フレームの間で書き込み状態になつているから、
記憶サイクルにおけるアキユミユレータRAM５
１０，５２０には影響を与えない。WBNは供給
サイクルのアキユミユレータRAM５１０，５２
０だけに影響を与え、それぞれのホストタイムス
ロツトの間だけRAMに影響する。 上述したように、RAM入力セレクタ５３０，
５６０は供給サイクルにおいて、バス６２６をア
キユミユレータRAM５１０，５２０の入力に延
長し、バス６２６から選択されたメツセージサン
プルのビツト１６に論理０を付ける。従つて、ク
ロツク信号４Ｔに関して前述したように、ホスト
タイムスロツトの1/4の間で、ホストタイムスロ
ツトに関してバス６２６上にビツト１６とパリテ
イビツト１７（図示せず）を含んで存在したデー
タメツセージサンプルは供給サイクルのアキユミ
ユレータRAM５１０，５２０のそれぞれのデー
タ会議位置に記憶されることになる。供給サイク
ルの間に２次タイムスロツトによつてその記憶位
置が次にアクセスされたときには、そのタイムス
ロツトに関してRSB０６６０が不一致を検出す
ることはない。セレクタ５３０，５６０はビツト
１６を論理０にしており、これはRSB０ ６６
０によつて使用される論理０の固定規準と一致す
るから、次のアクセスでは不一致が生じないので
ある。一致を検出すると、回路RSB０ ６６０
はINIT０リード６６１を経由して出力制御回路
に指示して差のメツセージサンプル（DFDAT）
ではなく、CSDATが出力選択バツフア７２０に
よつて出力されるように指示する。 マルチポイントデータ接続の場合には、各デー
タステーシヨンから受理されたデータサンプルの
和から、ホスト端末による寄与分を減じた信号が
TSI９００を経由してホスト端末に伝送される。
この後で同一の供給サイクルの間に、ホスト端末
から受理されたメツセージサンプルは供給アキユ
ミユレータRAM５１０，５２０に記憶され、マ
ルチポイント接続の夫々の２次脚に送信される。
このようにして、２次脚は相互に分離され、従つ
てホスト端末からのブロードカストだけを受信す
ることになる。これに対して、ホスト端末はそれ
ぞれのマルチポイント接続の各々の２次脚からデ
ータを受信する。 分離を実現するために、汎用会議回路１００は
RSB０回路６６０を経由してセレクタ７２０に
よつてRAMラツチ６３０の出力（ホストメツセ
ージサンプル）が選択されるようにする。これは
出力加算器６４０からの出力が無効なデータメツ
セージサンプルだからである。出力加算器６４０
からの出力（DFDAT）はマルチポイントデータ
接続の２次脚に割当てられたタイムスロツトに関
してだけ無効である。これは出力加算器６４０が
ホスト端末から受理されたメツセージサンプルか
ら２次データタイムスロツトに関するデータメツ
セージサンプルを実効的に減衰し、その回路から
の出力を無効にするためである。従つて、同一の
会議接続に関する２次タイムスロツトの発生の間
出力加算器６４０は実効的に禁止されることにな
る。 出力バツフア 出力選択バツフア７２０は入力選択バツフア４
２０に似た組合せ論理回路であり、出力制御回路
７１０の制御下にある。出力選択バツフア７２０
はデータバス７３４を経由して出力バツフア７３
５に出力されるべき選択された入力のパリテイ
（図示せず）を発生するための回路（図示せず）
を含み、外部中央処理ユニツト（図示せず）の指
示によつて回路の保守機能（図示せず）を実行す
るための組合せ回路を含んでいる。 出力選択バツフア７２０への入力DFDATと
CSDATはそれぞれバス６４１を経由した出力加
算器６４０の出力とラツチ６３０からの出力をそ
れぞれ表わしている。CSDATはアキユミユレー
タRAM５１０，５２０からの累積会議メツセー
ジサンプルであり、それぞれのタイムスロツトの
メツセージサンプルの寄与分を含んでいる。
DFDATはそれぞれのタイムスロツトのメツセー
ジサンプルの寄与分を除いた累積会議メツセージ
サンプルである。代替デイジタルメツセージ
PMAX，NMAXおよび空きコードもまた出力バ
ツフア７２０によつて内部的に発生されるが、こ
れについては先に定義した。出力選択バツフア７
２０は回路の保守要求に応動して追加の代替デイ
ジタルメツセージ（図示せず）を発生する。 出力制御回路 出力制御回路７０１の内の選択されたものを出
力選択バツフア７２０に出力するのを制御するた
めの入力制御回路４１０に類似した論理回路であ
る。出力制御７１０からの出力は出力選択バツフ
ア７２０へのそれぞれの入力に対応する。

【表】 第３表は周知の真理値表に類似した形式でバス
７３４へゲートするための出力バツフア７２０の
入力の対応するものの選択を制御する出力制御７
１０への入力の状態を表わしている。 リードPOORあるいはNOORを経由して与え
られる出力加算器６４０からの正あるいは負のオ
ーバフロー信号に応動して出力制御回路７１０は
それぞれリードPFSおよびNFSを経由して出力
選択バツフア７２０に対して、それぞれ代替デイ
ジタルメツセージPFS（PMAX）およびNFS
（NMAX）をバス７３４に出力するように指示
する。それぞれのタイムスロツトが会議接続に対
してブロードカストするだけの許可しか持たない
ときには（モード制御ビツト＝０１）いつでも、
リードIDLCを経由する出力選択バツフア７２０
の指示によつて空きコードが出力される。この例
ではそれぞれのブロードカストだけのタイムスロ
ツトが会議セツシヨンからデイジタルメツセージ
サンプルを受信しないことを保証するために、第
３表に従つて出力のために空きコードを選択す
る。出力選択７１０はリードDFDを経由して、
出力バツフア７２０に対してDFDATデータバス
６４１を経由して出力加算器６４０から出力バツ
フア７２０に与えられている出力（DFDAT）を
オーバフローがない場合に会議セツシヨンから加
算されたメツセージサンプルを受信する許可を持
つそれぞれのタイムスロツト（CMBR＝１）に
対してゲートするよう指示する。 出力バツフア 出力選択バツフア７２０はバス７３４を経由し
て選択されたメツセージサンプルを出力バツフア
ラツチ７３５に延長する。 出力バツフアラツチ７３５はマスタスレーブフ
リツプフロツプの順序回路である。この中でバス
７３４上のデータはLTC付勢ウインドウの中の
４Ｔクロツクの後縁で出力バツフアラツチ７３５
のマスタ段にクロツクによつて入れられ、マスタ
レジスタの内容は16並列ビツトバス７５０に対し
て出力するためにLTC付勢ウインドウの中のク
ロツク信号４Ｔの最初の前縁でスレーブレジスタ
に移される。 出力バツフアランチ７３５を通るデイジタルメ
ツセージサンプルの伝送はクロツク信号４Ｔに従
つて行なわれ、出力メツセージサンプルがタイム
スロツトの一部ではなく、タイムスロツトの全期
間で利用できるようになる。従つてこの構成で
は、データバス７５０を経由して与えられた出力
メツセージサンプルは１タイムスロツトだけ入来
（次の）タイムスロツト（IBDAT）から遅れて
いることになる。例えば、タイムスロツト２５４
に関する加算されたメツセージサンプルは入力タ
イムスロツト２５５の開始時に出力７５０で利用
できることになる。 マスタースレーブレジスタ装置を標準のフリツ
プフロツプで置換すれば、それぞれのタイムスロ
ツトの間にデータバス７５０を通して出力が利用
できるようになる。 結 論 こゝで開示した本発明は添付の図面と以上の詳
細な説明で示した実施例には限定されず、本発明
の精神と範囲を逸脱することなく各構成要素およ
び機能を代替し、追加しあるいは削除することに
よつて変化できるものである。 例えば、種々のデータバスの構成は加算メツツ
セージサンプルのデイジタル値を定義するビツト
の数を追加したり、除いたりすることによつて変
更することができる。これによつてデータビツト
の数の対応する変化を反映して、アキユミユレー
タRAMとサンプルRAMも変更される。さらに
モード制御ビツトの数もこゝで定義したものから
容易に変更することができる。あるいは特定の加
算メツセージサンプルの出力の間に遅延を入れる
ような他の機能や混合機能を指示するためにその
数を増加することも容易である。さらに、こゝで
述べた本発明の精神と範囲を逸脱することなく代
替シンボルメツセージは容易に他の値に変更する
ことができる。またさらにインタフエース回路を
直列入力から、周知の並列入力に変更することも
容易である。 こゝで述べた線形時分割多重交換装置は典型的
には回路要素についての監査と診断を実行する保
守機能を含んでいる。回路はまた典型的にはパリ
テイチエツクを行ない、データにパリテイビツト
を付ける装置を含んでいる。これらの保守機能は
非常に望ましいが、その実現は当業者には周知で
ある。

５２０ 制御装置 ４４０ 選択ラツチ

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図および第３図は本発明の有利な一実施例の
詳細なブロツク図、第４図はマスタクロツク信号
に関する種々のクロツク信号およびタイムスロツ
トアドレスの時間を表わすシーケンス図、第５図
はリセツト信号が発生される方法を図示する時間
を表わすシーケンス図、第６図は第２図および第
３図を配列する方法を示す図、第７図はタイムス
ロツトのグループがアキユミユレータRAMの記
憶位置に割当てられる方法の示された例に関する
説明図である。 主要部分の符号の説明、 請求の範囲中の名称 符号 明細書中の名称 タイムスロツト入替装置
８００ タイムスロツト入替装置 加算手段 ３１０ 入力加算器 記憶装置 ５１０， アキユミユレータRAM

Claims (1)

1. 【特許請求の範囲】 １ フレームの中でメツセージサンプルを受理す
   るための時分割多重音声会議・データ交換機にお
   いて、 会議およびデータスイツチは 入力されたタイムスロツトの特定のものを代替
   タイムスロツトと選択的に入替えるタイムスロツ
   ト入替手段と； 入替えられたタイムスロツトのグループからの
   メツセージサンプルを選択的に加算する加算手段
   と； 第１の時間フレームの間に加算されたメツセー
   ジサンプルの各々を記憶し、次の第２の時間フレ
   ームの間に記憶された和を供給するような複数個
   の記憶位置を有する第１の記憶装置と； 次の第２の時間フレームの間に受理された加算
   されたメツセージサンプルの各々を記憶し、次の
   第３の時間フレームの間に記憶された和を供給す
   るような複数個の記憶位置を有する第２の記憶装
   置と、 加算されたメツセージサンプルをタイムスロツ
   トのグループの中の第１のタイムスロツトにだけ
   供給し、第１のタイムスロツトから受信されたメ
   ツセージサンプルをタイムスロツトのグループの
   他のタイムスロツトに供給するよう動作する制御
   回路と を含むことを特徴とする音声会議・データ交換
   機。 ２ 特許請求の範囲第１項に記載の音声会議・デ
   ータ交換機において、 代替タイムスロツトを入替えられたタイムスロ
   ツトと選択的に入替え、メツセージサンプルをシ
   ステム出力に供給するための音声会議およびデー
   タスイツチのタイムスロツト入替装置を含むこと
   を特徴とする音声会議・データ交換機。 ３ 特許請求の範囲第１項に記載の音声会議・デ
   ータ交換機において、 制御回路は １ 第１の固定規準信号を発生し、 ２ 第１の規準信号の状態と一致する一義的なビ
   ツトを入来加算メツセージサンプルに付加し、 ３ 第２の固定規準信号を発生し、 ４ 付加されたビツトを第２の固定した規準信号
   の状態と一致するように選択的に変更するよう
   に動作し、 第１の比較器は先に加算されたメツセージサ
   ンプルの特定のものの変更された付加されたビ
   ツトと固定された第２の規準信号を比較し、 第２の比較器は先に加算されたメツセージサ
   ンプルの特定のものの付加されたビツトと固定
   された第２の規準信号を比較する ことを特徴とする音声会議・データ交換機。 ４ 特許請求の範囲第３項に記載の音声会議・デ
   ータ交換機において、 第２の規準信号の状態は第１の規準信号の補数
   になつていることを特徴とする音声会議・データ
   交換機。 ５ 特許請求の範囲第３項に記載の音声会議・デ
   ータ交換機において、 制御手段は付加されたビツトと第２の固定した
   規準信号が不一致であつたときと、付加されたビ
   ツトが第１の固定した規準信号が不一致であつた
   ときに動作することを特徴とする音声会議・デー
   タ交換機。 ６ 特許請求の範囲第１項に記載の音声会議・デ
   ータ交換機において、 各々の入来タイムスロツトに関する複数個のビ
   ツトの一義的な状態によつてタイムスロツトの選
   択的グループが識別されることを特徴とする音声
   会議・データ交換機。