JPH0380353A

JPH0380353A - 割り込み処理方法とデータチャネル装置

Info

Publication number: JPH0380353A
Application number: JP21831989A
Authority: JP
Inventors: Etsuo Masuda; 増田　悦夫; Yoshiaki Wakimura; 脇村　慶明; Tadayoshi Komachiya; 小町谷　忠芳
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1989-08-24
Filing date: 1989-08-24
Publication date: 1991-04-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は複数の入出力装置（ＩＯ装置）を収容するデー
タチャネル装置（ＣＨ）とマフブトＩＯ方式でＣＨを制
御する中央処理装置（ＣＰ　Ｕ）との間の割り込み処理
方法に関するものである。

第１図に示すように、一般にＣＨＩＯＩはＣＰＵ１００
からの起動を受け、以後例えば主記憶装置（ＭＭ）１０
２上に用意されたＣＨ制御語（ＣＣＷ）の内容に従って
ＭＭ１０２〜１０装置１０４゜〜１０４□３間のデータ
転送をＣＰＵＩ　ＯＯとは独立に実行する装置である。

ここでデータ転送が正常あるいは異常に終了すると、Ｃ
ＨＩＯＩはその時の状態をチャネル状態語（ＣＳＷ）と
して設定し、ＣＰＵＩ　００へ割り込みを発生する。

本発明はＣＰＵ１００がＣＨＩＯＩを制御する方式とし
てマツブトＩＯ方式（即ち、従来のＳＩＯ，ＨＩＯ等の
入出力専用命令は使用せず、コマンド書き込み用レジス
タやステータス読み取り用レジスタをアドレス空間上に
割付け、汎用のロード／ストア命令で読み書きする方式
。ＦＤＰ−１１等で１９７０年頃から使われている周知
技術である。）を対象とする。

更に、本発明はＣＩ−１が複数の１０装置を収容し、異
なるデバイスに対してであればＣＰＵからの起動要求を
多重に（即ち、以前の起動に対するデータ転送の終了報
告を待たずに）受付け、各■０装置に関するデータ転送
を並列に実行する機能を有する時の、ＣＨ，！：ＣＰＵ
　（ソフト）との間の割り込み処理方法に関するもので
ある。

なお、チャネル状態語Ｃ８ＷはＣＨ内に設置し、割り込
みを受けたＣＰＵ上の割り込み処理プログラムが直接こ
れを読む場合を前提とする。

〔従来の技術〕

この種の割り込み処理方法として従来は次のようなもの
が用いられてきた。

方法Ａ：逐次割り込み方法方法Ｂ：多重割り込み方法方法Ａは、現在発生中の割り込みがリセットされるまで
次の割り込みを待ち合わせる方法である。

第７図にこの種の割り込み処理方法のシーケンス図を示
す。

■　ＣＨは配下のあるデバイスＤＶ０〜ＤＶｎ−。

についてのデータ転送動作を終了するとチャネル状態語
ＣＳＷを編集し、割り込み待キュー（ＣＳＷキユー）へ
登録する。ＣＨはチャネル状態語ＣＳＷを書き込むべき
終結状態レジスタＴＳＲがリセット中であればＣ８Ｗキ
ユーからチャネル状態語ＣＳＷを１個取り出し終結状態
レジスタＴＳＲにセットしＣＰＵへ割り込みを発生ずる
（なお、ＣＰＵへの割り込み通知手段としては専用の信
号線を用いるものと、ＣＰＵとＣＨを接続するバス信号
線を用いるものとの二つが知られている）。この時点で
Ｃ３Ｗキユー内にチャネル状態語Ｃ３Ｗが存在しても終
結状態レジスタＴＳＲがＣＰＵから解放（リセット）さ
れるまで次の割り込みは発生しない。

■　一方、ＣＰＵ側はまずＣＨからの割り込みを検出す
るが、第７図は「割り込みフラグの周期的ルックイン方
式」の場合を例にとって示している（割り込み検出方法
としては二つが知られている。一つはＣＰＵのハードが
割り込み検出時、現在実行中の命令を強制的に中断し、
割り込み処理ルーチンへ制御を移すものであり、もう一
つは上記のようなハードの強制動作を抑止するよう予め
マスクを設定しておき、ソフトが都合のよい時に（通常
は周期的に）ＣＨからの割り込み時設定された要求（フ
ラグ）をルックインし、検出するルックイン方式である
）。

■　ルックインによって割り込みを検出したＣＰＵはそ
の要因を分析するため、ＣＨ内の終結状態レジスタＴＳ
Ｒを読み取る。正しく読み取れると終結状態レジスタＴ
ＳＲをリセットする。

この結果、当該割り込みはＣＨ内において解除されたこ
とになる。

■　ＣＨは終結状態レジスタＴＳＲリセットを検出する
とＣ８Ｗキユーを参照し、空きでなければ再びＣ５Ｗキ
ユーからチャネル状態語Ｃ３Ｗを一つ取り出し、上記と
同様の処理を繰り返す。

方法Ｂは、現在発生中の割り込みのリセットを待たずに
次の割り込みを発生させるものである。方法Ｂでは、割
り込み要因が発生すると現在発生中の割り込み有無に関
わらすＣＨは直ちにＣＰＵへ割り込む。この場合には、
割り込み通知手段を複数設ける必要がある。即ち、専用
の信号線を用いるならＣＨ配下のデバイス数分の信号線
を用意しなければならないし、又、バス信号線を用いて
ベクタ割り込みを行う場合にはデバイス毎に異なる割り
込みベクタ値を用いなければならない。ここで、ベクタ
割り込みとは「割り込み処理ルーチンの先頭アドレスが
ベクタ値に対応づけられており、割り込み発生時ハード
ウェアによって、ベクタ値をインデクスとして、テーブ
ルが索引されてソフトの制御が対応する割り込みルーチ
ンへ移る」方式であり、マイクロプロセンサを用いたシ
ステムで広（利用されている周知技術である。

〔発明が解決しようとする課題〕

（１）方法ＡでＣＨからの割り込みを要求フラグのルッ
クインによって検出する場合にはルックイン周期内にＣ
Ｈ当たり高々１個の割り込みしか処理できないのでＣＨ
内でほぼ同時に発生した割り込みであっても最後にＣＰ
Ｕによって処理されるものは、「ルックイン周期」×「
デバイス数」もの遅延が伴うことになる。同−ＣＨで同
時に割り込み要求が発生する頻度が高い場合、あるいは
ＣＰＵのルックイン周期が比較的大きい場合には問題と
なる。

（２）また、方法Ａでは発生した割り込みの処理順がＣ
Ｈ内で固定的に決定されてしまうため、ＣＰＵが処理順
を任意に選ぶことはできず融通性に欠ける面がある。

（３）一方、方法ＢではＣＨ当り具備する割り込み通知
手段、即ち、専用信号線がバスによるベクタ値が１個で
は済まず、そこがネックとなり得るようなシステムでは
採用が困難となる。

最近では、割り込み制御部はほとんどＬＳＩ化されてお
り、その集積度ネックから取り得るベクタ値の数に制約
を与えているものもある。

本発明の一つの目的は、ＣＰＵがルックインによる割り
込み検出方式を採用する場合であっても、検出遅延の最
悪値が従来はど大きくならない割り込み処理方法と、そ
の割り込み処理方法の実施に直接使用されるデータチャ
ネル装置を提供することにある。

また、本発明の別の目的はほぼ同時に起こった割り込み
に付いては処理順序をソフト側が自由に決められる割り
込み処理方法と、その割り込み処理方法の実施に直接使
用するデータチャネル装置を提供することにある。

更に、他の目的は、割り込み通知手段を上記〔方法Ｂ〕
のように複数持たずに済む割り込み処理方法と、その割
り込み処理方法の実施に直接使用するデータチャネル装
置を提供することにある。

〔課題を解決するための手段〕

上記の目的を達成するため、本発明の割り込み処理方法
は、中央処理装置（ＣＰ　Ｕ）と、ｎ　（＞２）台の入
出力（ＩＯ）装置を収容し、該入出力装置の多重動作を
制御するデータチャネル装置（ＣＨ）とを含んで構成さ
れるシステムにおいて、前記データチャネル装置（ＣＨ
）が前記入出力（ｒｏ）装置からの割り込み要因を割り
込み要求フラグとして周期的にまとめ一括して前記中央
処理装置（ＣＰ　Ｕ）へ割り込むと、該中央処理装置（
ＣＰＵ）は割り込み検出後、前記割り込み要求フラグを
読み出し、割り込みを発生している入出力（ＩＯ）装置
対応のチャネル状態語（ＣＳＷ）を順次読み出し、その
後、前記割り込み要求フラグをリセットすることを特徴
とする。

また本発明のデータチャネル装置は、割り込み受付機能
を有する中央処理装置（ＣＰ　Ｕ）とバスを介して接続
され収容するｎ　（＞２）台の入出力（■○）装置の多
重動作を制御するデータチャネル装置（ＣＨ）であって
、前記人出力（ＩＯ）装置ｎ個分のフラグビットを保持
する第一の割り込みフラグレジスタ（ＩＦＲ’）と、前
記第一の割り込みフラグレジスタの一時コピーを保持す
る第二の割り込みフラグレジスタ（ＩＦＲ）と、前記入
出力装置と対応して設けられた入出力装置動作の終了状
態を示すチャネル状態語（ＣＳＷ）を保持するｎ個の終
結状態レジスタ（ＴＳＲ）群と、前記入出力装置動作の
終了を検出し、該入出力装置対応の終結状態レジスタ（
ＴＳＲ）に前記チャネル装置語を設定するとともに、前
記第一の割り込みフラグレジスタの対応ビットにフラグ
を立てる終結情報・フラグ設定手段と、所定の周期で起
動されたとき、前記第一の割り込みフラグレジスフ上に
立っているフラグビットが存在するか否かをチェフクし
、存在するとき、前記第一の割り込みフラグレジスタ（
ＩＦＲ’）を前記第二の割り込みフラグレジスタ（ＩＦ
Ｒ）に移し、前記割り込み受付機能を有する中央処理装
置に割り込みを発生する割り込み発生手段とを具備こと
なることを特徴とする。

〔作　　用〕

本発明によれば、ＣＨからの１回の割り込みで複数の割
り込みを通知できるため、あるルックイン周期において
ＣＰＵが割り込みを検出した時、ソフトはＣＨ割り込み
時点に発生していた他の割り込み要求もその周期で刈り
取ってしまうため、従来のような検出遅延の問題は緩和
できる。

また、刈り取った後、ＣＰＵの判断で処理順を決めるこ
ともできる。

さらに、チャネル装置からＣＰＵへの割り込み回数も従
来方式に比較し減少し得る。

さらに、本発明では割り込みリセットを待たすに次の割
り込みを発生することはしないので、ベクタ値あるいは
割り込み信号線等の割り込み通知手段は１つで済む。

以下図面にもとづき実施例について説明する。

〔実施例〕

第２図は本発明が適用されるシステム構成の例である。

第２図において、１００はＣＰＵ、１０１はＣＨ，１０
２はＣＰＵ１００．ＣＨＩＯＩから直接アクセスできる
主記憶（メモリ）装置ＭＭ、１０３はＣＰＵ、ＣＨ，Ｍ
Ｍを接続するシステムバス、１０４．〜１０４．ｌ−Ｉ
はＩＯデバイス、１０５はＣＨと１０デバイス間を接続
するＩＯインタフェースバスである。

更に、ＣＰＵ１００は、主制御部（ＭＰＵ）１００−１
、システムバス・インタフェース制御部（ＳＢＩＦ）１
００−２、プログラムを保持するＲ　ＯＭ部１００−３
、割り込みフラグを保持し主制御部ＭＰＵへ割り込んだ
り割り込みのマスク指定を可能とする割り込み制御部（
ＩＲＣ）１００−４　、ＭＰＵＩ　００−１〜ＩＲＣ１
００ｉを接続するＣＰＵローカルパル１００−５を含ん
で構成される。

また、ＣＨＩＯＩはプログラムによりＣＨの主要機能を
実行するローカルＭＰＵのＬ−ＭＰＵＩｏｌ−１、シス
テムバス・インタフェース制御部５ＢＩＦＩＯＩ−２，
５ＢＩＦ−ＣＨローカルバス間のインタフェースをとる
アダプタ部ＡＤＰＩ０１−３、プログラム及び各種のデ
ータを保持し、またバッファとしても使用されるＲＯＭ
／ＲＡＭ部１０１−４、各デバイスとの間でＩＯインタ
フェースバスの時分割多重使用を行うＩＯインタフェー
スバス制御部１０８Ｆ１０１５　　（例えば、日本電気
社製ＳＣ３Ｉコントローラ「μＰＤ７２１１１」など）
を含んで構成される。

割り込み制御部ＩＲＣ内には割り込み要求レジスタ（Ｉ
ＲＲ）、割り込みマスクレジスタ（ＩＭＲ）等のレジス
タが含まれ、またアダプタ部ＡＤＰ　１０１−３内には
ｎ個の終結状態レジスタＴＳＲｉ　　（ｉ＝ｏ、１、・
・・、ｎ−１）、第一、第二の割り込みフラグレジスタ
ＩＦＲ’　　ＩＦＲ等が含まれている。

以下、本発明の動作について第３図から第５図。

を用いて説明する。

ＣＨ内Ｌ−ＭＰＵのファームによる処理：（］）チャネ
ル状態語Ｃ８Ｗ、割り込みフラグの設定（第３図を参照
）Ｌ−ＭＰＵは周辺の１０インタフェースバス制御部ｌ０
ＢＦからあるデバイス（ｉとする）に関するコマンド実
行終了の割り込みを検出すると、割り込み処理プログラ
ムに於てＩＯインタフェースバス制御部ｌ０ＢＦ内のス
テータスレジスタを読み取りデバイス番号及び割り込み
要因を分析し、ＣＰＵへ通知すべきチャネル状態語ＣＳ
Ｗを編集する。チャネル状態語ＣＳＷには入出力動作終
了時の状態、デバイス番号等が保持される。そして、こ
のチャネル状態語Ｃ８Ｗを当該デバイスに対応する制御
レジスタの終結状態レジスタＴＳＲｉに設定し、割り込
み要求フラグとして、ビット　“１“を第一割込フラグ
レジスタＩＦＲ’上の対応ビット位置に設定し、割り込
み処理プログラムを終了する。

以上の処理はデバイスとの間の入出力動作が終了する毎
に実行される。

（２１ＣＰＵへの割り込み処理（第４図を参照〉一方、
Ｌ−ＭＰ　Ｕは上記の割り込み処理とは独立に一定周期
毎に起動されるプログラムを具備しており、これにより
ＣＰＵへの割り込みを発生する。（ここでの周期はＣＰ
Ｕ　（ソフト）の割り込みルックインの周期よりも短い
方が効果的である。）即ち、周期的に起動されると、まず第一の割り込みフラ
グレジスタＩＦＲ’上のフラグをチェックしＡｌｌ　　
’Ｏ’　ならば何もしないで終了。

１個以上フラグが立っている場合には割り込み要因が存
在するので第一の割り込みフラグレジスタＩＦＲ”をＣ
ＰＵへの窓口となる第二の割り込みフラグレジスタＩＦ
Ｒヘコピーし、第一の割り込みフラグレジスタＩＦＲ’
は次の割り込みフラグ設定用にリセフトし解放する。そ
して、ＣＰＵへの割り込みを発生する。割り込みの通知
手段としては割り込み専用の信号線を用いるものとバス
信号線を用いるものとが考えら４れるが、ここではどち
らでもよい。

例えば、バス信号線を利用する場合であれば、アダプタ
部ＡＤＰＩＯＩ−３、システムバス・インタフェース制
御部５ＢＩＦＩＯＩ−２経由で割り込み制御部ＩＲＣ１
００−４内の割り込み要求レジスタＩＲＲヘベクタ値を
書き込む処理を行えばよい。

このアクセスは、システムバス１０３、ＣＰＵ内システ
ムバス・インタフェース制御部５ＢＩＦ　１００−２　
、ＣＰＵローカルバス１００５を経由して、割り込み制
御部ＩＲＣ１００４へ到達し、割り込み制御部ＩＲＣ１
００−４内ではシステムバス経由のベクタ（直を検出し
、割り込み要求レジスタＩＲＲ上のそれに対応するビッ
ト位置に“１゛を立てる。割り込み制御部ＩＲＣ内の割
り込みマスク、レジスタＩＭＲレジスタには初期設定時
ＣＰＵによりそのベクタに対してマスクが設定されてい
るため、割り込み制御部ＩＲＣから主制御部ＭＰＵｌ０
（１−１に対し割り込みは発生しない。

ＣＰＵ内ソフトによる処理：次にＣＰＵ側ソフトの割り込み処理について第５図によ
り説明する。ここでは、割り込み検出をルックインで行
う場合を例にとって説明する。しかし、本発明は非ルッ
クイン方式でも成り立つことは明らかである。

ルックインによる割り込み検出を行うためにＣＰＵはシ
ステムの初期設定段階において割り込み制御部ＩＲＣか
らＣＨについ゛ての割り込みが発生しないように割り込
み制御部ＩＲＣ内の割り込みマスフレジス５１ＭＲ上の
ＣＨに対応するマスクビットを“１゛にセントしておく
。

■　ＣＨ割り込み受付処理が周期的に起動されると、ま
ず割り込み制御部ＩＲＣ内の割り込み要求レジスタＩＲ
Ｒレジスタを読み取りＣＨ割り込みフラグがＯＮである
か否かをチェックする。

ＯＮなら割り込みありと判断し次の処理へ進む。

ＯＦＦなら終了する。

０８割り込み処理は続いてＣＨ内のアダプタ部ＡＤＰＩ
ＯＩ−３に設けられた制御レジスタの第二の割り込みフ
ラグレジスタＩＦＲを読み取る。

なお第二の割り込みフラグレジスタＩＦＲはアドレス空
間上に割り付けられているマソプド１０方式のため、Ｃ
ＰＵは汎用のロード／ストア命令を用いて容易にアクセ
スすることができる。即ち、制御レジスタはアドレス空
間の一部に割り付けられ、そのアドレスが主制御部ＭＰ
Ｕｌ０Ｉ−１から発生されるとシステムバス・インタフ
ェース制御部５ＢＩＦ１００−２．１０１−２によって
アダプタ部ＡＤＰＩＯＩ−３まで到達し、該アダプタ部
ＡＤＰＩＯＩ−３内で照合が得られ目的のレジスタにア
クセスできるしくみである。

■　続いて第二の割り込みフラグレジスタＩＦＲ上の°
１”の立っている各ピント位置ｉに対応■ したデバイスｉについて、終結状態レジスタＴＳＲｉの
読みだし、上位のプログラムへの引継ぎキューへの登録
を繰り返し実行し、“１゛の立っているすべてのデバイ
スについて終了すると、割り込み制御部ＩＲＣ内割り込
み要求レジスタＩＲＲ上の割り込み要求フラグビットの
解除、第二の割り込みフラグレジスタＩＦＲのリセフト
をこの順に実行し、処理を終了する。

以上に基づ＜　ＣＰＵ−ＣＨ間のシーケンス図を第６図
に示す。

次に本発明の他の幾つかのＢ様を示す。

以上の実施例ではＣＰＵが１台の場合を説明したが、マ
ルチプロセッサ構成の特定な１台であってもよいことは
明らかである。

第２図のＣＨＳＣＰＵの内部ブロック構成はほんの一例
であり、第３図〜第５図のフローを満たす範囲で、すな
わち本発明の要旨を満たす範囲であればどんな構成でも
よい。例えば、第２図でＣＨ配下の１０デバイスは異な
る種類でもよく、また同一バスに収容されている必要も
ない。

その他、本発明の効果を逸脱しない範囲で幾多の変形が
考えられる。

〔発明の効果〕以上詳細に説明したように、本発明によれば、ＣＨから
の１回の割り込みで複数の割り込みを通知できるため、
あるルンクイン周期においてＣＰＵが割り込みを検出し
た時、ソフトは０８割り込み時点に発生していた他の割
り込み要求もその周期で刈り取ってしまうため、従来の
ような検出遅延の問題は緩和できる。

また、刈り取った後、ＣＰＵの判断で処理順を決めるこ
ともできる。さらに、チャネル装置からＣＰＵへの割り
込み回数も従来方式に比較し減少し得る。

さらに、本発明では割り込みリセットを待たずに次の割
り込みを発生することはしないので、ヘクタ値あるいは
割り込み信号線等の割り込み通知手段は１つで済む。

【図面の簡単な説明】

第１図はＣＨを含んだシステムの一般的構成例、第２図
は本発明が適用されるシステム構成例、第３図はＣＨ内
Ｌ−ＭＰＵファームによるｌ０ＢＦ割り込み処理フロー第４図はＬ−ＭＰＵファームによるＣＰＵへの割り込み
処理フロー第５図はＣＰＵのＣＩ割り込み受付処理フロー第６図は
本発明の割り込み処理方法のシーケンス図の例、第７図は従来の割り込み処理方法のシーケンス図の例で
ある。Ｏ・・・中央処理装置、Ｌ・・・データチャネル装置、２・・・主記憶装置、３・・・システムバス、４ｏ〜１０４□１・・・■０装置、０−１・・・主制御部、０−２．１０１−２・・・システムバス・インクフェース制御部、１００−４・・・割込制御部、１００−５・・・ＣＰＵローカルバス、１０１−１・・
・ローカルＭＰＵ。１０１−３・・・アダプタ部、

Claims

【特許請求の範囲】

（１）中央処理装置（ＣＰＵ）と、ｎ（＞２）台の入出
力（ＩＯ）装置を収容し、該入出力装置の多重動作を制
御するデータチャネル装置（ＣＨ）とを含んで構成され
るシステムにおいて、前記データチャネル装置（ＣＨ）
が前記入出力（ＩＯ）装置からの割り込み要因を割り込
み要求フラグとして周期的にまとめ一括して前記中央処
理装置（ＣＰＵ）へ割り込むと、該中央処理装置（ＣＰ
Ｕ）は割り込み検出後、前記割り込み要求フラグを読み
出し、割り込みを発生している入出力（ＩＯ）装置対応
のチャネル状態語（ＣＳＷ）を順次読み出し、その後、
前記割り込み要求フラグをリセットすることを特徴とする割り込み処理方法。
（２）割り込み受付機能を有する中央処理装置（ＣＰＵ
）とバスを介して接続され収容するｎ（＞２）台の入出
力（ＩＯ）装置の多重動作を制御するデータチャネル装
置（ＣＨ）であって、前記入出力（ＩＯ）装置ｎ個分の
フラグビットを保持する第一の割り込みフラグレジスタ
（ＩＦＲ′）と、前記第一の割り込みフラグレジスタの一時コピーを保持
する第二の割り込みフラグレジスタ（ＩＦＲ）と、前記入出力装置と対応して設けられた入出力装置動作の
終了状態を示すチャネル状態語（ＣＳＷ）を保持するｎ
個の終結状態レジスタ（ＴＳＲ）群と、前記入出力装置動作の終了を検出し、該入出力装置対応
の終結状態レジスタ（ＴＳＲ）に前記チャネル状態語を
設定するとともに、前記第一の割り込みフラグレジスタ
の対応ビットにフラグを立てる終結情報・フラグ設定手
段と、所定の周期で起動されたとき、前記第一の割り込
みフラグレジスタ上に立っているフラグビットが存在す
るか否かをチェックし、存在するとき、前記第一の割り
込みフラグレジスタ（ＩＦＲ′）を前記第二の割り込み
フラグレジスタ（ＩＦＲ）に移し、前記割り込み受付機
能を有する中央処理装置（ＣＰＵ）に割り込みを発生す
る割り込み発生手段とを具備してなることを特徴とするデータチャネル装置。