JPH037149B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、絶縁ゲート電界効果トランジスタ、
特に高電力および高速スイツチングの応用に適す
るいわゆる電力“Ｄ−MOS”および“Ｖ−
MOS”トランジスタに関するものである。

次のような半導体本体を有する絶縁ゲート電界
効果トランジスタが知られている。すなわち、こ
の半導体本体は、１導電形の表面隣接表面領域を
有し、この領域は半導体本体内で反対導電形の表
面隣接第２領域により取り囲まれており、さら
に、第２領域を具え、この領域は、半導体本体内
で、前記第１導電形であり且つトランジスタのド
レインと結びつけられている表面隣接第３領域に
よつて取り囲まれている。第２領域の一部上に絶
縁層が設けられており、この絶縁層上に導電層が
設けられており、第２領域の前記部分内で、ソー
ス領域と第３領域の第１部分との間の導電チヤン
ネルを容量的に制御するトランジスタの絶縁ゲー
トを形成する。異なる特定の種類のこの既知のト
ランジスタ構造は、たとえば、I.E.E.E.の
Electron device会報Vol.ED−25、No.11（1978年
11月）、1325〜1327ページ、Vol.ED−27、No.２
（1980年２月）、340〜343ページ、雑誌
Electronics1979年11月22日号の85〜86ページお
よび1980年８月28日号の145〜147ページに記載さ
れている。

I.E.E.E.会報ED−25の記事は、高電圧二重拡散
形ラテラルＤ−MOSトランジスタについて述べ
ている。このトランジスタでは、ソース領域およ
び第２領域は、第３領域内に拡散されており、ド
レイン領域は、また、ソース領域および第２領域
と同じ半導体本体の主表面に設けられ且つ接触さ
れている。この特別のＤ−MOSトランジスタは、
また、モノリシツク集積回路内に設けるのに適し
ている。I.E.E.E.会報ED−27の記事は、二重拡散
バーチカルＤ−MOSトランジスタについて述べ
ている。このトランジスタでは、ソース領域およ
び第２領域は、第３領域（エピタキシヤル層）内
に拡散されており、ドレイン領域は、サブストレ
ートによつて与えられ、ソース領域および第２領
域とは反対側の半導体本体の主表面に接触してい
る。Electronicsの1979年の記事は、電力Ｖ−
MOSトランジスタについて述べている。このト
ランジスタは、バーチカル・ソース・ドレイン構
造と、二重拡散ソース領域および第２領域を経て
延在する溝とを具え、これら溝の壁の上に絶縁ゲ
ートが設けられている。Electronicsの1980年の
記事は、Ｄ−MOS形の高電力バーチカル・トラ
ンジスタについて述べている。このトランジスタ
では、ソース領域および第２領域は、二重拡散の
代りに二重インプランテーシヨンにより形成され
る。非電力低電圧形の前記既知のトランジスタの
構造は、また、集積回路で製造され、特にラテラ
ルＤ−MOS構造に製造される。この場合、半導
体本体の大部分は、複数個のこのようなトランジ
スタの第３領域を形成することができる。

これら絶縁ゲート電界効果トランジスタは、高
スイツチング速度を有することができる。この高
速度は、これらトランジスタがユニポーラ多数キ
ヤリヤデバイスであるという事実によつて助けら
れている。少数電荷キヤリヤは、トランジスタを
通じての電流輸送には含まれていないので、トラ
ンジスタのターンオフ速度は、バイポーラ・トラ
ンジスタのベース領域に発生するような少数キヤ
リヤ蓄積効果によつて減少しない。しかし、発明
者は次のことを発見した。すなわち、特に誘導性
負荷を駆動するために用いる場合には、このよう
な絶縁ゲート電界効果トランジスタのターンオフ
は期待するよりも低速である。発明者は、この速
度減少は、以下の理由によるものと考えている。
すなわち、第２領域と第３領域との間のＰ−Ｎ接
合が誘導性負荷からのオーバスイング
（overswing）電圧により一時的に順方向にバイ
アスされ、その結果、少数電荷キヤリヤが第２領
域から第３領域に注入されて、少数キヤリヤ蓄積
効果を生じるからである。さらに発明者は、この
ようなトランジスタの順方向バイアス接合を用
い、電圧オーバスイングをクランプするために
は、トランジスタのブレークダウン電圧が大きく
なるのを避け、誘導性エネルギーを再生してこの
エネルギーを電源に戻すことが望ましいと考えて
いる。

本発明によれば、１導電形の表面隣接ソース領
域を有する半導体本体を具え、このソース領域
は、反対導電形の表面隣接第２領域により前記半
導体本体内で取り囲まれており、前記第２領域
は、前記１導電形であり且つトランジスタのドレ
インに関連する表面隣接第３領域により前記半導
体本体内で取り囲まれており、前記第２領域の一
部上に絶縁層を設け、この絶縁層上に導電層を設
けて、前記ソース領域と前記第３領域の第１部分
との間の導電チヤンネルを前記第２領域の前記部
分内で容量的に制御するトランジスタの絶縁ゲー
トを形成した絶縁ゲート電界効果トランジスタに
おいて、前記第３領域が、前記第１部分から離れ
た表面隣接第２部分を有し、電極層を、前記第３
領域の前記第２部分上に延在し、かつ、前記第２
領域に接続し、前記電極層と前記第３領域の第２
部分との間に、前記第２領域と前記第３領域との
間のＰ−Ｎ接合よりも小さい順方向電圧降下を有
するシヨツトキー接合を設けたことを特徴とする
絶縁ゲート電界効果トランジスタを提供する。

したがつて、本発明電界効果トランジスタは、
第２領域と第３領域との間のＰ−Ｎ接合に並列に
接続されたシヨツトキー接合を有する。このシヨ
ツトキー接合は、このＰ−Ｎ接合よりも小さい順
方向電圧降下を有している。第２領域と第３領域
との間のＰ−Ｎ接合を順方向にバイアスする電圧
オーバスイングの場合には、シヨツトキー接合も
また順方向バイアスされるようになり、その小さ
い順方向電圧降下のためにＰ−Ｎ接合から電流を
転流させる。シヨツトキー接合を流れる多数キヤ
リヤ電流とＰ−Ｎ接合を流れる少数キヤリヤ電流
との正確な比を、非常に小さい少数電荷キヤリヤ
の注入が発生するように相対的な接触面積および
シヨツトキーバリヤ高さを調整することによつて
制御することができる。本発明トランジスタは、
高電力および高速スイツチング用に構成すること
ができ、いわゆるＤ−MOS形またはＶ−MOS形
とすることができる。しかし、本発明トランジス
タを、低電圧用に構成することもでき、非常に多
数の数を集積回路に形成することができる。

驚くべきことに、シヨツトキー接合を、トラン
ジスタの製造を複雑にすることなく、非常に簡単
に信頼性よく且つ優れてトランジスタに設けるこ
とができる。ある場合には、トランジスタの製造
をさらに簡単にすることができる。したがつて、
単一マスク内の同一窓を用いて、ソース領域およ
び第２領域の両方を形成することができる（たと
えば、インプランテーシヨンまたは／および拡散
によつて）。ソース領域と第３領域の第２部分と
の間の第２領域の拡がりおよびドーピング濃度プ
ロフイルを、ソース領域と第３領域の第１部分と
の間、すなわちトランジスタ・チヤンネルが形成
される領域のそれとほぼ同一にすることができ
る。この場合、第２領域のための追加の高ドープ
拡散接触領域を設ける製造工程（I.E.E.E.会報、
DE25の記事および1980年版雑誌、Electronicsの
記事に示されている既知のトランジスタにおいて
含まれる工程のような）は必要とされない。しか
し、第２領域への非常に低いオーミツク接触を必
要とするならば、追加の高ドープ接触領域を、本
発明トランジスタに設けて、第３領域の第２部分
の周りに延在する環状形状を有するようにするこ
とができる。第３領域の第２部分は、第３領域の
第２部分とのシヨツトキー接合の形成を簡単にす
るために、第２領域およびソース領域よりも低い
導電形決定ドーピング濃度を有するのが好適であ
る。

シヨツトキー接合に関係する電極層を第２領域
上に延在させて、第２領域への電気的接続を形成
することができる。その結果、シヨツトキー接合
自体を、電極層の下側に設けられた界面層による
よりも、電極層によつて形成する場合には、トラ
ンジスタ構造を簡単にすることができる。シヨツ
トキー接合およびＰ−Ｎ接合における多数キヤリ
ヤ電流と少数キヤリヤ電流との比は、第３領域の
第２部分および第２領域との電極層の界面の相対
面積によつて、および適切なシヨツトキーバリヤ
高さの選択によつて決定することができる。この
位置での第２領域の拡がりがトランジスタ・チヤ
ンネルの形成される拡がりに相当する場合、前記
比を簡単に最適化することができる。これら拡が
りは、ソース領域および第２領域を定めるのに同
一のマスク窓を用いることによつて、ソース領域
に対する自己整列で決定される。

特に簡単な形状では、ソース領域に接触するソ
ース電極を、第２領域と第３領域の第２部分の上
側に横方向に延在させて、第２領域とソース領域
との間に電気的接続を形成することができ、第３
領域の第２部分上に前記電極層（およびシヨツト
キー接合自体さえ）を形成することができる。ソ
ース電極の材料および関連領域のドーピング濃度
を適切に選ぶことによつて、このソース電極は、
ソース領域と有効なオーミツク接触を形成し、第
３領域の第２部分とシヨツトキー接合を形成する
ことができる。第３領域およびソース領域がＮ形
シリコンの場合には、ソース電極をこの目的のた
めにアルミニウムとすることができる。ソース電
極が、また、シヨツトキー接合（または少くとも
その電極層）を形成する場合には、シヨツトキー
接合を、トランジスタのソースとドレインとの間
に並列に接続する。この場合、トランジスタが高
電圧（たとえば100〜1000ボルト）で動作するな
らば、高阻止電圧能力を保つようにシヨツトキー
接合を構成することが必要である。

反対導電形の第２領域がシヨツトキー接合の周
囲に延在して、第３領域の第２部分を横方向に境
し、シヨツトキー接合のための周囲保護リングを
効果的に形成する場合には、本発明にしたがつて
シヨツトキー接合に対する高阻止電圧能力を容易
に得ることができる。環状ソース領域および環状
絶縁ゲート（これら両方は、曲折または指合また
は多角形の形状を有することができる）を有する
高電流デバイスでは、環状ソース領域によつて取
り囲まれる第２領域の中央部を経て第３領域を表
面での電極層に延在させることによつて、前記保
護リング効果を達成することができる。したがつ
て、高電流デバイスの形成においては、第２領域
内のソース領域を、第３領域の第２部分の周りに
延在させることもできる。高電圧レベルを阻止す
るときにシヨツトキー接合を流れる許容し得る低
漏れ電流を与えるために、シヨツトキー接合のバ
リヤ高さおよび界面の面積を容易に選択すること
ができる。電極層自体がこの目的のために十分高
いバリヤ高さを与えない場合には、中間または界
面層を、電極層の下側の第３領域の第２部分の表
面に設けることができる。

本明細書の詳細な説明および特許請求の範囲で
は、保護リングおよび環状領域に言及している
が、これらリングおよび環状領域は環状形状を有
する必要はなく、たとえば正方形、長方形または
不規則形状の所望の閉じた形状とすることができ
る。

本発明の特徴を、一例として、種々の実施例を
示す図面に従つて説明する。

第１図は、本発明絶縁ゲート電界効果トランジ
スタの半導体本体部分の一部切欠平面図である。

第２図は、第１図の−線断面図である。

第３図は、トランジスタの製造段階での第２図
の半導体本体部分の断面図である。

第４図は、本発明トランジスタを含む回路図で
ある。

第５図は、他の本発明絶縁ゲート電界効果トラ
ンジスタの半導体本体部分の断面図である。

第６図は、さらに他の本発明絶縁ゲート電界効
果トランジスタの半導体本体部分の断面図であ
る。

これらすべての図は略図であり寸法通りに描い
ていないことに注意すべきである。特に、第１，
２，３，５，６図のいくつかの部分の相対寸法お
よび比は、図を簡略および明瞭にするため、誇張
または縮小して示している。１つの実施例に用い
られている同じ番号を、他の実施例の同一または
類似の部分にも使用する。

第１図および第２図の絶縁ゲート電界効果トラ
ンジスタは、バーチカルＤ−MOS形であり、単
結晶シリコン半導体本体１０を具え、この半導体
本体は、Ｐ形表面隣接第２領域２によつて半導体
内で取り囲まれているＮ形表面隣接ソース領域１
を有している。Ｐ形領域２は、半導体本体１０内
で、トランジスタのドレインに関係するＮ形表面
隣接第３領域３によつて取り囲まれている。高ド
ープＮ形ドレイン領域４は、領域１，２，３とは
反対側の半導体本体１０の主表面に隣接してい
る。ドレイン領域４は、低抵抗率サブストレート
により設ける。このサブストレートの背面には、
ドレイン電極を形成する金属化部１４を有してい
る。低ドープ高抵抗率Ｎ形エピタキシヤル層をサ
ブストレート４上に設けて、ドレイン・ドリフト
区域を構成する第３領域３を与える。領域１およ
び２は、このエピタキシヤル層を部分的にオーバ
ドープ（overdoping）することによつて形成す
る。絶縁層２２をＰ形領域２の一部上に設け、導
電ゲート層１２を絶縁層２２上に設けて、トラン
ジスタの絶縁ゲートを形成する。この絶縁ゲート
は、Ｐ形領域２の前記部分において、ソース領域
１と領域３の第１部分３１との間の導電チヤンネ
ルを容量的に制御する。絶縁層２２は、二酸化シ
リコンまたは他の適切な誘電体とすることができ
る。“D^-1MOS”の名称にかかわらず、ゲート層
１２は金属である必要はなく、たとえばドープ多
結晶シリコンまたは金属珪化物とすることができ
る。

本発明によれば、領域３は第１部分３１とは離
れた表面隣接第２部分３２を有している。電極層
１１は、領域３の第２部分上に延在し、Ｐ形領域
２に接続される。電極層１１と領域３の第２部分
３２との間に、領域２と３との間のＰ−Ｎ接合３
４より低い順方向電圧降下を有するシヨツトキー
接合３３が存在する。第１図に示す特定の実施例
では、この電極１１は、ソース電極を与える金属
化部であり、領域３の部分３２は、領域１および
２よりも低い導電形決定ドーピング濃度を有して
いる。ソース電極１１は、高ドープソース領域１
と効果的なオーミツク接触を形成し、それ自身で
領域３の低ドープ第２部分とシヨツトキー接合３
３を形成することができる。したがつて、たとえ
ば領域１および２と部分３２との表面ドーピング
濃度が、それぞれ約１０²¹cm^-3、10¹⁷cm^-3、10¹⁴
cm^-3であれば、ソース電極１１をアルミニウムと
して、領域３の部分３２に対して約0.7eVのシヨ
ツトキーバリヤ高さを形成することができる。電
極層１１に用いることのできる他の金属は、たと
えば、金被覆または銀被覆されたモリブデンまた
はクロムである。

領域２の正確な表面ドーピング濃度と電極層１
１の材料（少なくとも領域２との界面で）とによ
つて、電極層１１はＰ形領域２とオーミツク接触
（たとえば約２×10¹⁷よりも大きい表面ドーピン
グ濃度を有する）または領域２の低表面ドーピン
グ濃度を有する低バリヤ高さのシヨツトキー接合
を形成することができる。後者の場合は、以下に
詳述するように、少数キヤリヤ注入をさらに制限
するのに特に有益である。

第１図および第２図に示す特定のトランジスタ
構造は、高電力応用に対するものである。大電流
を切換えるためには、半導体本体内に非常に多数
のトランジスタ・セルを設ける。各トランジス
タ・セルは、環状Ｐ形領域２内にそれぞれの環状
ソース領域１を具えている。第１図および第２図
は、２個のセルのみを示している。トランジス
タ・チヤンネルが導かれる領域２の部分上にある
ように、それぞれのソース領域１の外側の周辺に
延在するグリツド構造の単一ゲート層１２が存在
する。第１図の平面図では、ゲート層１２の部分
を切欠している。第１図では、領域１および２の
輪郭を、ゲート層１２の下側に破線で示す。第１
図および第２図に示すように、この特定の実施例
では、ゲート層１２は領域３の部分上にも位置す
る。第１図および第２図の特定の実施例では、ソ
ース電極１１は、また、ゲート電極１２上に延在
している。ソース電極１１は、他の絶縁層によつ
てゲート電極１２から分離されている。したがつ
て、第１図および第２図のトランジスタは、以下
の点を除いて1980年８月28日版の雑誌
Electronicsの145〜147ページの記事に記載され
ているトランジスタに類似している。相違点は、
領域１および２が環状であるので、領域３の第２
部分３２はＰ形領域２を経て延在して、半導体本
体１０の上側主表面で電極層１１とシヨツトキー
接合３３を形成する。

ソースとドレインとの間でのシヨツトキー接合
３３の形成にかかわらず、トランジスタは高阻止
電圧能力を保持する。その理由は、環状Ｐ形領域
２が領域３の部分３２を横方向に境し、シヨツト
キー接合３３の全周の周りに保護リングを形成し
て、接合３３のその周囲での早期ブレークダウン
を防止する。領域３の部分３２の周囲の領域２内
に延在する環状ソース領域１を形成することは、
高電流容量を得るためだけでなく、領域２と電極
層１１との間の接触面積を減少させることによつ
て、電極層１１からＰ形領域２に流れる電流を減
少させるためにも重要である。電極層１１がＰ形
領域２とシヨツトキー接合を形成する場合、Ｎ形
ソース領域は、また、このシヨツトキー接合の周
囲の保護リングとして機能する。その結果、環状
Ｐ形領域２内の環状ソース領域１は、高電流レベ
ルでも、シヨツトキー接合３３により形成される
ダイオードの早い回復時間を保つ。ソース領域１
およびＰ形領域２の両方に環状構造を採用するこ
とは、また、トランジスタの製造を簡単にするこ
とができる。

第１図および第２図のトランジスタを、既知の
技術、たとえば1980年８月28日版の雑誌
Electronicsの145〜147ページに記載されている
電界効果トランジスタの製造に用いられるような
技術を用いて製造することができる。したがつ
て、ゲート層１２を前記雑誌Electronicsの記事
に示されているようにテーパ縁を有して形成する
ことができ、二重インプランテーシヨンによりソ
ース領域１およびＰ形領域２を形成するためのイ
ンプランテーシヨンマスクとして用いることもで
きる。この製造段階を、第３図において示す。こ
の図では、層２２′は全体の絶縁層を示す。この
層の一部は、最終ゲート誘電体２２を与える。矢
印２０は、Ｐ形領域２またはソース領域１をそれ
ぞれ形成するために注入されるアクセブタ・ドー
パントイオンまたはドナー・ドーパントイオンを
示す。

前記雑誌Electronicsの記事に述べられている
既知の電界効果トランジスタの場合、多結晶シリ
コン層パターンとして形成されるインプランテー
シヨン・マスクは、単にゲートグリツド１２より
成る。しかし、第１図および第２図のトランジス
タの製造では、ゲートグリツド１２の各開口内の
領域３の中央部３２を、また、インプランテーシ
ヨンに対してマスクして、領域１および２に対
し、環状構造を形成する。中央部３２は、ホトレ
ジストまたは多結晶シリコンの島１２′によつて
マスクすることができる。後者の場合、島１２′
を、島１２′が同様にテーパ縁を有することがで
きるようにゲートグリツド１２を含む多結晶シリ
コン層パターンの部分とすることができる。その
結果、ソース領域１と領域３のマスク部分との間
のＰ形領域２の広がりおよびドーピング濃度プロ
フイルが、信頼性良く且つ再現可能であり、ソー
ス領域１と領域３の部分３１との間のトランジス
タ・チヤンネル領域におけるとほぼ同様となる。
Ｐ形領域２の表面ドーピング濃度および広がりの
このような注意深い制御は、層１１と領域２との
間にシヨツトキー接合を形成する場合に特に重要
である。次に、多結晶シリコンマスク島１２′を、
ゲートグリツド１２をマスクする間にエツチング
によつて除去する。部分１２′と１２との間の大
きな間隔のために、幅広い重なりホトレジストパ
ターンを用いて、このエツチング工程の間にグリ
ツド１２をマスクすることができる。その結果、
この幅広のホトレジストパターンを設けること
は、厳密な小公差位置決め工程を必要としない。
したがつて、シヨツトキー接合３３を有する第１
図および第２図のトランジスタの製造に、既知の
バーチカルＤ−MOS製造工程を驚くほど簡単に
適用することができる。

第４図は、誘導性負荷Ｌを駆動する本発明電力
スイツチングトランジスタＴ（第１図および第２
図のトランジスタのような）の使用を示す。トラ
ンジスタのしきい値電圧よりも大きい正のゲート
電圧V_Gで、トランジスタＴはオンしており、電
源Ｖから誘導性負荷Ｌを経て電流が流れる。この
誘導性負荷Ｌを、たとえば、変圧器または電動機
のコイルとすることができる。零または負のゲー
ト電圧の供給によつてトランジスタＴがスイツチ
オフされると、誘導性負荷は電圧オーバスイング
を発生する。このスイングは、領域２と３との間
のＰ−Ｎ接合３４およびソース電極層１１と領域
３との間のシヨツトキー接合３３の両方を一時的
に順方向にバイアスする。第４図では、接合３４
をトランジスタ記号と一体となつたＰ−Ｎダイオ
ード記号で示し、接合３３を同様にトランジスタ
記号と一体となつたシヨツトキーダイオード記号
によつて示す。

シヨツトキー接合３３がない場合には、順方向
バイアスＰ−Ｎ接合３４においてかなりの少数キ
ヤリヤ注入が発生する。その結果、トランジスタ
のターンオフ速度を遅くする少数キヤリヤ蓄積効
果を生じる。しかし本発明によれば、Ｐ−Ｎ接合
３４よりも小さい順方向電圧降下を有するシヨツ
トキー接合３３を、電極層１１によつてＰ−Ｎ接
合３４に並列に接続している。接合の順方向電圧
降下は、充分な導通が開始し始める接合での順方
向バイアス電圧に相当している。シヨツトキー接
合３３が無い場合には、シリコン内でのＰ−Ｎ接
合３４の順方向電圧降下は約0.7ボルトである。
アルミニウム層１１の場合に、前述のドーピング
濃度では、一例として、電極層１１と領域３の部
分３２との間に形成されたシヨツトキー接合の順
方向電圧降下は、約0.3ボルトである。誘導性負
荷Ｌからの電圧オーバスイングがこの低い電圧レ
ベルに達すると、シヨツトキー接合３３は、Ｎ形
領域３に電子（すなわち多数電荷キヤリヤ）を注
入することによつて導通し始める。したがつて、
シヨツトキー接合３３は、順方向高電圧降下を有
する接合３４から電流を転流する（divert）こと
によつて、Ｐ−Ｎ接合３４での多数電荷キヤリヤ
の注入を抑制する。

一定のシヨツトキーバリヤ高さに対し、シヨツ
トキー接合３３を流れる多数電流とＰ−Ｎ接合３
４を流れる少数電流との間の正確な比を、電極層
１１と接触する相対面積を調整することによつて
制御することができる。この位置での領域２の横
方向拡がりおよびドーピングプロフイルを、ソー
ス領域に対して自己整列で（たとえば前述したマ
スク１２，１２′を通しての二重インプランテー
シヨンによつて）定めた場合には、簡単かつ信頼
性良く再現できる製造プロセスを保持しながら、
前記電流比を最大にすることができる。二重イン
プランテーシヨン・プロセスの代りに、二重拡散
プロセスを用いて、自己整列を行うことができ
る。この場合、マスクパターン１２，１２′内の
環状開口で露出された絶縁層２２′を除去して、
拡散窓を形成することができる。

領域２への少数キヤリヤの注入をさらに抑制す
るためには、電極層１１とＰ形領域２との間に整
流シヨツトキーバリヤを有するのが好適である。
この場合、順方向バイアスＰ−Ｎ接合３４による
少数キヤリヤの注入は、この逆バイアスＰ形シヨ
ツトキー接合での電流飽和によつてさらに制限さ
れる。他方、Ｐ−Ｎ接合３４の逆バイアスの間に
流れる容量性充電電流は、順方向バイアスされて
いるこのＰ形シヨツトキー接合を経て依然として
取り出される。この充電電流の取り出しは、寄生
NPNトランジスタ構造１、２、３のdV／dtブレ
ークダウンを防止する。

さらに、誘導性オーバスイングの間のＮ形シヨ
ツトキー接合３３の順方向導通は、電圧オーバス
イングをクランプして、トランジスタＴのブレー
クダウン電圧を越えるのを防止し、誘導性エネル
ギーを回復させてこのエネルギーを電源Ｖに復帰
させるのが有益である。

本発明の範囲内で多くの変形が可能である。た
とえば、電極層１１が領域３の部分３２と当然に
形成するシヨツトキー接合が最適なバリヤ高さを
有するならば、完全に空乏化された浅いドープ層
を、部分３２の表面に且つシヨツトキー接合の空
乏層の零バイアス厚さ内に設けることによつて、
有効バリヤ高さをより好適な値に増大または減少
することができる。このようなシヨツトキーバリ
ヤ高さの調整は、英国特許GB−1459231号明細
書に述べられている。さらに、電極層１１自体
が、部分３２と適切なシヨツトキーバリヤを形成
しないならば、界面層（たとえば、珪化白金のよ
うな完全に異なる珪化金属の）を、層１１と部分
３２との間に設けることができる。このような界
面層を層１１の下側に局部的にのみ設けることに
よつて、層１１と領域３および２との間のシヨツ
トキー接合の相対バリヤ高さを、柔軟に決定する
ことができる。

第１図および第２図のトランジスタでは、絶縁
ゲート１２は、領域２のチヤンネル部の上側、お
よび領域３の表面隣接部３１の上側の本体１０の
上側主表面上にある。しかし、トランジスタは、
特願昭57−10236号明細書「絶縁ゲート電界効果
トランジスタの製造方法」に開示されている構造
を有することができる。これによれば、ゲート１
２は各領域２のチヤンネル部の上側にのみ設けら
れているストリツプの形態であり、領域３の部分
３１の表面ドーピング濃度を、たとえば、表面領
域１を形成するドーピング工程においてかなり増
大させることができる。しかしこの場合、領域３
の部分３２は、表面ドーピング濃度のこの増加に
対してマスクされ、良好な品質のシヨツトキー接
合３３を形成する。

第５図は、半導体本体１０の上側主表面の溝４
０でのＰ形領域２の一部上に絶縁ゲート１２が存
在する他の変形例を示す。本発明に基づくシヨツ
トキー接合３３の形成は別として、このようなト
ランジスタの構造は、1979年11月22日版の雑誌
Electronicsの85〜86ページに開示されているＶ
−MOSトランジスタに類似している。溝４０は、
必要ならば、平坦底とすることができる。さらに
必要ならば、シヨツトキー接合３３を、半導体本
体１０の上側主表面の溝に形成することもでき
る。

第６図は、いわゆるラテラルＤ−MOS構造を
有する他の変形例を示す。この変形例によれば、
ドレイン領域４は、ソース領域１と同じ半導体本
体１０の上側主表面に設けられている。第６図の
トランジスタは、シヨツトキー接合の周囲に領域
１および２を保持しているので、高いブレークダ
ウン電圧を有することができ、Ｎ形本体１０に形
成された個別トランジスタまたは集積回路のトラ
ンジスタ素子とすることができる。集積回路の場
合には、第６図のトランジスタ素子を、たとえば
エレクトロン・デバイスのI.E.E.E.会報、ED−
25、No.11の1325〜1327ページに記載されているよ
うにＰ形サブストレート上のＮ形エピタキシヤル
層内に形成することができ（しかし、P⁺接点拡
散はない）、あるいはＮ形半導体本体内のこのよ
うな多数のトランジスタ素子の１つとして形成す
ることができる。低信号トランジスタ素子の場合
には、ソース領域１とＰ形領域２とを、電極層１
１とゲート層１２との間の簡単な（環状でない）
領域として設けることのみが必要である。したが
つて、第６図の断面図において、領域１および２
の右側部分のみ設け、他方、接点窓３５の左側に
は、領域１および２はなく、シヨツトキー接合３
３は窓３５の縁まで延在する。それぞれがシヨツ
トキー接合３３を有する複数のこのような低信号
トランジスタ素子を、集積回路内に設けることが
できる。

【図面の簡単な説明】

第１図は、本発明絶縁ゲート電界効果トランジ
スタの半導体本体部分の一部切欠平面図、第２図
は、第１図の−線断面図、第３図は、トラン
ジスタの製造段階での第２図の半導体本体部分の
断面図、第４図は、本発明トランジスタを含む回
路図、第５図は、他の本発明絶縁ゲート電界効果
トランジスタの半導体本体部分の断面図、第６図
は、さらに他の本発明絶縁ゲート電界効果トラン
ジスタの半導体本体部分の断面図である。 １……表面隣接ソース領域、２……Ｐ形表面隣
接第２領域、３……Ｎ形表面隣接第３領域、４…
…高ドープＮ形ドレイン領域、１０……半導体本
体、１１……電極層、１２……導電ゲート層、１
２′……島、１４……金属化部、２２，２２′……
絶縁層、３１……第１部分、３２……表面隣接第
２部分、３３……シヨツトキー接合、３４……Ｐ
−Ｎ接合、３５……接点窓、４０……溝。

Claims (1)

1. 【特許請求の範囲】 １ １導電形の表面隣接ソース領域を有する半導
   体本体を具え、このソース領域は、反対導電形の
   表面隣接第２領域により前記半導体本体内で取り
   囲まれており、前記第２領域は、前記１導電形で
   あり且つトランジスタのドレインに関連する表面
   隣接第３領域により前記半導体本体内で取り囲ま
   れており、前記第２領域の一部上に絶縁層を設
   け、この絶縁層上に導電層を設けて前記ソース領
   域と前記第３領域の第１部分との間の導電チヤン
   ネルを前記第２領域の前記部分内で容量的に制御
   するトランジスタの絶縁ゲートを形成した絶縁ゲ
   ート電界効果トランジスタにおいて、前記第３領
   域が、前記第１部分から離れた表面隣接第２部分
   を有し、電極層を、前記第３領域の前記第２部分
   上に延在し、かつ、前記第２領域に接続し、前記
   電極層と前記第３領域の第２部分との間に、前記
   第２領域と前記第３領域との間のＰ−Ｎ接合より
   も小さい順方向電圧降下を有するシヨツトキー接
   合を設けたことを特徴とする絶縁ゲート電界効果
   トランジスタ。 ２ 特許請求の範囲第１項に記載のトランジスタ
   において、前記第３領域の第２部分が、前記第２
   領域および前記ソース領域より低い導電形決定ド
   ーピング濃度を有することを特徴とするトランジ
   スタ。 ３ 特許請求の範囲第１項または第２項に記載の
   トランジスタにおいて、前記第３領域の第２部分
   を、シヨツトキー接合の周囲に延在する反対導電
   形の前記第２領域によつて取り囲み、シヨツトキ
   ー接合のための保護リングを形成したことを特徴
   とするトランジスタ。 ４ 特許請求の範囲第３項に記載のトランジスタ
   において、前記第２領域内の前記ソース領域を、
   前記第３領域の第２部分の周りに延在させたこと
   を特徴とするトランジスタ。 ５ 特許請求の範囲第１項から第４項のいずれか
   に記載のトランジスタにおいて、前記ソース領域
   と前記第３領域の第２部分との間の前記第２領域
   の拡がりおよびドーピング濃度プロフイルを、前
   記ソース領域と前記第３領域の第１部分との間の
   それとほぼ同一にしたことを特徴とするトランジ
   スタ。 ６ 特許請求の範囲第１項から第５項のいずれか
   に記載のトランジスタにおいて、前記ソース領域
   と接触するソース電極を、前記第２領域と前記第
   ３領域の第２部分との上側に延在させて、前記第
   ２領域と前記ソース領域との間に電気的接続を形
   成し、前記第３領域の第２部分上に前記電極層を
   形成したことを特徴とするトランジスタ。 ７ 特許請求の範囲第１項から第６項のいずれか
   に記載のトランジスタにおいて、前記電極層が前
   記第２領域と、シヨツトキー接合を形成すること
   を特徴とするトランジスタ。 ８ 特許請求の範囲第１項から第７項のいずれか
   に記載のトランジスタにおいて、前記第３領域の
   第２部分とのシヨツトキー接合を、前記電極層に
   よつて形成することを特徴とするトランジスタ。 ９ 特許請求の範囲第６項に従属する特許請求の
   範囲第８項に記載のトランジスタにおいて、前記
   第３領域および前記ソース領域を、Ｎ形シリコン
   とし、前記ソース電極をアルミニウムとしたこと
   を特徴とするトランジスタ。 １０ 特許請求の範囲第１項から第９項のいずれ
   かに記載のトランジスタにおいて、前記絶縁ゲー
   トを、半導体本体の主表面で前記第２領域の一部
   上に設け、前記ソース領域と前記第３領域の第１
   および第２部分とを、前記主表面に隣接させたこ
   とを特徴とするトランジスタ。 １１ 特許請求の範囲第１項から第９項のいずれ
   かに記載のトランジスタにおいて、前記絶縁ゲー
   トを、半導体本体の主表面の溝において前記第２
   領域の一部上に設け、少くとも前記ソース領域を
   前記主表面に隣接させたことを特徴とするトラン
   ジスタ。