JPH035988A - ダイナミックメモリ - Google Patents
ダイナミックメモリInfo
- Publication number
- JPH035988A JPH035988A JP1140446A JP14044689A JPH035988A JP H035988 A JPH035988 A JP H035988A JP 1140446 A JP1140446 A JP 1140446A JP 14044689 A JP14044689 A JP 14044689A JP H035988 A JPH035988 A JP H035988A
- Authority
- JP
- Japan
- Prior art keywords
- data
- potential
- memory cell
- transistor
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明ζ戴 ダイナミックメモリに関するものであム
従来の技術
従来のダイナミックメモリのセル周辺の回路を第２図に
示す。同図において、 １はビット１ｌＬ２はトランジ
スタ６を駆動するワード亀 ３はメモリセ）５ ４はメ
モリセル３のデータ参照供電 ５はメモリセル３のデー
タ非参照供電 ６はメモリセル３のデータをビット線ｌ
に読み出すためのトランジス久 １２はメモリセル３に
対応するダミーセルであも また ２つのビット線を一
定電位にプリチャージするビット線イコライザ、 トラ
ンジスタ６により現われるビット線間の微少な電位差を
増幅するためのセンスアンプ回路を有していも第３図を
用いてセンスアンプによるメモリセルデータ論理値１の
読み出し動作を説明すも ま哄ビット線イコライザによ
り２つのビット線は電源電位とグランド電位の中間の電
位にプリチャージされも そして、ワード線２によりト
ランジスタ６が駆動されると、ビット線１上に蓄積デー
タに基づく電位の変化が現われも この電位の変化（よ
読み出し時のメモリセル３のデータ参照側４の電像 プ
リチャージ電像 メモリセル３の容量 ビット線１の容
量で決まり、メモリセル３の蓄積データの電圧振幅が大
きいほど犬きくなムー人センスアンプＣヨ ビット線
間に現われたこの微小な電位の変化を検出して第３図の
ようにビット線１を増幅すム この電位の変化が大きい
ほど、増幅動作はその分だけ速くなり、またデータの読
み出しエラーも少なくなも 従来の回路で（上 第２図のように メモリセル３のデ
ータ参照側４の反対側５における電位は電位発生回路に
よりメモリセル３のデータアクセスを通じて電源電位と
グランド電位の中間の電位に保たれていた そのた八
メモリセル３の電圧振幅（友 電源電圧の半分の値にな
ってい九発明が解決しようとする課題 上記のような構成で（上 データ蓄積時のメモリセルの
電圧振幅は小さく、データの読み出し時のアクセスを速
くできないという問題があり九本発明は より確実かつ
高速なデータアクセスの可能なダイナミックメモリを提
供することを目的とする。
示す。同図において、 １はビット１ｌＬ２はトランジ
スタ６を駆動するワード亀 ３はメモリセ）５ ４はメ
モリセル３のデータ参照供電 ５はメモリセル３のデー
タ非参照供電 ６はメモリセル３のデータをビット線ｌ
に読み出すためのトランジス久 １２はメモリセル３に
対応するダミーセルであも また ２つのビット線を一
定電位にプリチャージするビット線イコライザ、 トラ
ンジスタ６により現われるビット線間の微少な電位差を
増幅するためのセンスアンプ回路を有していも第３図を
用いてセンスアンプによるメモリセルデータ論理値１の
読み出し動作を説明すも ま哄ビット線イコライザによ
り２つのビット線は電源電位とグランド電位の中間の電
位にプリチャージされも そして、ワード線２によりト
ランジスタ６が駆動されると、ビット線１上に蓄積デー
タに基づく電位の変化が現われも この電位の変化（よ
読み出し時のメモリセル３のデータ参照側４の電像 プ
リチャージ電像 メモリセル３の容量 ビット線１の容
量で決まり、メモリセル３の蓄積データの電圧振幅が大
きいほど犬きくなムー人センスアンプＣヨ ビット線
間に現われたこの微小な電位の変化を検出して第３図の
ようにビット線１を増幅すム この電位の変化が大きい
ほど、増幅動作はその分だけ速くなり、またデータの読
み出しエラーも少なくなも 従来の回路で（上 第２図のように メモリセル３のデ
ータ参照側４の反対側５における電位は電位発生回路に
よりメモリセル３のデータアクセスを通じて電源電位と
グランド電位の中間の電位に保たれていた そのた八
メモリセル３の電圧振幅（友 電源電圧の半分の値にな
ってい九発明が解決しようとする課題 上記のような構成で（上 データ蓄積時のメモリセルの
電圧振幅は小さく、データの読み出し時のアクセスを速
くできないという問題があり九本発明は より確実かつ
高速なデータアクセスの可能なダイナミックメモリを提
供することを目的とする。
課題を解決するための手段
本発明は上述の課題を解決するた八 ビット線に現れる
データの値とデータの読み書きにより、３つの電位発生
回路のうちの一つをメモリセルのデータ非参照側に選択
接続させる回路を有するものであａ 作用 本発明は上述の構成により、データ書き込み時において
、ビット線に現れるデータが論理値１であるならぼ そ
のビット線につながれているメモリセルのデータ非参照
側には 電位発生回路のうち低い電位を発生する方の回
路が接続される。ビット線に現れるデータが論理値０で
あるなら（′Ｌそのビット線につながれているメモリセ
ルのデータ非参照側に（上 電位発生回路のうち高い電
位を発生する方の回路が接続される。従って、蓄積され
るデータの電圧振幅（よ 電位発生回路で発生する二つ
の電位の差だけ大きくなる。そのたべ メモリセルの電
圧振幅を大きくし データ読み出し時のセンスアンプの
負担を軽減でき、より確実かつ高速なデータアクセスが
可能とな本 実施例 以下、第１図を参照しながら本発明の実施例におけるダ
イナミックメモリを説明すも 同図において、 １はビ
ット亀 ２はワード颯 ３はメモリセＡ−，４はメモリ
セル３のデータ参照側Ｌ ５はメモリセル３のデータ非
参照＠ ６はワード線２により駆動されるトランジス久
８は電圧を分割するための負荷トランジス久 ７は負
荷トランジスタ８より幅の十分大きなトランジス久 ９
はＡ点に発生した電位をメモリセル３のデータ非参照側
５に接続するためのトランジス久 ｌＯはＢ点に発生し
た電位をメモリセル３のデータ非参照側５に接続するた
めのトランジス久 １１はＣ点に発生した電位をメモリ
セル３のデータ非参照側５に接続するためのトランジス
タであも 本発明においてポイントとなる部分１瓜トランジスタ７
、８で構成される電位発生回路 及びトランジスタ９、
ＩＱ、 １１の接続回路であム以下、本実施例のダイ
ナミックメモリの動作について説明すも ま式 書き込み時においてはＲ／Ｗが論理値Ｏとなり、
読み出し電位選択トランジスタ１１がオフになる。そし
て、サイズの等しい負荷トランジスタ８のベアと、負荷
トランジスタ８より幅の十分大きなトランジスタ７によ
り、Ａ点で（よ グランド電位から （Ｖｃｃ −ＶＴｌｌ） ／ ２
（１）の電位に確定す’６− ｆｆ１ＬＶｃｃ：電源
電圧 ＶＴＩＩ：トランジスタ７の閾値電圧であ、ＬＢ
点で（よグランド電位から （Ｖｃｃ＋ Ｖ ＴＯ） ／ ２ （２）
の電位に確定すａ ここで、ビット線１に論理値１のデ
ータが現れると、低電位選択トランジスタ９が駆動され
て、メモリセル３のデータ非参照側５の電位は（１）で
示される電位になム またビット線１に論理値０のデー
タが現れると高電位選択トランジスタ１０が駆動されて
メモリセル３のデータ非参照側５の電位は（２）で示さ
れる電位になム 論理値１の場合のビット線の電位はグ
ランド電位を基準にしてＶＣＣであり、論理値０の場合
のビット線の電位はグランド電位に等しいので、どちら
の場合もメモリセル３の両端にかかる電圧振幅（上 （
２）の値となも これ（上 従来例の電源電圧の半分の
値より大きな値となっていも次艮 読み出し時において
はＲ／Ｗが論理値１となり、Ｃ点の電位ζよ Ｖｃｃ／ ２ （３）
の値に固定されも そして、このＣ点での電位は読み出
し電位選択トランジスタ１１によってメモリセル３のデ
ータ非参照側５に接続される。ここで、メモリセル３に
論理値ｌのデータが蓄えられていると、メモリセル３の
データ参照側４の電位ζよグランド電位から Ｖｃｃ＋ ＶＴＩＩ／ ２ （４）の
値になる。また メモリセル３に論理値０のデータが蓄
えられていると、メモリセル３のデータ参照側４の電位
（よ グランド電位からＶＴＮ／２
（５）の値になも 従って、従来の技術に比し読み
出し時のビット線の開きを大きくとれるのて データ読
み出しの確実化 高速性を達成できも発明の詳細 な説明したよう鳳 本発明（戴 ダイナミックメモリの
メモリセルの非参照側の電位を変化させることにより、
データ蓄積時のメモリセルの論理振幅を大きくし デー
タ読み出し時のセンスアンプの負担を軽減することによ
り、より確実かつ高速なデータアクセスを実現している
。
データの値とデータの読み書きにより、３つの電位発生
回路のうちの一つをメモリセルのデータ非参照側に選択
接続させる回路を有するものであａ 作用 本発明は上述の構成により、データ書き込み時において
、ビット線に現れるデータが論理値１であるならぼ そ
のビット線につながれているメモリセルのデータ非参照
側には 電位発生回路のうち低い電位を発生する方の回
路が接続される。ビット線に現れるデータが論理値０で
あるなら（′Ｌそのビット線につながれているメモリセ
ルのデータ非参照側に（上 電位発生回路のうち高い電
位を発生する方の回路が接続される。従って、蓄積され
るデータの電圧振幅（よ 電位発生回路で発生する二つ
の電位の差だけ大きくなる。そのたべ メモリセルの電
圧振幅を大きくし データ読み出し時のセンスアンプの
負担を軽減でき、より確実かつ高速なデータアクセスが
可能とな本 実施例 以下、第１図を参照しながら本発明の実施例におけるダ
イナミックメモリを説明すも 同図において、 １はビ
ット亀 ２はワード颯 ３はメモリセＡ−，４はメモリ
セル３のデータ参照側Ｌ ５はメモリセル３のデータ非
参照＠ ６はワード線２により駆動されるトランジス久
８は電圧を分割するための負荷トランジス久 ７は負
荷トランジスタ８より幅の十分大きなトランジス久 ９
はＡ点に発生した電位をメモリセル３のデータ非参照側
５に接続するためのトランジス久 ｌＯはＢ点に発生し
た電位をメモリセル３のデータ非参照側５に接続するた
めのトランジス久 １１はＣ点に発生した電位をメモリ
セル３のデータ非参照側５に接続するためのトランジス
タであも 本発明においてポイントとなる部分１瓜トランジスタ７
、８で構成される電位発生回路 及びトランジスタ９、
ＩＱ、 １１の接続回路であム以下、本実施例のダイ
ナミックメモリの動作について説明すも ま式 書き込み時においてはＲ／Ｗが論理値Ｏとなり、
読み出し電位選択トランジスタ１１がオフになる。そし
て、サイズの等しい負荷トランジスタ８のベアと、負荷
トランジスタ８より幅の十分大きなトランジスタ７によ
り、Ａ点で（よ グランド電位から （Ｖｃｃ −ＶＴｌｌ） ／ ２
（１）の電位に確定す’６− ｆｆ１ＬＶｃｃ：電源
電圧 ＶＴＩＩ：トランジスタ７の閾値電圧であ、ＬＢ
点で（よグランド電位から （Ｖｃｃ＋ Ｖ ＴＯ） ／ ２ （２）
の電位に確定すａ ここで、ビット線１に論理値１のデ
ータが現れると、低電位選択トランジスタ９が駆動され
て、メモリセル３のデータ非参照側５の電位は（１）で
示される電位になム またビット線１に論理値０のデー
タが現れると高電位選択トランジスタ１０が駆動されて
メモリセル３のデータ非参照側５の電位は（２）で示さ
れる電位になム 論理値１の場合のビット線の電位はグ
ランド電位を基準にしてＶＣＣであり、論理値０の場合
のビット線の電位はグランド電位に等しいので、どちら
の場合もメモリセル３の両端にかかる電圧振幅（上 （
２）の値となも これ（上 従来例の電源電圧の半分の
値より大きな値となっていも次艮 読み出し時において
はＲ／Ｗが論理値１となり、Ｃ点の電位ζよ Ｖｃｃ／ ２ （３）
の値に固定されも そして、このＣ点での電位は読み出
し電位選択トランジスタ１１によってメモリセル３のデ
ータ非参照側５に接続される。ここで、メモリセル３に
論理値ｌのデータが蓄えられていると、メモリセル３の
データ参照側４の電位ζよグランド電位から Ｖｃｃ＋ ＶＴＩＩ／ ２ （４）の
値になる。また メモリセル３に論理値０のデータが蓄
えられていると、メモリセル３のデータ参照側４の電位
（よ グランド電位からＶＴＮ／２
（５）の値になも 従って、従来の技術に比し読み
出し時のビット線の開きを大きくとれるのて データ読
み出しの確実化 高速性を達成できも発明の詳細 な説明したよう鳳 本発明（戴 ダイナミックメモリの
メモリセルの非参照側の電位を変化させることにより、
データ蓄積時のメモリセルの論理振幅を大きくし デー
タ読み出し時のセンスアンプの負担を軽減することによ
り、より確実かつ高速なデータアクセスを実現している
。
第１図は本発明における一実施例のメモリセル周辺回路
医 第２図は従来のメモリセル周辺回路医 第３図はセ
ンスアンプによるセルデータ読み出し動作図であも
医 第２図は従来のメモリセル周辺回路医 第３図はセ
ンスアンプによるセルデータ読み出し動作図であも
Claims (1)
- ビット線に現れるデータの値とデータの読み書きにより
、メモリセルのデータ非参照側における電位を３レベル
に変化させる回路を備えたダイナミックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140446A JPH035988A (ja) | 1989-06-01 | 1989-06-01 | ダイナミックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140446A JPH035988A (ja) | 1989-06-01 | 1989-06-01 | ダイナミックメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH035988A true JPH035988A (ja) | 1991-01-11 |
Family
ID=15268818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1140446A Pending JPH035988A (ja) | 1989-06-01 | 1989-06-01 | ダイナミックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH035988A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020016335A1 (en) | 2018-07-19 | 2020-01-23 | Astrazeneca Ab | Methods of treating hfpef employing dapagliflozin and compositions comprising the same |
| WO2022022865A1 (en) | 2020-07-27 | 2022-02-03 | Astrazeneca Ab | Methods of treating chronic kidney disease with dapagliflozin |
| WO2025125513A1 (en) | 2023-12-15 | 2025-06-19 | AstraZeneca Ireland Limited | Sglt2 inhibitors and baxdrostat for treating chronic kidney disease and hypertension |
| EP4674485A2 (en) | 2020-07-27 | 2026-01-07 | Astrazeneca AB | Dapagliflozin for use in methods of treating chronic kidney disease |
-
1989
- 1989-06-01 JP JP1140446A patent/JPH035988A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020016335A1 (en) | 2018-07-19 | 2020-01-23 | Astrazeneca Ab | Methods of treating hfpef employing dapagliflozin and compositions comprising the same |
| WO2022022865A1 (en) | 2020-07-27 | 2022-02-03 | Astrazeneca Ab | Methods of treating chronic kidney disease with dapagliflozin |
| EP4674485A2 (en) | 2020-07-27 | 2026-01-07 | Astrazeneca AB | Dapagliflozin for use in methods of treating chronic kidney disease |
| WO2025125513A1 (en) | 2023-12-15 | 2025-06-19 | AstraZeneca Ireland Limited | Sglt2 inhibitors and baxdrostat for treating chronic kidney disease and hypertension |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0630024B1 (en) | Semiconductor memory device | |
| KR920010657A (ko) | 반전 기록 용량을 갖는 반도체 메모리 및 반전 기록을 사용하는 메모리 테스팅 방법 | |
| US5883837A (en) | Reading circuit for semiconductor memory cells | |
| JPH04219698A (ja) | ダイナミック型半導体記憶装置 | |
| US6683475B2 (en) | High speed digital signal buffer and method | |
| US20110205787A1 (en) | Dual-rail sram with independent read and write ports | |
| KR970017613A (ko) | 강유전성 반도체 메모리 및 그 억세스 방법 | |
| JPS62293596A (ja) | 連想記憶装置 | |
| JPH08321176A (ja) | 半導体メモリセル | |
| JPH035988A (ja) | ダイナミックメモリ | |
| KR19990053722A (ko) | 강유전체 메모리 장치의 기준전압발생기 | |
| KR100569564B1 (ko) | 비트라인 프리차지전압 제어회로 | |
| JPS58146088A (ja) | メモリ回路 | |
| KR100374367B1 (ko) | 반도체 메모리 | |
| JPH0541502A (ja) | 半導体記憶装置 | |
| JPS62264495A (ja) | １サイクルで論理値を書込むことのできるダイナミツクメモリ | |
| JPS61233495A (ja) | 半導体記憶装置 | |
| KR0182259B1 (ko) | 정적 메모리 장치의 메모리 셀 | |
| TW474005B (en) | Random access memory cell | |
| KR100253284B1 (ko) | 반도체 메모리의 셀 구조 | |
| JPS61248297A (ja) | 半導体メモリ装置 | |
| JPS6130348B2 (ja) | ||
| JPH01179293A (ja) | ダイナミック型半導体記憶装置 | |
| JP2786353B2 (ja) | 半導体記憶装置 | |
| JPH01173396A (ja) | スタティックｒａｍ |