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JPH033948B2 - - Google Patents

Info

Publication number
JPH033948B2
JPH033948B2 JP58151322A JP15132283A JPH033948B2 JP H033948 B2 JPH033948 B2 JP H033948B2 JP 58151322 A JP58151322 A JP 58151322A JP 15132283 A JP15132283 A JP 15132283A JP H033948 B2 JPH033948 B2 JP H033948B2
Authority
JP
Japan
Prior art keywords
silicon oxide
groove
film
glass layer
oxide glass
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP58151322A
Other languages
Japanese (ja)
Other versions
JPS6043843A (en
Inventor
Keimei Mikoshiba
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP58151322A priority Critical patent/JPS6043843A/en
Publication of JPS6043843A publication Critical patent/JPS6043843A/en
Publication of JPH033948B2 publication Critical patent/JPH033948B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H10W10/0145
    • H10W10/17

Landscapes

  • Local Oxidation Of Silicon (AREA)
  • Element Separation (AREA)

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し特にその
絶縁分離構造の製造方法に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method of manufacturing an insulation isolation structure thereof.

半導体基板に多数個の素子を集積し、電子回路
を構成するためには、互いの素子間を電気的に絶
縁分離する必要がある。絶縁分離法としては、
Pn分離およびSの選択酸化による分離法が広く
用いられている。特に、高集積化されたシリコン
LSIでは、窒化層をマスクにした選択酸化法が用
いられる。しかし、この選択酸化法では、横方向
に酸化膜が成長するため、絶縁分離領域がマスク
寸法に対し広くなり、素子領域が減少してしまう
という問題がある。また、選択酸化法では、深い
絶縁分離が困難であるという問題がある。
In order to integrate a large number of elements on a semiconductor substrate to form an electronic circuit, it is necessary to electrically insulate and separate the elements from each other. As an insulation separation method,
Separation methods using Pn separation and selective oxidation of S are widely used. In particular, highly integrated silicon
In LSI, a selective oxidation method using a nitride layer as a mask is used. However, in this selective oxidation method, since the oxide film grows in the lateral direction, the insulation isolation region becomes wider than the mask dimension, resulting in a reduction in the element area. Furthermore, the selective oxidation method has a problem in that deep insulation isolation is difficult.

最近、選択酸化法のこれらの欠点を克服する方
法として、溝掘り分離法が注目されている。この
溝掘り分離法とは、シリコン基板の絶縁分離すべ
き領域に、異方性エツチングによつて溝を掘り、
この溝を絶縁物で埋め込む方法をいう。溝掘り分
離法では、異方性エツチングを用いることによ
り、横方向への広がりを防ぐことができる。ま
た、溝の深さも自由にコントロールできるから、
深い絶縁分離も容易に実現できる。
Recently, the groove separation method has been attracting attention as a method to overcome these drawbacks of the selective oxidation method. This trenching separation method involves digging trenches by anisotropic etching in the areas of the silicon substrate that are to be insulated and separated.
This is a method of filling this groove with an insulator. In the groove separation method, by using anisotropic etching, it is possible to prevent the spread in the lateral direction. In addition, the depth of the groove can be controlled freely.
Deep insulation separation can also be easily achieved.

溝を埋めるためには、下地の段部に対して被覆
性が良くかつ厚く成長できる絶縁膜が必須であ
る。このような膜としては、高温減圧気相成長さ
れた多結晶シリコンがある。しかし、多結晶シリ
コンは絶縁膜ではないため、シリコン基板に形成
された溝の表面に0.1〜0.2μm程度の酸化膜を形
成したり、埋め込まれた多結晶シリコン表面を酸
化したりする必要がある。この時、溝の角の部分
で化膜が薄くなり、絶縁耐圧が十分取れなかつた
りする。また、酸化膜の成長により、絶縁領域表
面が平担になりにくいという欠点がある。
In order to fill the trench, an insulating film that has good coverage over the underlying stepped portion and can be grown thickly is essential. Such a film includes polycrystalline silicon grown in a high temperature and reduced pressure vapor phase. However, since polycrystalline silicon is not an insulating film, it is necessary to form an oxide film of approximately 0.1 to 0.2 μm on the surface of the groove formed in the silicon substrate, or to oxidize the surface of the embedded polycrystalline silicon. . At this time, the film becomes thinner at the corners of the groove, and the dielectric strength may not be sufficient. Another drawback is that the surface of the insulating region is difficult to flatten due to the growth of the oxide film.

溝を埋めるのに、酸化膜を用いれば、この様な
問題はなくなる。しかし、下地の段部に対して被
覆性が良く、かつ膜質のよい酸化膜を得ることは
困難である。
If an oxide film is used to fill the trench, this problem will disappear. However, it is difficult to obtain an oxide film with good coverage and good film quality over the stepped portions of the base.

本発明は、被覆性は悪いが、厚く成長可能で膜
質も比較的良いPSG膜を用いて溝を埋めること
を可能にした。
The present invention has made it possible to fill the grooves using a PSG film that has poor coverage but can be grown thickly and has relatively good film quality.

本発明によれば半導体基板の主面にほぼ垂直に
溝を形成する工程と、前記溝の表面に薄いシリコ
ン酸化層を形成する工程と、前記シリコン酸化層
上に第1のシリコン酸化物ガラス層を堆積する工
程と、950℃程度のスチーム雰囲気中での熱処理
により前記第1のシリコン酸化物ガラス層を流動
化し、前記溝の開孔部上の前記第1のシリコン酸
化物ガラス層に丸みを形成する工程と、その後第
1のシリコン酸化物ガラス層上に第2のシリコン
酸化物ガラス層を堆積する工程と、前記第2のシ
リコン酸化物ガラス層を熱処理により流動化する
工程とを有する半導体装置の製造方法が得られ
る。
According to the present invention, the steps include: forming a groove substantially perpendicularly to the main surface of a semiconductor substrate; forming a thin silicon oxide layer on the surface of the groove; and forming a first silicon oxide glass layer on the silicon oxide layer. The first silicon oxide glass layer is fluidized by a step of depositing a silicon oxide glass and a heat treatment in a steam atmosphere at about 950° C., and the first silicon oxide glass layer above the opening of the groove is rounded. and thereafter depositing a second silicon oxide glass layer on the first silicon oxide glass layer, and fluidizing the second silicon oxide glass layer by heat treatment. A method for manufacturing the device is obtained.

以下に本発明の詳細を説明する。第1図に、シ
リコン基板に溝が形成されている状態を示す。溝
表面の界面準位および界面固定電荷を減少させる
ために、数10nmから0.1μm程度の厚みの熱酸化
膜3が形成されている。
The details of the present invention will be explained below. FIG. 1 shows a state in which a groove is formed in a silicon substrate. A thermal oxide film 3 having a thickness of several tens of nanometers to about 0.1 μm is formed in order to reduce interface states and interface fixed charges on the groove surface.

第2図に、溝中の1/2以下の膜厚のPSG膜4を
気相成長した状態を示す。角部5の所で、PSG
膜が異常に成長し瘤5ができる。この瘤のため
に、一度に厚いPSG膜を成長すると、瘤によつ
て入口がふさがれてしまい、溝に空洞が生じて完
全に埋めることができない。
FIG. 2 shows a state in which a PSG film 4 having a thickness less than half of that in the groove is grown in a vapor phase. At corner 5, PSG
The membrane grows abnormally and a lump 5 is formed. Because of these nodules, if a thick PSG film is grown all at once, the nodules will block the entrance, creating a cavity in the groove that cannot be completely filled.

第3図に、PSG膜4を成長後、950℃程度のス
チーム雰囲気中で熱処理した後の状態を示す。
PSG膜は高温で流動性を持つようになり、表面
張力によつて瘤5が消減し、角部6あるいは7の
部分が丸くなる。
FIG. 3 shows the state after the PSG film 4 is grown and then heat-treated in a steam atmosphere at about 950°C.
The PSG film becomes fluid at high temperatures, the bumps 5 disappear due to surface tension, and the corners 6 or 7 become rounded.

角が丸くなれば、第2のPSG膜8を成長して
も瘤は生じない。従つて、第4図に示されるよう
に、溝をPSG膜で完全に埋めることができる。
次に、950℃程度のスチーム雰囲気中で再び熱処
理すれば、溝の表面を平担にすることができる。
最後に、シリコン表面のPSG膜4および5をエ
ツチングすることにより、第5図に示されるよう
に、溝にだけPSG膜が残され、絶縁分離構造が
でき上る。
If the corners are rounded, no bumps will occur even when the second PSG film 8 is grown. Therefore, as shown in FIG. 4, the trench can be completely filled with the PSG film.
Next, by heat-treating again in a steam atmosphere at about 950°C, the surface of the groove can be made flat.
Finally, by etching the PSG films 4 and 5 on the silicon surface, the PSG films are left only in the grooves, completing an insulating isolation structure, as shown in FIG.

第2のPSG膜を成長した後に、表面を平担化
するためには、950℃程度のスチーム処理の他に、
レジスト膜あるいはシリカフイルム等の液膜を塗
布してから固化し、PSG膜に対するエツチング
速度がほぼ等しくなるようなエツチング(ウエツ
ト又はプラズマエツチ)を行う方法でもよい。
After growing the second PSG film, in order to flatten the surface, in addition to steam treatment at about 950°C,
A method may also be used in which a resist film or a liquid film such as a silica film is applied, solidified, and then etched (wet or plasma etched) so that the etching rate is approximately equal to that of the PSG film.

溝内部をPSG膜で充填することにより、以下
のように種々の利点が生ずる。
Filling the inside of the groove with a PSG film brings about various advantages as described below.

(1) PSG膜のゲーター効果により、溝内のSi/
SiO2界面を安定にし、チヤンネル性のリーク
電流の発生を抑える。
(1) Due to the gator effect of the PSG film, Si/
Stabilizes the SiO 2 interface and suppresses channel leakage current.

(2) PSG膜は高温で粘性が低くなるため、高温
熱処理で熱膨張係数の差から生ずる熱ストレス
によるシリコン基板への応力を緩和する。従つ
て、シリコン基板に結晶欠陥が生じにくい。
(2) Since the viscosity of the PSG film decreases at high temperatures, high-temperature heat treatment alleviates stress on the silicon substrate due to thermal stress caused by differences in thermal expansion coefficients. Therefore, crystal defects are less likely to occur in the silicon substrate.

(3) 室温におけるPSG膜の残留応力はSiO2
Si3N4等に比べて小さいため、膜厚を厚くして
も、クラツクが生じない。
(3) The residual stress of the PSG film at room temperature is due to SiO 2 and
Since it is smaller than Si 3 N 4 etc., cracks will not occur even if the film thickness is increased.

(4) PSG膜は絶縁体であるから、完全なる絶縁
分離が行える。多結晶シリコンを熱め込んだ場
合に問題になる耐圧不良や、電荷の蓄積による
不安定性は生じない。
(4) Since the PSG film is an insulator, complete insulation isolation is possible. There is no breakdown voltage problem or instability due to charge accumulation, which is a problem when polycrystalline silicon is heated.

以上の説明から明らかな様に、本発明により、
表面が平担で、結晶欠陥が生じにくく、電気的に
も安定で、微細化に適した絶縁分離が可能にな
る。
As is clear from the above explanation, according to the present invention,
The surface is flat, crystal defects are less likely to occur, and it is electrically stable, making it possible to perform insulation separation suitable for miniaturization.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図乃至第5図は各々本発明の実施例を説明
するための工程順素子断面図である。 なお図において、1……シリコン基板、2……
溝、3……熱酸化膜、4……第1のPSG膜、5
……瘤、6,7……角の部分、8……第2の
PSG膜、である。
FIGS. 1 to 5 are sectional views of elements in order of process for explaining embodiments of the present invention. In the figure, 1... silicon substrate, 2...
Groove, 3... thermal oxide film, 4... first PSG film, 5
... bump, 6, 7 ... corner part, 8 ... second
It is a PSG film.

Claims (1)

【特許請求の範囲】[Claims] 1 半導体基板の主面にほぼ垂直に溝を形成する
工程と、前記溝の表面に薄いシリコン酸化層を形
成する工程と、前記シリコン酸化層上に第1のシ
リコン酸化物ガラス層を堆積する工程と、950℃
程度のスチーム雰囲気中での熱処理により前記第
1のシリコン酸化物ガラス層を流動化し、前記溝
の開孔部上の前記第1のシリコン酸化物ガラス層
に丸みを形成する工程と、その後前期第1のシリ
コン酸化物ガラス層上に第2のシリコン酸化物ガ
ラス層を堆積する工程と、前記第2のシリコン酸
化物ガラス層を熱処理により流動化する工程とを
有することを特徴とする半導体装置の製造方法。
1. Forming a groove substantially perpendicular to the main surface of the semiconductor substrate, forming a thin silicon oxide layer on the surface of the groove, and depositing a first silicon oxide glass layer on the silicon oxide layer. and 950℃
a step of fluidizing the first silicon oxide glass layer by heat treatment in a steam atmosphere to form a roundness in the first silicon oxide glass layer above the opening of the groove; A semiconductor device comprising: depositing a second silicon oxide glass layer on the first silicon oxide glass layer; and fluidizing the second silicon oxide glass layer by heat treatment. Production method.
JP58151322A 1983-08-19 1983-08-19 Semiconductor device having dielectric isolating region Granted JPS6043843A (en)

Priority Applications (1)

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JP58151322A JPS6043843A (en) 1983-08-19 1983-08-19 Semiconductor device having dielectric isolating region

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JPS6043843A JPS6043843A (en) 1985-03-08
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JP58151322A Granted JPS6043843A (en) 1983-08-19 1983-08-19 Semiconductor device having dielectric isolating region

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Families Citing this family (3)

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Publication number Priority date Publication date Assignee Title
JPH01185936A (en) * 1988-01-21 1989-07-25 Fujitsu Ltd Semiconductor device
US4952524A (en) * 1989-05-05 1990-08-28 At&T Bell Laboratories Semiconductor device manufacture including trench formation
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* Cited by examiner, † Cited by third party
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