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JPH0330046A - データ処理システム - Google Patents

データ処理システム

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Publication number
JPH0330046A
JPH0330046A JP2158856A JP15885690A JPH0330046A JP H0330046 A JPH0330046 A JP H0330046A JP 2158856 A JP2158856 A JP 2158856A JP 15885690 A JP15885690 A JP 15885690A JP H0330046 A JPH0330046 A JP H0330046A
Authority
JP
Japan
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address
processing system
data processing
memory
bus
Prior art date
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Application number
JP2158856A
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English (en)
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JPH0642226B2 (ja
Inventor
Ralph M Begun
ラルフ・エム・ビイーガン
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH0330046A publication Critical patent/JPH0330046A/ja
Publication of JPH0642226B2 publication Critical patent/JPH0642226B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

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  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Bus Control (AREA)
  • Memory System (AREA)
  • Complex Calculations (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は，データ処理システムに関し，特に，バースト
・モードでの動作が可能なマイクロプロセッサを，主に
パイプライン・モードで動作するように設計されたシス
テムで使用できるデータ処理システムに関する． Ｂ．従来の技術 周知のとおり、ＩＢＭパーソナル・シスデム／２モデル
７０　　３８６（マシン番号８５７０−Ａ２１）は、Ｉ
ｎｔｅｌ社が販売している３２ビットの８０３８６マイ
クロプロセッサを用いた市販のパーソナル・コンピュー
タである．このようなコンピュータの性能が比較的高い
のは、少なくとも一部は、データがバスを介してパイプ
ライン方式で転送されるように設計されていることによ
る．よく知られているように，コンピュータの動作は周
期的である．つまり、動作は、クロックによってクロッ
ク・サイクルすなわちマシン・サイクルに分けられ、マ
シン・サイクルによって各種の動作のタイミングがとら
れることにより、各動作が正しい順序で生起する．たと
えばメモリとマイクロプロセッサとの間でデータをやり
とりするためには、データがどこに書き込まれるか、ま
たはどこから読み出されるかを示すメモリ内のアドレス
は，最初，ｌサイクルの間にバスに送り出され，その後
まもなく次のサイクルでデータがパスに送り出される．
データを次〜に転送するときは，非バイブライン転送モ
ードを使用できる．このモードでは、連続したアドレス
とデータが、連続したサイクルで、オーバラツプするこ
となく転送される．パイプライン・モード動作では，後
続のデータのアドレスがバスに送り出されるときに，先
行するデータが転送されるので、データは，一つおきの
サイクルではなく連続したマシン・サイクルで転送され
る．最近では８０４８６マイクロプロセッサと呼ばれ・
る新しい３２ビット・マイクロプロセッサがＩｎｔｅｌ
社から市販されている．このマイクロプロセッサでは、
中央処理ｉ４置（ＣＰＵ）．キャッシュ・ユニット、浮
動小数点演算ユニット、およびメモリ制御ユニットが同
じチップ上に形成されている．一方，後の３つのユニッ
トは、前記のパーソナル・コンピュータでは別個のチッ
プに搭載されている．８０４８６マイクロプロセッサは
、バースト・モードと非バースト・モードでの動作が可
能である．非バーストーモードでは、データはマイクロ
プロセッサとメモリ・コントローラとの間のバスにスト
ローブ出力される．そのときの最大出力速度は２クロッ
ク周期（またはサイクル）当りｌデータ単位である．こ
こでいうデータ単位は３２ビット（４バイト）である．
バースト・サイクルの間，一つの連続したストリームま
たはパケットとして１６バイトがシステム・メモリから
フエツチされる．そのためには、連続した４クロック・
サイクルという短時間で，４つのダブルワード（３２ビ
ットすなわち４バイト）をバスにストローブ出力する必
要がある．したがってバースト・サイクルでは、サイク
ルの初めに一つのアドレス・ストローブ（ＡＤＳ）が用
いられて、３２ビットのアクセスが４回行われ、このサ
イクルで生じる４回のメモリ・アクセスのシーケンスが
予測できる．バースト・サイクルのメリットは主に２つ
ある．第１に、システム・メモリ・インタフエイスは、
予測可能なシーケンスに続く１６バイトのパケットに対
して一つのアドレス・ス１一ローブを認識できるので、
４つのダブルワードのそれぞれを個別のサイクルとして
メモリにストローブ出力する時間を節約することも可能
である．第２に、バースト・サイクルは，マイクロプロ
セッサがチップ上のキャッシュを埋める上で都合がよい
．このようなキャッシュは、ライン・サイズが１６バイ
トで、バースト・サイクルでは、必要な１６バイトを与
えることによって、キャッシュを一回で１ラインづつ埋
めることができる． Ｃ，発明が解決しようとする課題 ８０３８６マイクロプロセッサを使用するパーソナル・
コンピュータを、８０４８６マイクロプロセッサを使用
する高性能システムに変えることを目的とすれば一つ問
題が生じる．８０４８６は，バイブライン処理をサポー
トしておらず、既存のメモリ・インタフエイスが効率よ
く磯能しないので、シスデム性能が制限されるからであ
る．本発明は、前述のパーソナル・コンビｊ．一夕番こ
おいて、この新しいマイクロプロセッサを古いマイクロ
プロセッサとどうすれば置き換えられるかという問題を
解決し，ハードウエアを大きく変更することなく動作性
能を高めるものである、Ｄ．課題を解決するための手段 本発明の目的は，バス系統がパイプライン・モードで動
作でき、バースト・モードをサポートするマーｒクロプ
ロセッサを使用するパーソナル・コンピュータを提供す
ることにある．また，ノペースト・モードで動作するマ
イクロプロセッサを使用し．既存のメモリ・インタフエ
イス・ロジ・ソクに全く手を加えずにすむように，バー
スト・モドをパイプライン・モードに変換する手段を備
えたパーソナル・コンピュータを提供することも本発明
の目的である． 上記の本発明の目的および他の目的を達成する方法は、
簡単にいえば、マイクロプロセッサとメモリ・ロジック
およびバス系統との間にロジックを追加して，マイクロ
プロセッサから見たバースト・モードを、メモリ・ロジ
ックから見たパイプライン・モードに変換する機能を実
行することである． Ｅ．実施例 以下、各図を参照する．初めに，第ｌ図のパーソナル・
コンピュータ１０は，バスｌ６によって変換ロジックｌ
４に接続されたマイクロプロセッサ１２を含む．マイク
ロプロセッサｌ２は．Ｉｎｔｅ１社から市販され、ｒｉ
４Ｂ６マイクロプロセッサ（　ｉ　４　８　６　Ｍｉｃ
ｒｏｐｒｏｃｅｓｓｏｒｌＪ　　（　１　９　８　９年
４月、オーダ番号２４０４０−００　１）に説明されて
いる８０４８６マイクロプロセッサである．変換ロジッ
クｌ４については後で詳しく説明するが、一Ｍにはマイ
クロプロセッサｌ２によるバースト・モードを、システ
ムの他の部分から見たパイプライン・モードに変換する
．マイクロブロセッサｌ２は、チップ上のＣＰＵＩＩと
キャッシュｌ３を含む．以下に述べる他の素子は，上記
の７０　　３８６パーソナル・コンピュータの対応する
素子と同じであり、それらの機能と動作は，本発明の動
作の理解に役立つように説明すれば充分である．ロジッ
ク１４は，バス１７によってバッファｌ８に接続される
．このバッファはバス２２を通してメモリ・コントロー
．ラ２０に接続される．コントローラ２０には、バス２
６によってランダム・アクセス・メモリ２４が接続され
る。
メモリ２４はシステム・メモリとして磯能する． 変換ロジック１４は、以下に第３図とあわせて説明する
方法で動作するようにプログラムされた従来のＰＡＬ手
段である．このロジックの詳細を説明する前に、ロジッ
クの文に触れておいた方がよいだろう。Ｉ）　Ａ　Ｌは
、ＡＮＤ、ＯＲ．反転、およびフリップフロップの各論
理回路が、所望のロジックに応じて適合化された複数の
素子として知られている．そこで、一例として、２つの
ＡＮＤ回路３２．３４．ＯＲ回路３６、反転回路３３，
およびフリップフロップ回路３８が接続されて，入力信
号ＡないしＤの論理結合であり、クロック信号ＣＬＫに
応答する出力信号Ｅが得られるＰＡＬの一部を第２図に
示した．このロジックは次のように表せる． Ｅ　　　　　：＝Ａ＆ＩＢ　　　　　（１）＃　　Ｃ＆
Ｄ：　　　　　　（２） ステートメントｌのキャラクタ“：＝゛は区切り文字と
して使用され，フリップフロップ３８の出力信号Ｅが後
続の信号の論理結合によって作られることを示す．ステ
ートメントはＡＮＤ回路当り一つである．“＆“は論理
ＡＮＤ結合を、”＃一はＯＲ結合を、モして”！”はＮ
ＯＴすなわち反転機能を表す． 変換ロジックｌ４は，２つのＰＡＬ素子から横成される
，第１の素子は下記の人力信号を受ける． 信号　　　　　　　　機能 ＣＬＫ　　　　　　　２５ＭＨｚのＣＰＵクＡＤＳ ＣＰＵＲＤＹ ＢＵＲＳＴＲＤＹ ＢＬＡＳＴ ＲＥＳＥＴ ＭＩＳＳＩ ＮＡＣＡＣＨＥ ＣＮＴＯ Ａ　２ Ａ　３ ＣＡＣＨＥＡＢＬＥ ＢＵＳＣＹＣ４８６ ロック −ＣＰＵ　　ＡＤＳ 一ｃｐｕレディ −ＣＰＵバースト・サイ クル・レディ −ＣＰＵバースト・ラス ト ＋リセット バースト・サイクルのバ スＡＤＳ 次のアドレスに対する パイプライン・リク エスト バースト・カウント ＬＳＢ ＣＰＵ　　Ａ２ ＣＰＵ　　Ａ３ −キャッシュ可能メモ リ・リード・サイクル −ＣＰＵバス・サイクル 第ｌのＰＡＬの出力信号は次のとおりである．信号　　
　　　　　　機能 Ｄ　Ｅ　Ｌ　Ａ　Ｙ　Ｎ　Ａ　　　　Ｎ　Ｅ　Ｗ　Ａ　
２を保持する遅延ＮＡ ＬＡ３　　　　　　　　ラッチされたＡ３ＮＥＷＡ２　
　　　　　Ａ２ないしｌ８および２０ ＮＥＷＡ３　　　　　　Ａ３ないし１８ｉ３よび２０ 第ｌのＰＡＬのロジックは、次の文によって与えられる
． ！ＤＥＬＡＹＮＡ　　　　：＝　　ＩＣＡＣＨＥＡＢＬ
Ｅ　　＆　　ｏＥＬＡＹＮＡ　　＆！ＮＡＣＡＣＨＥ　
＆　ＢＵＲＳＴＲＤＹ＃　！ＤＥＬＡＹＮＡ　＆　ＩＣ
ＡＣ：ＨＥＡＢＬＥ　＆［ＩＵＲＳＴＲＤＹ． ！Ｌ＾３　　　　　　　　：＝　　ＩＡＤｓ　　＆　　
！Ａ３＃　！Ａ３　＆ＡＤＳ； ！ＮＥＷＡ２　　　：＝　＋ＡＤＳ　＆　！Ａ２＄１　
１ＮＥＬＡ２　＆　ｌＢＬｌｓｃＹｃ４８６　＆　ＡＤ
Ｓ　＆ＣＡＣＨＥＡｎＬＥ ＃　　！ＮＥＷ＾２　　＆　　Ｉ（：ＡＣＨＥ＾ＢＬＥ
　　＆　　ＮＡＣＡＣＩＩＥ　　＆ＢｔｌＲＳＴＲＯＹ
　　＆　　ＣｒｔｌＲＤＹ＃　　ＩＮＥＷＡＺ　　＆　
　ｊＣＡＣＨＥＡＢＬＥ　　＆　　！ＤＥＬＡＹＮＡ＃
　　ＮＥＷＡ２　　＆　　！ＮＡＣＡＣＩＩＥ　　＆　
　！ＣＡＣＩＩＥＡＢＬＥ　　ｌＤＥＬＡＹＮＡ： ＩＮＥＷＡ：ｌ　　　　　　：＝　　＋ＡＤＳ　　＆　
　ＩＡ３＃　　ＩＮＥＷＡ３　　＆　　！Ｂｕｓ（：Ｙ
Ｃ４８６　　＆　　ＡＤＳ　　＆ＣＡ（：ＩＩＥＡＢＬ
Ｅ ＃　　！ＮＥＷＡ３　　＆　　！ＣＮＴＯ＃　　！ＮＥ
ＷＡ３　　＆　　ＬＡ３　　＆　　！ＣＡＣＨＥＡＢＬ
Ｅ＃　　ＩＮＥＩＩＡ：Ｉ　　＆　ＩＣＡＣＨＥＡＢＬ
Ｅ　　＆　　ＮＡＣＡＣＩＩＥ　　＆ＢＵＲＳＴＲＩｌ
Ｙ　　＆　　ＣＰＵＲＤＹ＃　　ＮＥＩＩＡ３　　＆　
　ＬＡ３　　＆　　Ｉ（：ＡＣＩＩＥＡＢＬＥ　　＆Ｃ
ＮＴＯ　　＆　　ＩＮＡＣＡＣＩＩＥ：第２のＰＡＬ素
子は次のように入力信号を受け，出力信号を与える． 入力　　　　　　　　機能 ＣＬＫ　　　　　　　２５Ｍｔ｛ｚのＣＰＬＪクロック ＡＤＳ　　　　　　　　−ＣＰＵ　　ＡＤＳＣＰＵＲＤ
Ｙ ＢＵＲＳＴＲＤＹ ＢＬＡＳＴ ＲＥＳＥＴ ＫＥＮ ＰＣＤ ＭＩＯ ＷＲ ＤＣ ＣＬＵＬＯＣＫ ＮＡＣＡＣ｝ＩＥ −ｃｐｕレディ 一ＣＰＵバースト・サイ クル・レディ −ＣＰＵバースト・ラス ト ＋リセット ーキャッシュ可能サイク ル・デコード ＋８０４８６からの キャッシュ可能ページ ＣＰＵ　　＋メモリ／−１ ０ ＣＰＵ　　＋ライト／− リード ＣＰＵ　　＋データ／ コード −ＣＰＵロック 一次のアドレスに対する パイプライン・リクエ スト ＢＯＦＦ　　　　　　　−ＣＰ（ＪノＳツクオフ出力　
　　　　　　　機能 ＢＡＤＳ　　　　　　　−バスＡＤＳ ＣＡＣＨＥＡＢＬＥ　　−　８　０　４　８　６キャッ
シュ可能メモリ・リー ド Ｃ，ＮＴＩ　　　　　　ＭＳＢカウンタ　ビ・ソト、バ
ースト・サイク ル ＣＮＴＯ　　　　　　　Ｌ．ＳＢカウンタ・ビ・ント、
バースト・サイク ル ＢＵＳＣＹＣ４８６　　−ＣＰＵバス・サイクＪレＭＩ
ＳＳＩ　　　　　　−バス・ノくイブラインＡＤＳ 第２ＰＡＬのロジックは次の文によって与えられる． ！ＢＵＳＣＹＣ４８６　　：＝　　！ＡＤＳ　＆　　！
ＲＥＳＥＴ　ｉｔ　ＢＯＦＦ＃　　ＩＢｔｌＳＣＹＣ４
８６　　＆　　ＣＰｔｌＲＤＹ　　＆ロＵＲＳＴＲＤＹ
　　＆　ＩＲＥＳＥＴ＃　　！Ｂｕｓ（：ＹＣ４８６　
　＆　　ＣＰＵＲＤＹ　　ｆｔ　　ＢＬＡＳＴ　島ｔｌ
｛ＥＳＥＴ； ！ＣＡＣＨＥＡＢＬＥ　　　：＝　　！ＢＵＳＣＹ（：
４１１６　　＆　　！ＩＩＲ　　＆　　ＭＩＯ　　＆Ｉ
ＰＣＤ　　＆　　！ＫＥＮ　　＆　　！ＲＥＳＥＴ　＆
ＣＰＵＬＯＣＫ　　＆　　ＣＡＣＩＩＥＡＢＬＥ＃　　
＋（：ＡＣＩＩＥＡＢＬＥ　　＆　　ＣＰＵＲＤＹ　　
＆ｔＩＵＲＳＴＲＤＹ　　＆　　＋κＥＮ　　ｌ　　＋
ＲＥＳＥＴ＃　　！ＣＡＣＩＩＥＡＢＬＥ　　＆　　（
；ＰＵＲＤＹ　　＆　　ＩＩＬＡｓＴ　　＆ＩＫＥＮ　
　＆　　！ＲＥＳＥＴ， ：＝　　＋ＡＤＳ　　＆　　！ＩＩＲ　＆　　１１０　
　Ｌ　　ＩＰＣＤ　　＆＋ＲＥＳＥＴ　　＆　　ＢＯＦ
Ｆ ＃　　Ｉ（：ＮＴｌ　　＆　　（：ＮＴＯ　　＆　　Ｂ
ＵＲＳＴＲＤＹ　　＆ＣＰＵＲＤＹ　　＆　　！ＲＥＳ
ＥＴ ＃　　！Ｃ：Ｎ丁１　　＆　　！ＣＮＴＯ　　＆　　Ｃ
ＰＩＩＲＤＹ　　＆ＩＲＥＳＥＴ： ：　　ｊＡＤＳ　　＆　　＋ＷＲ　　＆　　Ｍ［０　　
＆　　Ｉ１’（：Ｄ　　＆ＲＥＳＥＴ　　＆　　ロＯＦ
Ｆ ｉ　　ＣＮＴＯ　　＆　　！ＣＮＴＩ　　＆　　！ＢＵ
ＲＳＴＲＤＹ　　＆ＣＰＵＲＤＹ　　＆　　！ＲＥＳＥ
Ｔ ＃菅ＣＮＴＯ＆ＢＵＲＳ丁ＲＤＹ！＋（：ＰＵＲｒｌＹ
＆！（：ＮＴ０ ＩＣＮ丁ｌ ！ＲＥＳＥＴ． ＩＢＡＤｓ　　　　　　　　：　　！ＡＤＳ　　＆　　
ＩＲＥＳＥＴ　　＆　　ロＯＦＦ：！ＭｒＳＳｌ　　　
　　　　：＝　　＋ＣＡＣＨＥＡＢＬＥ　　＆　　ＢＬ
ＡＳＴ　　＆　　ＩＫＥＮ　　＆！ＲＥＳＥＴ　　＆　
　Ｉｆ（；ＮＴＯ　　＆　　（：ＮＴｔｌ　　＆　　［
ＳＳＩ＃　　！ＭＩＳＳＩ　　＆　　ＨＵＲＳＴＲＤＹ
　　＆　　ＣＰＩＩＲＤＹ　　＆ＲＥＳＥＴ： 第３図のタイミング図とあわせてシステム動作について
説明する前に、マイクロプロセッサｌ２の動作について
述べる．チップ−ヒのキャッシュが使用できるようにな
ると、リード・リクエストは最初に、キャッシュ・ヒッ
トが起こったときにデータが読み出されるキャッシュを
アクセスしようとする。ヒットが起こらなければ，その
データのリード・リクエストは外部バスで行われる．ア
ドレスがメモリのキャッシュ可能部分に存在する場合、
マイクロプロセッサｌ２はキャッシュ・ラインの埋め込
みを始め，その間に１６バイトのラインがキャッシュに
読み込まれる． バースト・サイクルで転送されるデータ項目のアドレス
は、キャッシュ・ラインに対応する１６バイト整列領域
に関係し，これに属する．最初に転送されるダブルワー
ドには、リード・リクエストに含まれる所要バイトが含
まれ、後続のダブルワードは、゛゜バーストとキャッシ
ュ・ライン埋め込みの順序”と呼ばれる所定の順序で転
送される．第２図とあわせて用いた例では、バーストの
順序はダブルワード８−Ｃ−０−４である．次に第３図
を参照する．以下の説明では、動作について説明する信
号の名前だけを用いる．ＣＬＫ　　４０はシステム・ク
ロックである．この信号の立ち上がりでタイミングの周
期がとられる．キャッシュ・ライン埋め込みサイクルに
は．１６バイトをキャッシュ！１に転送するのに１０ク
ロツク周期が必要である．クロックの周期またはサイク
ルには番号４０−ｌないし４０−１０を割り振っている
．先に挙げた各種の信号は、簡単のため第３図では省略
しているが、プロセッサｌ２のバースト・モードとメモ
リ・インタフェイスのパイプライン・モードが有効であ
るためには所定のレベルになければならない．そのため
、メモリ・アクセスを示すとき，図のどのタイミング・
インターバルでも．ＫＥＮはＬＯＷ．ＣＰＵＲＤＹはＨ
ＩＧＨ．ＲＥＳＥＴはＬＯＷ．ｊ５よびＭＩＯはＨＩＧ
Ｈである． キャッシュ・ライン埋め込みサイクルは、ＣＰＵが，ア
クティブＡＤＳ４４と、メモリからキャッシュとＣＰＵ
に最初に読み込まれるダブルワードのアドレスＡＤＤＲ
４６とが出力されてスタートする６クロック周期４０−
２の間、ＣＰＵはＢＬＡＳＴ　　４５を付勢し．ＢＬＡ
ＳＴ　　４５は．１０番目のサイクル４０−１０までア
クティブであり，そこで立ち下がってサイクルの初めか
終わりを示す，ＡＤＤＲ　　４６は、フエツチされた１
６バイトのキャッシュ・ラインを定義するアドレス・ビ
ットＡ３１ないしＡ４から成る．アドレス・ビットＡ２
、Ａ３は．ＣＰＵによって信号４８．５０として与えら
れる．フエツチされたダブルワードの完全アドレス（ビ
ットＡ３１ないしＡ２）は、信号４６、４８．５０を結
合することによって得られ，このようなアドレスは，最
初に読み込まれたデータ項目に対してランダムである．
ビットＡ２．Ａ３は、最初に与えられた後、所定の方法
で切り換えられて，所定のキャッシュ・ライン埋め込み
シーケンスを与えるが，アクティブ信号Ａ２、Ａ３が最
初にセットされてから、バースト・サイクルに間に合わ
ず、パイプライン処理に使用できない場合は別である．
ロジックｌ４は、最初のバス・サイクル４２一１でビッ
トＡ２、Ａ３を捉え，それから新しいアドレス信号ＮＥ
ＷＡ２　　５２、ＮＥＷＡ３　　５４を生成する．アク
ティブ信号５２、５４は，対応する信号Ａ２、Ａ３と同
じように、最初はランダムであるが、後にロジックｌ４
によって生成されるアクティブ信号５２、５４は、キャ
ッシュ・ライン埋め込みシーケンスに対応したものにな
る．この例では．ＮＥＷＡ２　　５　２、Ｎ　ＥＷＡ３
　５４は埋め込みシーケンス８−Ｃ−０−４を表す．信
号５２、５４は，対応する信号４８，５０よりも先に切
り換えられることに注意されたい． ＮＡＣＡＣＨＥ　　５６は、外部システムからの信号で
あり，バイブライン処理に用いられる．アクティブ（Ｌ
ＯＷ）ＮＡＣＡＣＨＥ　　５６はそｉぞれ、次にフエツ
チされるデータ項目のアドレスに対するコントローラ２
ｏのリクエストである．マイクロプロセッサｌ２は．８
０３８６マイクロプロセッサのものに対応する次のアド
レスのリクエスト入力ビンを持たないので，パイプライ
ン処理を直接サポートすることができない．ただしロジ
ックｌ４が信号ＮＡＣＡＣＨＥ　　５６を使ウタめ、外
部システムからは、パイプラインがサポートされている
ように見える．そこで，外部システムは４つのアクティ
ブ信号ＮＡＣＡＣＨＥ’　　５６を生成して，システム
・メモリが、読み込み動作のための新しいアドレスを受
ける状態になったことを示す． メモリ・コントローラ２０は、信号Ｂ　ｔＪ　Ｒ　Ｓ　
ＴＲＤＹ　　５８を生成する。この信号は、アクティブ
・データ信号６０がデータ・バスに送り出されたときに
アクティブになる．信号５８は、データをマイクロプロ
セッサにストローブ出力してキャッシュ・ラインを埋め
るために，マイクロプロセッサによって用いられる．最
初のデータ項目６０−１は、４番目のクロツク・サイク
ルでアクティブになり、後続のデータ項目６０−２、６
０−３、６０−４は、後続のクロック・サイクル４０−
６、４０−８、４０−ｔｏでアクティブになる．ここで
注意しておきたいことは、アクティブイ言号ＮＥＷＡ２
、ＮＥＷＡ３が、バイブライン処理により、約ｌバス・
サイクルだけ先に現れてから，データ項目がアドレス指
定され、後続のデータ項目のアクティブ・アドレスは、
先行するアクティブ・データ項目と同時に現れるという
ことである．図に示した他の信号については，先のＰＡ
Ｌロジックのところで動作を詳しく説明したので，ここ
では簡単に触れるだけにする．アクティブ信号ＣＡＣＨ
ＥＡＢＬＥ　　６２は，キャッシュ可能メモリ・リード
・アクセスが進行中であることを示す．信号ＣＮＴＯ　
　６６．ＣＮＴ１６４は、バースト・サイクルのどのセ
グメントがアクティブかを記録しておくカウント・ビッ
トである．ＢＵＳＣＹＣ４８６　　６８は、マイクロプ
ロセッサｌ２が外部バス・サイクルを実行していること
を示す．信号ＤＥＬＡＹＮＡ　　７０とＬＡ３　７ｌ　
（第３図には示していない）は，ロジック１４によって
用いられる内部ラッチ項目である．ＭＩＳＳ１　　７２
は、外部システムによって追加アドレス・ストローブ信
号として用いられる論理出力信号である．外部メモリ・
インタフェイスは常に，キャッシュ可能メモリ・リード
でバイブライン・リクエストを生成するので、ＭＩ　Ｓ
Ｓ１のロジックに対するバイブライン・リクエスト入力
は必要なく、アクティブであるとみなされる，ＭＩＳＳ
Ｉストローブは、バースト・サイクルの第２，第３，お
よび第４セグメントでアクティブになる．したがって４
つのセグメントのうち．最初のセグメントは非バイブラ
イン・サイクルとして現れ，残りの３セグメントはバイ
ブライン処理されるように見える． 当業者には明らかなように、ここで示したクロック・サ
イクル数はシステム・クロツクの関数であり、回路速度
は可変である．各部の詳細や配置は，特許請求の範囲に
定義された本発明の適用範囲から逸脱することなく変更
できる．
【図面の簡単な説明】
第１図は、本発明を採用したパーソナル・コンピュータ
の概略ブロック図である． 第２図は、第１図に示した本発明に用いられるＰＡＬ　
（プログラマブル・アレイ・ロジック）の動作の理解に
役立つブロック図である．第３図は、本発明の動作に用
いられる各種信号のタイミングを示す図である．

Claims (1)

  1. 【特許請求の範囲】 （１）システム・メモリと、 データを上記メモリからパイプライン・モードで転送す
    るためのバスと、 バースト・モードでの動作が可能なプロセッサと、 上記プロセッサを上記バスに接続する手段であって、上
    記バースト・モードの間に上記プロセッサからの信号を
    上記パイプライン・モードを定義する第２の信号に変換
    する論理手段を含み、上記論理手段が上記の第２の信号
    を上記バスへ送り出して、上記システム・メモリへ出力
    することによって、連続したクロック周期でデータ項目
    を上記システム・メモリから上記プロセッサへ転送させ
    る手段と、 を含むデータ処理システム。 （２）請求項１に記載のデータ処理システムであって、 上記プロセッサがチップ上に形成され上記チップが、さ
    らにキャッシュを有し、上記プロセッサが、上記バース
    ト・モードの間に上記キャッシュを１回に１キャッシュ
    ・ラインづつ埋めるように動作し、各キャッシュ・ライ
    ンが所定数のデータ項目を含む、データ処理システム。 （３）請求項１に記載のデータ処理システムであって、 上記プロセッサが、上記システム・メモリに格納された
    第１のデータ項目のアドレスと、上記アドレスが有効な
    ことを示すアドレス・ストローブ信号とを出力すること
    によって、上記バースト・モードを起動するように動作
    し、 上記論理手段が、上記アドレスと上記ストローブ信号と
    を受けるように動作し、上記アドレスと上記ストローブ
    信号に応じて、連続したサイクルの間に上記第１のデー
    タ項目に関係する所定数の付加データ項目のアドレスを
    上記バスに出力する、データ処理システム。（４）請求
    項３に記載のデータ処理システムであって、 上記システムが、メモリ・コントローラを含み、上記メ
    モリ・コントローラが、上記論理手段へ信号を送って、
    次のデータ項目のアドレスを要求し、上記論理手段が、
    上記所定数の付加データ項目の上記アドレスを上記メモ
    リ・コントローラへ出力するように動作する、データ処
    理システム。 （５）請求項４に記載のデータ処理システムであって、 各アドレスが所定数のビットを含み、上記論理手段が、
    上記所定数のデータ項目を転送する間に用いられるよう
    に上記ビットのうちの特定のビットを格納し、かつ連続
    するデータ項目のそれぞれに対して新しいビットを生成
    するように動作し、上記の新しいビットが上記特定のビ
    ットと結合されて、次の各データ項目のアドレスが形成
    される、データ処理システム。
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