JPH0315941A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路さらには一定の順序でデータの
書込み読出しが行われるＦＩＦＯ（先入れ先出し）メモ
リを内蔵した半導体集積回路に関し、例えば通信用ＬＳ
Ｉ（大規模集積回路）に適用して有効な技術に関するも
のである。

〔従来技術〕

データの処理速度や転送速度が相違する複数の装置や機
能ブロック間でデータの受け渡しを行う場合にそのよう
な能力や速度の相違を吸収するため、ＦＩＦＯメモリな
どをバッファメモリとして利用することができる。

ＦＩＦＯメモリは、例えば複数個のメモリセルをマトリ
クス配置したメモリセルアレイと、メモリセルアレイに
含まれるメモリセルをアドレシングするためのアドレス
デコーダと、アドレシングされたメモリセルに対して書
込み／読出し動作を行う書込み読出し回路とを備え、更
に、アクセスアドレスを内部で生或するためのリードア
ドレスカウンタ及びライトアドレスカウンタを含む。リ
ードアドレスカウンタはデータ読出しアドレスをインク
リメントしてアドレスデコーダに供給し、またライトア
ドレスカウンタはデータ書込み動作毎に順次書込みアド
レスをインクリメントしてアドレスデコーダに供給する
．夫々のアドレスカウンタはメモリセルアレイの記憶容
量に応ずるビット数のリングカウンタなどによって構成
される。

データが空の状態においてリードアドレスカウンタとラ
イトアドレスカウンタの値は一致され，書込みが行われ
る度に書込みアドレスカウンタの値がインクリメントさ
れ、また，読出しが行われる毎にリードアドレスカウン
タの値がインクリメントされる．リードアドレスカウン
タとライトアドレスカウンタの値は常に内部で監視され
、書込み動作に際して両者の値が一致する場合には新た
な書込みを受け付けることができない状態になり、この
状態をフル信号によってデータ書込み元の装置や機能モ
ジュールに知らせる。読出し動作に際して両者の値が一
致する場合には読出すべきデータが最早存在しない状態
になり，この状態をエンプティ信号によってデータ読出
し元の装置や機能モジュールに知らせる。

このようなＦＩＦＯメモリを内蔵した半導体集積回路と
して、米国シグネティックス社によって開発された通信
用ＬＳＩ．ＳＣＮ６８５６２　（ＤＵＳＣＣ）が挙げら
れる。このＬＳＩによれば、例えば、受信モードにおい
て内ａＦＩＦＯメモリが満（フル）状態の場合、また送
信モードにおいて内蔵ＦＩＦＯメモリがエンプティ状態
の場合に、外部に割込信号を出力するようになっている
。

尚．ＦＩＦＯメモリを内蔵する通信用ＬＳＩについて記
載された文献の例としては特願昭６２−１４９０２７号
がある。

〔発明が解決しようとする課題〕

しかしながら従来装置においては、実際にフル状態やエ
ンプティ状態になった時点で割込み信号を出力してＦＩ
ＦＯメモリの状態を外部に知らせるようにしているため
フル又はエンプティの割込み処理が開始されるまでに所
定の時間を要し、この結果ＦＩＦＯメモリがフル状態で
あるのにもかかわらず更に当該ＦＩＦＯメモリにデータ
が書込まれようとする状態（これをｒオーバラン」と称
する）や、これとは逆にＦＩＦＯメモリがエンプティ状
態であるのにもかかわらず更に当該ＦＩＦＯメモリより
データが読出されようとする状態（これを「アンダラン
」と称する）が発生する。

オーバランスはアンダランが生じた場合、オーバラン又
はアンダランに係るデータは無効となるためＣＰＵはデ
ータの再書込み又は再読出しなど所定の割込み処理を行
わなければならず、ＣＰＵに多大な負担を与えてしまう
． 本発明の目的は、オーバランやアンダランを未然に防止
することができる半導体集積回路を提供することにある
。

本発明の上記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、ＦＩＦＯメモリに加えて、このＦＩＦＯメモ
リのフル状態近くのアドレス情報を保持する第１の保持
手段と、ＦＩＦＯメモリのエンプティ状態近くのアドレ
ス情報を保持する第２の保持手段とを設け、更に．ＦＩ
ＦＯメモリの現在の蓄積データのうち最後に書込まれた
データのアドレス情報及び上記第工，第２の保持手段の
保持アドレス情報に基づいて上記ＦＩＦＯメモリにおけ
るフル状態若しくはエンプティ状態の切迫を険知してそ
の検知結果を外部に出力する切迫検知手段を設けて半導
体集積回路を構成するものである。

ここで、上記切迫検知手段によりＦＩＦＯメモリのフル
状態若しくはエンプティ状態の切迫が検知されてから、
実祭にＦＩＦＯメモリがフル状態若しくはエンプティ状
態になるまでの時間を変更可能とするには，上記第工，
第２の保持手段の保持内容を外部から書替えられるよう
にするとよい．また、上記各手段に代えて、ＦＩＦＯメ
モリの現在の蓄積データ量に関する情報の外部出力を可
能とするＦＩＦＯレジスタを備えて半導体集積回路を構
成してもよい。

〔作　用〕

上記した手段によれば、ＦＩＦＯメモリのフル状態近く
のアドレス情報、及びＦＩＦＯメモリのエンプティ状態
近くのアドレス情報と、ＦＩＦＯメモリの現在の蓄積デ
ータのうち最後に書込まれたデータのアドレス情報とに
基づいてＦＩＦＯメモリのフル状態若しくはエンプティ
状態の切迫が検知され、その検知結果が外部に出力され
ることになり、このことが、フル状態若しくはエンプテ
ィ状態の割込み処理の開始を早め、ＦＩＦＯメモリを内
蔵する半導体集積回路のオーバランやアンダランの発生
を未然に防止するように作用する。

また上記ＦＩＦＯレジスタを備えた場合には、このＦＩ
ＦＯレジスタの出力情報により、ＦＩＦＯメモリの現在
の蓄積データ量の把握が可能となり，このことが、上記
の場合と同様にオーバランやアンダランの発生を未然に
防止するように作用する。

〔実　施　例〕

第ｌ図には本発明の一実施例である半導体集積回路が示
される。同図に示される半導体集積回路は、一定の順序
でデータの書込み読出しが行われるＦＩＦＯメモリ２を
内蔵するもので、特に制限されないが、通信用ＬＳＩと
して構成されている．第１図に示される通信用ＬＳＩ２
０及び３０は、特に制限されないが、データ伝送路５ｏ
によって接続され、このデータ伝送路５０を介してシリ
アルデータの交換が行われるようになっている，そして
各通信用ＬＳ　Ｉ　２０及び３　０　ニは、ＣＰＵ（セ
ントラル・プロセッシング・ユニット）１０及び３０が
それぞれ接続され、このＣＰＵＩ　０，３０によってデ
ータ通信における種々の演算処理が行われるようになっ
ている。

上記通信用ＬＳ１３０は、ＦＩＦＯメ−１１−！Ｊ２（
７）他にシリアルパラレル変換回路１及びＦＩＦＯレジ
スタ３，オーバランレジスタ４，アンダランレジスタ５
並びに切迫検知手段６を有する。

ＦＩＦＯメモリ２は，データ送信の際にＣＰＵ４０から
のデータを格納する送信ＦＩＦＯメモリ部２ａと、デー
タ受信の際に外部から取込まれたデータを格納する受信
ＦＩＦＯメモリ部２ｂとの２系統のメモリ部を有する。

第２図及び第３図にはそれぞれ上記受信用ＦＩＦＯメモ
リ部２ｂ及び送信用メモリ部２ａの記憶エリアが模式的
に示されている。同図に示されるように上記両メモリ部
は、特に制限されないが、パラレルデータ８個分例えば
８ワード分の記憶エリアを有し，その記憶エリアのアド
レスが２１乃至２８で示されている。両メモリ部へのデ
ータ書込みはアドレス番号の若い順になされる。また、
両メモリ部からのデータ読出しはアドレス２１がら行わ
れ、アドレス２２以降の記憶データは、アドレス２１の
記憶エリアが空になる毎にアドレス番号が若くなる方向
に順次シフトされる。

シリアルパラレル変換回路１は、データ伝送路５０を介
して入力されたシリアルデータをパラレルデータに変換
してそれを受信ＦＩＦＯメモリ部２ｂに出力し、また，
上記送信ＦＩＦＯメモリ部２ａから出力されたデータを
シリアルデータに変換してそれをデータ伝送路５０に出
力する機能を有する。

ＦＩＦＯレジスタ３は、送信ＦＩＦＯメモリ部２ａ及び
受信ＦＩＦＯメモリ部２ｂに対応する２系統のＦＩＦＯ
レジスタすなわち送信ＦＩＦＯレジスタ３ａと受信ＦＩ
ＦＯレジスタ３ｂとから構或され，送信ＦＩＦＯメモリ
部２ａ及び受信ＦＩＦＯメモリ部２ｂにおける現在の蓄
積データ量に関する情報、例えば各ＦＩＦＯメモリ部２
ａ，２ｂの現在の蓄積データのうち最後に書込まれたデ
ータのアドレス情報が上記各レジスタ３ａ，３ｂによっ
て保持される。尚、各ＦＩＦＯメモリ部２ａ，２ｂの現
在の蓄積データのうち最後に書き込まれたデータのアド
レス情報は，各ＦＩＦＯメモリ部２ａ，２ｂにおけるア
ドレスカウンタの出力によって容易に検知することがで
きる。

上記オーバランレジスタ４は、上記ＦＩＦＯメモリ２に
おける受信ＦＩＦＯメモリ部２ｂのフル状態近くのアド
レス情報を保持するレジスタであり、また上記アンダラ
ンレジスタ５は、上記ＦＩＦＯメモリ２における送信Ｆ
ＩＦＯメモリ部２ａのエンプティ状態近くのアドレス情
報を保持するレジスタである。このオーバランレジスタ
４及びアンダランレジスタ５へのアドレス情報設定は、
内部データバス７及びこれに接続された外部データバス
８を介してＣＰＵ４０によって行われる。

上記フル状態近くのアドレス情報とは、それぞれ上記Ｆ
ＩＦＯメモリ２がフル状態、エンプティ状態となる手前
のアドレスを指し、それは、フル状態若しくはエンプテ
ィ状態に関する割込み処理がＣＰＵ４０によって開始さ
れるまでの時間などを勘案して定められる。ここで本発
明における第１，第２の保持手段は、それぞれ上記オー
バランレジる。

更に、切迫検知手段６は、上記ＦＩＦＯレジスタ３，オ
ーバランレジスタ４及びアンダランレジスタ５の出力に
基づいて上記ＦＩＦＯメモリ２のフル状態若しくはエン
プティ状態の切迫を検知してその検知結果を外部に出力
するもので，送信ＦＩＦＯレジスタ３ａの出力値とアン
ダランレジスタ５の出力値との比較，及び受信ＦＩＦＯ
レジスタ３ｂの出力値とオーバランレジスタ４の出力値
との比較を行う比較回路６ａと，この比較回路６ａの比
較結果に基づいて所定の割込制御信号を出力する割込制
御回路６ｂとを有して構或される。

ここで上記比較回路６ａによって送信ＦＩＦＯレジスタ
３ａの出力値とアンダランレジスタ５の出力値との一致
が検知された際に割込制御回路６ｂよりエンプティ状態
切迫割込み信号９が出力され，また、上記比較回路６ａ
によって受信ＦＩＦＯレジスタ３ｂの出力値とオーバラ
ンレジスタ４の出力値との一致が検知された際に割込制
御回路６ｂよりフル状態切迫割込み信号１０が出力され
るようになっている。この割込み信号９、１０はＣＰＵ
４０トこ伝達され、ＣＰＵ４０はこの割込み信号９又は
１０の入力によってＦＩＦＯメモリ２のフル状態若しく
はエンプティ状態の切迫を知り、所定の時間以内にフル
状態若しくはエンプティ状態に対処するための割込み処
理を開始する。

尚，通信用ＬＳＩ２０も上記と同様に構成されている。

次に本実施例の作用を説明する。

通信用ＬＳＩ２０から通信用ＬＳＩ３０へのデータ転送
は次のように行われる。

通信用ＬＳ　Ｉ　２０からデータ転送路５０を介して伝
達されたシリアルデータはシリアルパラレル変換回路１
によってパラレルデータに変換され、それが受信用ＦＩ
ＦＯメモリ部２ｂに順次格納される。これに伴い、受信
ＦＩＦＯレジスタ３ｂの保持内容は，受信ＦＩＦＯメモ
リ部２ｂの現在の蓄積データのうち最後に書込まれたデ
ータのアドレス情報によって更新される。

すなわち、第２図に示されるように、受信ＦＩＦＯメモ
リ部２ｂのアドレス２１から順にパラレルデータが書込
まれてゆき、アドレス２８の記憶エリアにデータが書込
まれた状態をフル状態（蓄積データ満状態）とすると、
受信ＦＩＦＯレジスタ３ｂの保持内容は，受信ＦＩＦＯ
メモリ部２ｂへのデータ書込みに従って２１．２２，２
３，・・・の如く更新される。

一方、オーバランレジスタには、受信ＦＩＦＯメモリ部
２ｂフル状態近くのアドレス情報例えばアドレス２６を
示す値がＣＰＵ４０によって予め設定されており、受信
ＦＩＦＯメモリ部２ｂへのデータ蓄積が進み、受信レジ
スタ３ｂの保持値とオーバランレジスタ４の保持値とが
一致すると、それが比較回路６ａによって検知され、そ
の検知結果が割込制御回路６ｂに伝達される。すると，
この割込制御回路６ｂによりフル状態切迫割込み信号１
０が生成され，それがＣＰＵ４０に伝達される。ＣＰＵ
４０はこの割込み信号１０によって、受信ＦＩＦＯメモ
リ部２ｂのフル状態の切迫を知り、フル状態に対処する
ための割込み処理に移行する。この割込み処理において
ＣＰＵ４０は、通信用ＬＳＩ３０の受信ＦＩＦＯメモリ
部２ｂをアクセスして受信データを読出していく。この
データ読出しは、受信ＦＩＦＯメモリ部２ｂへのデータ
書込み順になされる。すなわち，アドレス２１の記憶デ
ータが先ず読出され、このアドレス２１の記憶エリアが
空になると、アドレス２２の記憶データがアドレス２１
に移行され，そしてこのアドレス２２の記憶エリアが空
になると、今度はアドレス２３の記憶データがアドレス
２２に移行される。同様にアドレス２４の記憶データは
アドレス２３に，アドレス２５の記憶データはアドレス
２４に、アドレス２６の記憶データはアドレス２５にそ
れぞれシフトされる。このようなデータシフトは、受信
用ＦＩＦＯメモリ部２ｂからデータが読出され，アドレ
ス２工の記憶エリアが空となる毎に行われる。

このように、オーバランレジスタ４に、受信ＦＩＦＯメ
モリ部２ｂのフル状態近くのアドレス情モリ部２ｂが実
際にフル状態になる前にＣＰＵ４０に対して割込み信号
１０を送出でき、これにより、フル状態前に受信ＦＩＦ
Ｏメモリ部２ｂ内のデータ読出しを開始できる。ここで
，受信ＦＩＦＯメモリ部２ｂからのパラレルデータ続出
し速度は、データ伝送路５０におけるシリアルデータ伝
送速度よりも速く、従って、上記のように受信ＦＩＦＯ
メモリ部２ｂのフル状態前にこの受信ＦＩＦＯメモリ部
２ｂ内のデータ読出しを開始させることにより、オーバ
ランの発生を未然に防止できる。

次に、通信用ＬＳＩ３０から通信用ＬＳ　Ｉ　２０への
データ転送について説明する。

外部データパス８及び内部データバス７を介してＣＰＵ
４０から転送されたパラレルデータは、送信ＦＩＦＯメ
モリ部２ａに順次書込まれる。そしてこの送信ＦＩＦＯ
メモリ部２ａにパラレルデータが書込まれる毎に送信Ｆ
ＩＦＯレジスタ３ａの保持内容は、送信ＦＩＦＯメモリ
部２ｂの現在，７蘇積データのうち最後に書込まれたデ
ータのアドレス情報によって更新される。

そして第３図に示されるように、送信ＦＩＦＯメモリ部
２ａにおけるアドレス２１から２８の全ての記憶エリア
にデータが書込まれると、この送信ＦＩＦＯメモリ部２
ａの記憶データが、上記受信ＦＩＦＯメモリ部２ｂから
のデータ読出しの場合と同様に、アドレス２１から読出
され、このアドレス２１の記憶エリアが空となる毎にア
ドレス２２以降の記憶データが順次シフトされる。この
データシフトに伴い、送信ＦＩＦＯレジスタ３ａの保持
内容は２８，２７，２６，・・・の如く更新される。

一方、アンダランレジスタ５には、送信ＦＩＦＯメモリ
部２ａの蓄積データ空状態近くのアドレス情報例えばア
ドレス２２を示す値がＣＰＵ４０によって予め設定され
ており、送信ＦＩＦＯメモリ部２ａからのデータ読出し
が進み、送信ＦＩＦＯレジスタ３ａの保持値とアンダラ
ンレジスタ５の保持値とが一致すると、それが比較回路
６ａによって検知され、その検知結果が割込制御回路６
ｂに伝達される。するとこの割込制御回路６ｂによりエ
ンプティ状態切迫割込み４ａ号９が生戊され、それがＣ
ＰＵ４０に伝達される。ＣＰＵ４０はこの割込み信号９
によって送信ＦＩＦＯメモリ部２ａのエンプティ状態の
切迫を知り，エンプティ状態に対処するための割込み処
理に移行する。この割込み処理において，再びＣＰＵ４
０から送信ＦＩＦＯメモリ部２ａに送信用のデータが転
送され、それが送信ＦＩＦＯメモリ部２ａに書込まれる
。

尚、送信ＦＩＦＯメモリ部２ａから読出されたデータは
シリアルパラレル変換回路１においてシリアルデータに
変換された後に、データ伝送路５０を介して通信用ＬＳ
　Ｉ　２０に伝達される。この通信用ＬＳＩ２０での処
理は上記ＬＳＩ３０でのデータ受信の場合と同様である
。

このように，アンダランレジスタ５に、送信ＦＩＦＯメ
モリ部２ａのエンブティ近くのアドレス情報を保持させ
ておくことにより、送信ＦＩＦＯメモリ部２ａがエンプ
ティ状態になる前に、ｃＰＵｈに対して割込み信号９を
送出でき、これにより、エンプティ状態前に送信ＦＩＦ
Ｏメモリ部２ａへのデータ書込みを開始できる。ここで
、送信用ＦＩＦＯメモリ部２ａへのパラレルデータ書込
み速度は、データ伝送路５０におけるシリアルデータ伝
送速度よりも速く、従って、上記のように送信ＦＩＦＯ
メモリ部２ａのエンプティ状態前にこの送信ＦＩＦＯメ
モリ部２ａへのデータ書込みを開始させることにより、
アンダランの発生を未然に防止できる。

上記実施例によれば以下の作用効果を得ることができる
。

（１）オーバランレジスタ４に、受信ＦＩＦＯメモリ部
２ｂのフル状態近くのアドレス情報を保持させておくこ
とにより、受信ＦＩＦＯメモリ部２ｂがフル状態になる
前にＣＰＵ４０に対して割込み信号１０を送出でき，こ
れにより、フル状態前に受信ＦＩＦＯメモリ部２ｂ内の
データ読出しを開始できるので、オーバランの発生を未
然に防止することができる。また、アンダランレジスタ
５に、送信ＦＩＦＯメモリ部２ａのエンプティ状態近く
のアドレス情報を保持させておくことにより、送信ＦＩ
ＦＯメモリ部２ａがエンプティ状態になる前にＣＰＵ４
０に対して割込み信号９を送出でき、これにより、エン
プティ前に送信ＦＩＦＯメモリ部２ａへのデータ書込み
を開始できるので、アンダランの発生を未然に防止する
ことができる。

そしてこのようにオーバラン及びアンダランの発生を未
然に防止することができれば、オーバラン及びアンダラ
ンに係るデータが無効になるという事態が避けられ、デ
ータの再書込み又は再読出しなど所定の割込み処理を行
わずに済み、ＣＰＵの負担軽減が図れる。

（２）また、割込制御回路６からフル状態若しくはエン
プティ状態に関する割込み信号が発生されない限りＣＰ
Ｕ４０に他の演算処理を実行させておいても、上記のフ
ル状態及びエンプティ状態に関する割込み処理に向ら影
響しないので、ＣＰＵ４０の利用効率の向上を図ること
ができる。

（３）更に、オーバランレジスタ４及びアンダランレジ
スタ５の保持内容をＬＳＩ３０の外部から書替え可能と
することにより、ＦＩＦＯメモリ２のフル状態若しくは
エンプティ状態の切迫が検知されてから実際にＦＩＦＯ
メモリ２がフル状態若しくはエンプティ状態になるまで
の時間をＬＳＩ３０の外部から変更可能とすることがで
きる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
、その要旨を逸脱しない範囲において種々変更可能であ
る。

例えば上記実施例では、ＦＩＦＯメモリ２からのデータ
読出しをアドレス２ｌから行うようにし，このアドレス
２１の記憶エリアが空になった場合にアドレス２２以降
の記憶データが順次シフトされるように説明したが、Ｆ
ＩＦＯメモリによっては、データのシフトを行わずに、
リングカウンタ出力に基づく書込み読出しのアドレス制
御によってデータの先入れ先出しを可能とするものがあ
り．このようなＦＩＦＯメモリを用いる場合にも本発明
を適用できる。このようなＦＩＦＯメモリを用いる場合
には、フル状態時のアドレス及びエンプティ状態時のア
ドレスが一定ではないから、データ読出し後にオーバラ
ンレジスタ４及びアンダランレジスタ５の保持値を再設
定し、次のフル状態及びエンプティ状態の割込み処理に
備えるようにする。例えば第２図において、オーバラン
レジスタ４によってアドレス２６を示す値が保持され、
このオーバランレジスタ４の保持値と受信ＦＩＦＯレジ
スタ３ｂの保持値とが一致した場合にアドレス２１から
２６までのデータが読出されることになるが、このデー
タ読出し後は，書込みアドレス制御が一周されアドレス
２６に新たなデータが書込まれた状態がフル状態となる
。従って，上記のデータ読出し後にオーバランレジスタ
４には、上記フル状態近くのアドレス例えばアドレス２
４を示す値が再設定されることになる。このようにデー
タ読出し毎にオーバランレジスタ４の保持値がＣＰＵ４
０によって再設定される。

また、ＦＩＦＯレジスタの保持値をＣＰＵによって所定
の周期でサンプリング可能に構威してもよい。第４図に
はこの場合の実施例が示されている。

ＦＩＦＯレジスタ１３は、送信ＦＩＦＯメモリ部２ａ及
び受信ＦＩＦＯメモリ部２ｂに対応する２系統のＦＩＦ
Ｏレジスタすなわち送信ＦＩＦＯレジスタ１３ａと受信
ＦＩＦＯレジスタ１３ｂとから構成され、送信ＦＩＦＯ
メモリ部２ａ及び受信ＦＩＦＯメモリ部２ｂにおける現
在の蓄積データ量に関する情報が各ＦＩＦＯレジスタ１
３ａ，１３ｂによって保持される。ここで上記各ＦＩＦ
Ｏメモリ部２ａ，２ｂにおける現在の蓄積データ量に関
する情報には、送信ＦＩＦＯメモリ部２ａ，受｛；！Ｆ
ＩＦＯメモリ部２ｂの現在の蓄積データのうち最後に書
込まれたデータのアドレス情報や，各ＦＩＦＯメモリ部
２ａ，２ｂにおいて書込みアドレスと読出しアドレスと
に基づいて求められた蓄積データ数情報などが含まれる
。

そして各ＦＩＦＯレジスタ１３ａ，↓３ｂは、内部デー
タバス７及び外部データバス８によりＣＰＵ４０に接続
されており、上記各レジスタ１３ａ，１３ｂの保持内容
がＣＰＵ４０によって把握され得るようになっている。

上記の構或において、ＣＰＵ４０は、所定の周期で送信
ＦＩＦＯレジスタ１３ａ若しくは受信ＦＩＦＯレジスタ
１３ｂの保持値をサンプリングし、このサンプリング結
果に基づいて、送信ＦＩＦＯメモリ部２ａ若しくは受信
ＦＩＦＯメモリ部２ｂのデータ蓄積状態がエンプティ状
態、若しくはフル状態に近づいているか否かを判別する
。この判別において、エンプティ状態に近いと判断され
た場合には、ＣＰＵ４０から転送されたデータの送信Ｆ
ＩＦＯメモリ部２ａへの書込みが行われ、また、上記判
別においてフル状態に近いと判断された場合には、ＣＰ
Ｕ４０の指示により受信ＦＩＦＯメモリ２ｂからのデー
タ読出しが行われる。

このようにＦＩＦＯレジスタ１３の保持内容をＬＳＩ３
０の外部に出力可能に構成した場合には、このＦＩＦＯ
レジスタ１３の保持内容をＣＰＵ４０によりサンプリン
グすることで、ＦＩＦＯメモリが実際にエンプティ状態
若しくはフル状態になる前に、データの書込み若しくは
読出しを開始させることか可能となるから、上記実施例
の場合と同様にオーバラン及びアンダランの発生を未然
に防止することができ、ＣＰＵ４０の負担ａ減が図れる
。

尚、内部データバス７によらず専用ライン及び専用の外
部端子によってＦＩＦＯレジスタ１３の保持内容の外部
出力を可能としてもよい。

更に上記実施例では送信ＦＩＦＯメモリ部２ａと受｛１
ＦＩＦＯメモリ部２ｂとを備えたものについて説明した
が、単一のＦＩＦＯメモリ部を送信用と受信用とに兼用
することもできる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である通信用ＬＳＩに適用
した場合について説明したが、本発明はそれに限定され
るものではなく、ＦＩＦＯメモリを備えたデータ処理装
置などにも広く適用することができる。本発明は、少な
くともＦＩＦＯメモリのオーバラン及びアンダランの発
生を未然に防止する条件のものに適用することができる
，〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち．ＦＩＦＯメモリが実際にフル状態若しくはエ
ンプティ状態になる前にフル状態若しくはエンプティ状
態の切迫を検知し、その検知結果を外部に出力するよう
にしたことにより、ＦＩＦＯメモリのオーバラン及びア
ンダランの発生を未然に防止することができるという効
果を奏する。

また、第１，第２の保持手段の保持内容を外部から書替
え可能とした場合には，切迫検知手段によりＦＩＦＯメ
モリのエンプティ状態若しくはフル状態の切迫が検知さ
れてから，実際にＦＩＦＯメモリがエンプティ状態若し
くはフル状態になるまでの時間を任意に変更できる。

更に、ＦＩＦＯメモリの現在の蓄積データ量に関する情
報を保持し、その保持内容の外部出力を可能とするＦＩ
ＦＯレジスタを設けた場合にも、上記の場合と同様にＦ
ＩＦＯメモリのオーバラン及びアンダランの発生を未然
に防止することができる。

【図面の簡単な説明】

第工図は本発明に係る半導体集積回路の一実施例ブロッ
ク図， 第２図及び第３図は本実施例装置におけるＦＩＦＯメモ
リの記憶エリアを模式的に示す説明図，第４図は他の実
施例ブロック図である。 ２・・・ＦＩＦＯメモリ．３．１３・・・ＦＩＦＯレジ
スタ、４・・・オーバランレジスタ、５・・・アンダラ
ンレジスタ、６・・・切迫検知手段．２０．３０・・・
通信用ＬＳＩ。

Claims (3)

【特許請求の範囲】
1. １．一定の順序でデータの書込み読出しが行われるＦＩ
   ＦＯメモリを備えた半導体集積回路において、上記ＦＩ
   ＦＯメモリのフル状態近くのアドレス情報を保持する第
   １の保持手段と、上記ＦＩＦＯメモリのエンプティ状態
   近くのアドレス情報を保持する第２の保持手段と、ＦＩ
   ＦＯメモリの現在の蓄積データのうち最後に書込まれた
   データのアドレス情報及び上記第１、第２の保持手段の
   保持アドレス情報に基づいて上記ＦＩＦＯメモリのフル
   状態若しくはエンプティ状態の切迫を検知し、その検知
   結果を外部に出力する切迫検知手段とを有する半導体集
   積回路。
2. ２．上記第１、第２の保持手段の保持内容を外部から書
   替え可能に構成された請求項１記載の半導体集積回路。
3. ３．一定の順序でデータの書込み読出しが行われるＦＩ
   ＦＯメモリを備えた半導体集積回路において、上記ＦＩ
   ＦＯメモリの現在の蓄積データ量に関する情報を保持し
   、その保持内容の外部出力を可能とするＦＩＦＯレジス
   タを有する半導体集積回路。