JPH0298300A - マルチチャンネルコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、メモリとマイクロプロセッサまたはコンピュ
ータシステムのインターフェースとの間でデータ転送を
するためのマルチチャンネルコントローラに関する。本
発明は特にデジタル電話交換器で使用するための双方向
性シリアルチャンネルインターフェースを提供するのに
適用できる。かかる交換は、多数の異なるチャンネルを
同時に処理しなければならない。これまでシステムでは
、このことはチャンネルを処理しかつメモリと周辺イン
ターフェースとの間のアクセスを初期化するのに必要な
回路が重複することを意味する。

本発明の目的は、−組の制御回路および組み合わせ論理
回路が複数のチャンネルを処理できるようにすることに
よシこの問題を解消することにある。この解決法の一つ
の利点は、複数のチャンネルに必要な論理回路をＶＬＳ
ＩＣで構成できる仁とにある。次の説明から明らかとな
る本発明の別の利点は、外部から見ることができるチッ
プを詳細に作動させながら共通シリアル双方向性出力を
備えた一組の双方向性シリアルチャンネルコントローラ
として作動できるよう本発明のチップ装置を詳細に作動
させることにある。

本発明は、マルチチャンネルのデータを送り込むことが
できる論理回路を含み、メモリとマイクロプロセッサま
たはコンピュータシステムとの間のデータ転送を行うた
めのマルチチャンネルコントローラにおいて、相互に接
続された並列シフトレジスタの一組を含み、このシフト
レジスタは論理回路からのデータを受けるための入力レ
ジスタと、前記論理回路に出力が接続された出力レジス
タと、最初のクロックパルスで前記入力レジスタにデー
タを入力し、第２クロックパルスで前記入力レジスタ内
のデータをレジスタの組内隣接レジスタに転送し、Ｎ個
のクロックパルスに前記出力レジスタの出力にデータが
生じるようにレジスタをクロック化するクロックを含み
、論理回路は前記クロックの間で前記出力レジスタから
のデータに論理演算を行い、これらの論理演算の結果を
出力するよう作動することを特徴とするマルチチャンネ
ルコントローラから成る。

本発明の理解を容易とするため、添附図面により本発明
を説明する。

次に添附図面のうち第１図を参照すると、この図はコン
ピュータのインターフェース１０を示す。このインター
フェースは、どんなマイクロプロセッサまたはコンピュ
ータシステムにも使用できる。代表例は、モノ−ｏ　−
：ｙ　１５１３（１２０（ＲＴＭ）マイクロプロセッサ
に対するもので、３２本の双方向性データライン、２０
本のアドレスラインおよびマイクロプロセッサのパスに
関連したラインから構成される。これらラインは、デー
タライン１１、アドレスライン１２および制御ライン１
３としてそれぞれ示されている。当然ながら、これらの
数は、単に例示にすキス、コントローラおよびこれと共
に使用されるマイクロプロセッサまたはコンピュータシ
ステムごとに変わる。

マルチチャンネルコントローラ自体は、全体を番号１５
で表示しである。これから述べるシステムではコントロ
ーラ１５との間のデータ転送アクセスは、コントローラ
自体または関連するマイクロプロセッサまたはコンピュ
ータによシ開始できる。こうしてコントローラ１５に所
定のアドレスを割シ合て、関連するマイクロプロセッサ
またはコンピュータがコｙ　）　ｏ　−、ｙｉ５から制
御情報を書き込んだシ読み出したシできるようにする。

コントローラ１５の主な特徴は、−組の並列シフトレジ
スタ２０が設けであることであシ、これらレジスタ２０
はコントローラ１５が取扱うべきチャンネルの数に関連
したデータを含んでいる。これらレジスタはコントロー
ラ１５によ多制御されるチャンネルごとに記憶データを
保持する。アレイ内の個々のレジスタは、特定チャンネ
ルには予め割シ合てられていないが、各チャンネルごと
に等スロットになるよう時間が割シ合てられ九並列な組
のシフトレジスタとして使用される。従って、各チャン
ネルごとのデータはプレイ内を循環し、組合わされた論
理回路２５に連続して与えられる。これらデータは、２
６で表示されたクロック信号に応答してレジスタを通っ
て循環する。

各連続期間の開始点にて論理回路２５に与えられるデー
タは、レジスタｎから生じ、回路２５へ与えられる。各
クロック期間の終了時に７レイ２０のレジスタ１に論理
演算の結果がクロック動作される。これらの結果は、組
み合わせ論理回路２５へ提示のためレジスタｎに再び生
じるまで連続し九クロックごとに個々のレジスタを通っ
て連続的に転送される。レジスタの組２０は、循環メモ
リとして作動する。

コントローラが取扱うことのできる最大チャンネル数は
、プレイ２０に追加レジスタの組を設けるのに必要な回
路素子数およびシステムを実行すべき技術速度によシ限
定される。従ってデータは組み合わせ論理回路２５を伝
播するための一クロック期間に等しい所定時間を有する
。

データは、クロック期間の終了時にはレジスタ１への入
力端で有効でなければならない。この配列の一つの結果
は、−組の組み合わせおよびシフトレジスタロジックを
使用すると、Ｎ組のシーケンスデータを逐次処理できる
ことである。

ある実施態様では、コントローラは４チヤンネルを処理
できる。コントローラが作動されているときデータはア
レイ２０内のレジスタを水平方向のいずれかに移動する
ものとして視ることができる。

組み合わせ論理回路２５とは、この回路によ多制御され
ているチャンネルの各々のための入出力データバスが関
連している。かかる各パスは、双方向のシリアルデータ
インターフェース３０を含み、このシリアルデータイン
ターフェース３０はライン３１により適当な周辺回路に
接続され、シリアルデータタイムスロット入カライン３
２上の信号によりエネーブルされる。

各チャンネルは、ＨＤＬＣタイプの６４キロビット／秒
データリンクにできる。Ｎの値が大きくなればなるほど
、単一の組の組み合わせロジックの使用効率が良くなる
ことが判っている。

上記実施態様では、Ｎの値は４であシ、１２．５ＭＨｚ
のクロック周波数を使用している。

組み合わせ論理回路は、レジスタセット２０に記憶され
たデータまたは進入データに関し、必要な論理機能を奏
することができる。

次に添附図面のうち第２図を参照すると、この図は本発
明に係るＤＭＡ　（ダイレクトメモリアクセス）コント
ローラとシリアルインター７エースコントローラの組み
合わせを示す。

第１図の実施態様に示すように、この図には並列インタ
ーフェース制御回路１０が示しである。この回路１０は
、システムのうちのプロセッサとコントローラとのイン
ターフェースをする。インターフェース回路１０は、ラ
イン４０を介して論理回路２５に対してデータ入力をす
る。回路２５は、シフトレジスタ２０の関連アレイを制
御するためのロジックも含む。この実施態様には、番号
４１および４２が付けられた２組の並列シフトレジスタ
がある。回路２５からそれぞれの組４１．４２に接続す
る２本のライン４３．４４が設けられている。ライン４
３は、ダイレクトメモリアクセスに関するデータを搬送
し、ライン４４はシリアルチャンネルインターフェース
に関するデータを搬送する。２組の並列レジスタは、各
クロック期間の終了時に２組４１．４２のレジスタＮに
よシライン４５．４６を通して回路２５の入力端へデー
タが与えられるよう第１図を参照して説明したように作
動する。回路２５の出力ライン４４は分岐しており、イ
ンターフェース回路１０にも入力信号を与える。回路２
５からのライン４３も分岐し、外部シリアルチャンネル
インターフェース３０へ入力信号を与える。レジスタの
組４１．４２の名々は、第１図中の一つの組２０と全く
同じように作動する。しかしながら、シリアルチャンネ
ルインターフェース機能とダイレクトメモリアクセス機
能との間ではある程度のハンドシエイキングが必要であ
る。このことは、シリアルチャンネルインターフェース
計算とＤＭＡ計算をそれぞれ扱う論理回路２５部分を相
互に接続するライン４７により行なわれる。インターフ
ェース３０は外部クロック５０と外部制御人力５１とを
有する。インターフェース３０は双方向性シリアルリン
ク５２とマルチチャンネルコントローラとのインターフ
ェースをする。

図のうちの第３図は、第１の実施態様中のレジスタ配列
と同じように機能するが、データがシリアルおよび／ｌ
たは並列状に入力されるレジスタ配列を示す。データは
、シリアルかつ並列状にも出力できる。第１図に示すよ
うに、レジスタの組は４つのレジスタ０．１．２および
３を有する。この実施態様では、各レジスタは８ビツト
と広いが、レジスタ内のレジスタの幅は任意に限定され
るのではない。この幅は、所望の論理機能を奏するのに
要するデータビット量に純粋に定められるからである。

第３図の実施態様では、８つの並列出力Ａ’−Ｉ（’が
レジスタバンク０の出力に生じるようレジスタバンクに
８つのビットＡ−Ｈがクロック化できる。これらの出力
は、８つの３−１マルチプレクサ５０−５７のプレイの
個々の一つにそれぞれ供給される。マルチプレクサ５０
は、シリアルデータ用の入力６０を有し、その第３の入
力には、８ビツトの並列データ入力ストリームに−Ｈ“
の一つのビットが与えられ、他のマルチプレクサの各省
がこの並列ストリームのうちの一つのビットを受ける。

レジスタ０からマルチプレクサ５０−５７のうちの一つ
に接続する並列出力ラインの各々は、隣接するマルチプ
レクサにも接続するよう分岐している。よって、マルチ
プレクサ５３は、−クロック時間ごとにレジスタ０から
一つの入力ビットＤ′、並列入力データストリームから
一つの入力ビツトＤ“、およびレジスタ０から一つの入
力Ｃ′を受ける。

マルチプレクサ５０−５７のアレイには一対の制御入力
ＳＯおよびＳｌが設けられている。これら入力は、マル
チプレクサアレイで３つの異なるローカルオペレーショ
ンを行う。これらのオペレーションとは、それぞれ ａ）ノーシフト ｂ）シフトライト リ　並列ロードである。

マルチプレクサアレイの出力大“−ＰＰは、次のクロッ
ク時間の間に並列出力としていずれもパス４０を通して
レジスタアレイへ戻されたシ、システムの並列出力とも
なる。ライン６１ではシリアル出力が得られる。

第３図は、第１図を参照して基本形を説明した並列シフ
トレジスタ装置を論理回路２５と共に使用して、取扱い
中の４本のチャンネルの各省に対する並列ロードの８ビ
ツトのシリアルシフトレジスタ機能をどのように春する
かを示す。

既述のように、本発明に係るインターフェースコントロ
ーラは、多数の異なるチャンネルを同時に処理しなけれ
ばならないデジタル電話システムで使用するのに特に適
す。第４図にががるシステムをブロック状に示す。デジ
タル電話システムで使用する場合、このインターフェー
スコントローラは、ファラド信号化リンクコントローラ
（Ｑ８ＬＣ）として知られておシ、４本のＨＤＬＣタイ
プの６４キロビット／秒のシリアルデータチャンネルま
たはリンクとなる。

本発明に係るコントローラとインターフェースされる代
表的パルスコード変ｌ！（ＰＣＭ）ストリームは、一つ
の２メガビット／秒のストリームに時分割多重化され九
３２の６４キロビット／秒ノストリームを搬送する。こ
のＰＣＭストリ−ムは３２チヤンネルの各々が一つのタ
イムスロットに割ｐ合てられた７レームに分割され、各
タイムスロットは８ビツトを搬送する７レーム内にある
。従って、一つのフレームＦ１２５６ビツトを含む。既
述のように、これまで述べた種類のＱＳＬＣ回路は、４
つの６４キロビット／秒のデータストリームを処理でき
る。第４図は、４よシも大きい６４キロビット／秒のデ
ータストリームの数を処理するようどのように多数のＱ
ＳＬＣを組み合わせできるかを示す。上記種類の２メガ
ビット／秒のＰＣＭストリームのすべての３２本のチャ
ンネルを処理するには８つのＱＳＬＣが必要であること
は明らかである。

第４図に多数のＱＳＬＣとＰＣＭストリームとの間のイ
ンターフェースの基本要素を示す。この図では、ＱＳＬ
Ｃと表示され九デバイスの各々は、第１図を参照して説
明したタイプの一つのコントローラに等価なものである
。

第４図では、メインコンピュータバスハ、番号７０で示
してあシ、３つのＱＳＬＣ回路６０゜＜Ｓｌ、　６２に
接続されておシ、これら回路の各々はクロックとタイム
スロット制御人力６４を有する。既述のように、条件に
従ってとのＱＳＬＣ回路の数は増加できる。Ｑ８ＬＣ回
路の各々は双方向性ＰＣＭシリアルインターフェース７
２を介してＰＣＭインターフェース論理回路７３に結合
され、この回路７３でクロックおよびタイムスロット制
御信号が発生される。インターフェース７２は、Ｑ８Ｌ
Ｃ回路を双方向性ＰＣＭストリーム６８にリンクする。

【図面の簡単な説明】

第１図は、本発明に係るマルチチャンネルコントローラ
のブロック図、第２図は、第２の実施態様のブロック図
、第３図は、チャンネルの利用を最大にするための装置
、第４図は多重化デジタルデータ伝送りステム内で本発
明のコントローラをどのように組み合わせできるかを示
すブロック図である。 １・・・入力レジスタ ２０・・・並列シフトレジスタの組 ２５・・・論理回路 ２６・・・クロック

Claims (6)

【特許請求の範囲】
1. （１）マルチチャンネルのデータを送り込むことができ
   る論理回路（２５）を含み、メモリとマイクロプロセッ
   サまたはコンピュータシステムとの間のデータ転送を行
   うためのマルチチャンネルコントローラにおいて、 相互に接続された並列シフトレジスタの一組を含み、こ
   のシフトレジスタは論理回路からのデータを受けるため
   の入力レジスタ（１）と、前記論理回路（２５）に出力
   が接続された出力レジスタ（ｎ）と、最初のクロックパ
   ルスで前記入力レジスタにデータを入力し、第２クロッ
   クパルスで前記入力レジスタ内のデータをレジスタの組
   内隣接レジスタに転送し、Ｎ個のクロックパルスの後に
   前記出力レジスタの出力にデータが生じるようにレジス
   タ（２０）をクロック化するクロック（２６）を含み、
   論理回路（２５）は前記クロックの間で前記出力レジス
   タからのデータに論理演算を行い、これらの論理演算の
   結果を出力するよう作動することを特徴とするマルチチ
   ャンネルコントローラ。
2. （２）前記論理回路（２５）の入力に接続された第１双
   方向性シリアルデータインターフェース（１０）と前記
   論理回路の出力に接続された第２双方向性シリアルイン
   ターフェース（３０）とを含むことを特徴とする請求項
   １記載のコントローラ。
3. （３）並列データを相互接続並列レジスタの前記組のう
   ちの一つのレジスタにクロック化し、前記組の他のレジ
   スタから並列にデータを読み出すようにする手段が設け
   られていることを特徴とする請求項１記載のコントロー
   ラ。
4. （４）マルチプレクサ（５０）の一組を含み、各マルチ
   プレクサは、前記他のレジスタの並列出力のうちの２つ
   以上からの出力に関連することを特徴とする請求項１記
   載のコントローラ。
5. （５）前記マルチプレクサの各々は、前記レジスタの組
   を通過していないデータを受けるための別の入力を有す
   る請求項４記載のコントローラ。
6. （６）ダイレクトメモリアクセス（ＤＭＡ）コントロー
   ラ（４２）を含み、このコントローラは前記論理回路か
   らのＤＭＡデータを受け、前記論理回路（２５）へデー
   タを戻すよう前記論理回路（２５）に相互接続された並
   列シフトレジスタの第２の組を含み、コントローラが作
   動中の前記クロック手段は前記双方のレジスタの組をク
   ロック化するよう作動することを特徴とする請求項４記
   載のコントローラ。