JPH0290320A - 擬似乱数発生回路 - Google Patents
擬似乱数発生回路Info
- Publication number
- JPH0290320A JPH0290320A JP63241053A JP24105388A JPH0290320A JP H0290320 A JPH0290320 A JP H0290320A JP 63241053 A JP63241053 A JP 63241053A JP 24105388 A JP24105388 A JP 24105388A JP H0290320 A JPH0290320 A JP H0290320A
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- JP
- Japan
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- pseudo
- random number
- generation circuit
- period
- number generation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、０，１の信号系列からなる擬似乱数を発生さ
せる擬似乱数発生回路に係り、特にランダム性が高（周
期が長い擬似乱数を発生するのに好適な擬似乱数発生回
路に関する。
せる擬似乱数発生回路に係り、特にランダム性が高（周
期が長い擬似乱数を発生するのに好適な擬似乱数発生回
路に関する。
従来技術としては、「乱数の知識」脇本和昌・著 疎化
出版 １９７０年発行の第２６頁〜第３５頁に記載され
ているように１乗算型合同法および混合型合同法をコン
ピュータに適用して乱数を発生させる方法や、「乱数と
モンテカルロ法」宮武修、脇本和昌・共著、疎化出版
１９７８年発行の第１６頁〜第２０頁に記載されている
よ５に物理現象を利用して擬似乱数を発生させる方法、
および、第３図に示すようなシフトレジスタ１とイクス
クル−シブオア（Ｅ−ＯＲ）ゲートからなるＭ系列発生
回路をもって発生させる方法等がある。Ｍ系列発生回路
については「符号理論」今井秀樹、岩垂好裕。
出版 １９７０年発行の第２６頁〜第３５頁に記載され
ているように１乗算型合同法および混合型合同法をコン
ピュータに適用して乱数を発生させる方法や、「乱数と
モンテカルロ法」宮武修、脇本和昌・共著、疎化出版
１９７８年発行の第１６頁〜第２０頁に記載されている
よ５に物理現象を利用して擬似乱数を発生させる方法、
および、第３図に示すようなシフトレジスタ１とイクス
クル−シブオア（Ｅ−ＯＲ）ゲートからなるＭ系列発生
回路をもって発生させる方法等がある。Ｍ系列発生回路
については「符号理論」今井秀樹、岩垂好裕。
宮用洋・共著、昭晃堂 １９７３年発行の１２８〜１２
９頁に記載されている。
９頁に記載されている。
上記従来技術のうち乗算型合同法・混合型合同法ヲコン
ピュータに適用して乱数を発生させる方法は、ランダム
性の高い乱数を発生させるためにば、大量の乱数を短時
間のうちに発生させる事が難しく、物理現象を利用して
乱数を発生させる方法は、乱数発生のための装置構成が
大規模になる上、制御が難しい等の問題点がある。また
１Ｍ系列発生回路によって乱数を発生させる方法は０回
路構成が簡単になるという利点はあるが、得られた乱数
系列のランダム性において特性が良（ないという問題点
がある。
ピュータに適用して乱数を発生させる方法は、ランダム
性の高い乱数を発生させるためにば、大量の乱数を短時
間のうちに発生させる事が難しく、物理現象を利用して
乱数を発生させる方法は、乱数発生のための装置構成が
大規模になる上、制御が難しい等の問題点がある。また
１Ｍ系列発生回路によって乱数を発生させる方法は０回
路構成が簡単になるという利点はあるが、得られた乱数
系列のランダム性において特性が良（ないという問題点
がある。
本発明の目的は、ランダム性が高く周期の長い乱数系列
をリアルタイムで発生し得る。簡易な構成の乱数発生回
路を提供する事にある。
をリアルタイムで発生し得る。簡易な構成の乱数発生回
路を提供する事にある。
上記目的は１周期ルの擬似乱数を発生させる第１の擬似
乱数発生回路と、出方乱数値自体をデータとして予め蓄
積した記憶回路と該記憶回路からのデータ読み出しを制
御する制御回路とからなり周期九′（ｒＬ′≠ｒＬ）の
擬似乱数を発生させる第２の擬似乱数発生回路と、前記
２系統の責似乱数化゛号を入力とするイクスクル−シブ
オア（Ｅ−ＯＲＩ’−トもしくはイクスクル−シブノア
（Ｅ−ＮＯＲ）ゲートによって擬似乱数発生回路を構成
する事によシ達成される。
乱数発生回路と、出方乱数値自体をデータとして予め蓄
積した記憶回路と該記憶回路からのデータ読み出しを制
御する制御回路とからなり周期九′（ｒＬ′≠ｒＬ）の
擬似乱数を発生させる第２の擬似乱数発生回路と、前記
２系統の責似乱数化゛号を入力とするイクスクル−シブ
オア（Ｅ−ＯＲＩ’−トもしくはイクスクル−シブノア
（Ｅ−ＮＯＲ）ゲートによって擬似乱数発生回路を構成
する事によシ達成される。
第２の擬似乱数発生回路の記憶回路内に物理埃。
象等を利用して得られたランダム性の高い乱数データを
所望の周期長分だけ蓄積しておき、読み出し制御回路に
よってデータを読み出す事により周期ルのランダム性の
高い第２の擬似乱数を発生させる。この第２の擬似乱数
と１周期ルの第１の擬似乱数発生回路によって得られた
第１の擬似乱数について、イクスクル−シブオア（Ｅ−
ＯＲ）ゲートにより排他的論理和なとる事によシ、出力
される第３の擬似乱数は、第２の擬似乱数の性質を維持
してランダム性の高いものとなり、また、その周期はル
とルの最小公倍数となるため第３の擬似乱数の周期ルは
第１および第２の擬似乱数の周期よりも長（なる。また
、第２の擬似乱数発生回路は記憶回路からの読み出し速
度で、第２の擬似乱数ができるので高速度の擬似乱数発
生が可能であり、第１の擬似乱数発生回路として、第２
の擬似乱数発生回路と同等もしくはそれ以上の速度で擬
似乱数の発生が可能な回路を組み合わせる事により、第
３の擬似乱数を高速度で発生し得る。同様に、イクスク
ル−シブノア（Ｅ−ＮＯＲ）ゲートを用いた場合におい
ては、第３の擬似乱数の′″１”とＯ″が反転するだけ
で、Ｅ−ＯＲゲートの場合と同様の効果が得られる。
所望の周期長分だけ蓄積しておき、読み出し制御回路に
よってデータを読み出す事により周期ルのランダム性の
高い第２の擬似乱数を発生させる。この第２の擬似乱数
と１周期ルの第１の擬似乱数発生回路によって得られた
第１の擬似乱数について、イクスクル−シブオア（Ｅ−
ＯＲ）ゲートにより排他的論理和なとる事によシ、出力
される第３の擬似乱数は、第２の擬似乱数の性質を維持
してランダム性の高いものとなり、また、その周期はル
とルの最小公倍数となるため第３の擬似乱数の周期ルは
第１および第２の擬似乱数の周期よりも長（なる。また
、第２の擬似乱数発生回路は記憶回路からの読み出し速
度で、第２の擬似乱数ができるので高速度の擬似乱数発
生が可能であり、第１の擬似乱数発生回路として、第２
の擬似乱数発生回路と同等もしくはそれ以上の速度で擬
似乱数の発生が可能な回路を組み合わせる事により、第
３の擬似乱数を高速度で発生し得る。同様に、イクスク
ル−シブノア（Ｅ−ＮＯＲ）ゲートを用いた場合におい
ては、第３の擬似乱数の′″１”とＯ″が反転するだけ
で、Ｅ−ＯＲゲートの場合と同様の効果が得られる。
以下１本発明の実施例を第１図により説明する。
第１図は実施例の構成を示したものである。実施例の回
路は、擬似乱数の発生タイミングを与えるクロックによ
シ駆動されるカウンタ３とカウンタ３の出力をアドレス
確定信号とするリードオンリメモリ（ＲＯＭ）４からな
る擬似乱数発生回路１２と、前記のクロックにより駆動
されるシフトレジスタ１とシフトレジスタｌのＱｃおよ
びＱｇ端子を入力としシフトレジスタ１の入力（ＩＮ）
端子に信号出力するイクスクル−シブオア（Ｅ−ＯＲ）
ゲート２からなるＭ系列発生回路１１と、該Ｍ系列発生
回路１１のシフトレジスタ１から出力される５並列、４ の第１の擬似乱数信号の中の１信号と前記擬似乱数発生
回路１２のＲＯＭ４かも出力される５並列の第２の擬似
乱数信号の中の１＠号を入力とし５ｂｉｔ長の擬似乱数
信号を出力するＥ−ＯＲゲート１３α〜１３ｇにより構
成される。本芙施例ではＥ−ＯＲゲート１３α〜１３ｇ
から１０進値換算でＯ〜３１の範凹の擬（ＩＪ乱数を発
生させる。
路は、擬似乱数の発生タイミングを与えるクロックによ
シ駆動されるカウンタ３とカウンタ３の出力をアドレス
確定信号とするリードオンリメモリ（ＲＯＭ）４からな
る擬似乱数発生回路１２と、前記のクロックにより駆動
されるシフトレジスタ１とシフトレジスタｌのＱｃおよ
びＱｇ端子を入力としシフトレジスタ１の入力（ＩＮ）
端子に信号出力するイクスクル−シブオア（Ｅ−ＯＲ）
ゲート２からなるＭ系列発生回路１１と、該Ｍ系列発生
回路１１のシフトレジスタ１から出力される５並列、４ の第１の擬似乱数信号の中の１信号と前記擬似乱数発生
回路１２のＲＯＭ４かも出力される５並列の第２の擬似
乱数信号の中の１＠号を入力とし５ｂｉｔ長の擬似乱数
信号を出力するＥ−ＯＲゲート１３α〜１３ｇにより構
成される。本芙施例ではＥ−ＯＲゲート１３α〜１３ｇ
から１０進値換算でＯ〜３１の範凹の擬（ＩＪ乱数を発
生させる。
次に動作についてＰ明する。実施例の擬似乱数発生回路
は外部から入力してきたクロックによって駆動され、カ
ウンタ３はクロックによってカウントアツプ動作を行い
、また、シフトレジスタ１はシフト動作を行う。まず０
Ｍ系列発生回路１１の動作であるが、実施例でのＭ系列
発生のための原子多項式はＸ’＋ Ｘ”＋ １であり、
シフトレジスタ１の内部状態はクロック２−１＝３１個
周期で遷移する。そのため、シフトレジスタのＱＡ−Ｑ
１ｉＸ端子からはクロック３１個分を１周幼として、５
並列の擬似乱数信号が出力されＥ−ＯＲゲート１３α〜
１３ｇに入力する。次に擬似乱数発生回路１２の妨作に
ついて説明する。擬似乱数発生回路１２ケ構成するＲＯ
Ｍ４には例えば、物理現象を利用する方法等によって予
め得られている理想的な無限周期の乱数系列の中から抜
き取った有限長の擬似乱数データを蓄積してお（。カウ
ンタ３はクロックによってカウントアツプされ、カウン
タ３の出力がＲＯＭ４の読み出しアドレスを指定して、
ＲＯＭ４から予め蓄積した擬似乱数データを順次読み出
し、５並列の擬似乱数信号としてＥ−ＯＲゲート１３α
〜１３１に対して出力する。このときＲＯＭ ４から出
力される擬似乱数信号はカウンタ３のカウント周期ルに
よって定まる。Ｅ−ＯＲゲート１３α〜１３ｇは。
は外部から入力してきたクロックによって駆動され、カ
ウンタ３はクロックによってカウントアツプ動作を行い
、また、シフトレジスタ１はシフト動作を行う。まず０
Ｍ系列発生回路１１の動作であるが、実施例でのＭ系列
発生のための原子多項式はＸ’＋ Ｘ”＋ １であり、
シフトレジスタ１の内部状態はクロック２−１＝３１個
周期で遷移する。そのため、シフトレジスタのＱＡ−Ｑ
１ｉＸ端子からはクロック３１個分を１周幼として、５
並列の擬似乱数信号が出力されＥ−ＯＲゲート１３α〜
１３ｇに入力する。次に擬似乱数発生回路１２の妨作に
ついて説明する。擬似乱数発生回路１２ケ構成するＲＯ
Ｍ４には例えば、物理現象を利用する方法等によって予
め得られている理想的な無限周期の乱数系列の中から抜
き取った有限長の擬似乱数データを蓄積してお（。カウ
ンタ３はクロックによってカウントアツプされ、カウン
タ３の出力がＲＯＭ４の読み出しアドレスを指定して、
ＲＯＭ４から予め蓄積した擬似乱数データを順次読み出
し、５並列の擬似乱数信号としてＥ−ＯＲゲート１３α
〜１３１に対して出力する。このときＲＯＭ ４から出
力される擬似乱数信号はカウンタ３のカウント周期ルに
よって定まる。Ｅ−ＯＲゲート１３α〜１３ｇは。
Ｍ系列発生回路１１および擬似乱数発生回路１２かう受
信した２系統の擬似乱数系列の排他的論理和なとり所望
の擬似乱数系列として出力する。このとき、Ｅ−ＯＲゲ
ート１３α〜１３ｅから出力される擬似乱数信号は擬似
乱数発生回路１２からＥ−ＯＲゲート１３α〜１３ｇに
入力してくる擬似乱数信号のランダム性と同等もしくは
それ以上になる。以下この点について説明する。
信した２系統の擬似乱数系列の排他的論理和なとり所望
の擬似乱数系列として出力する。このとき、Ｅ−ＯＲゲ
ート１３α〜１３ｅから出力される擬似乱数信号は擬似
乱数発生回路１２からＥ−ＯＲゲート１３α〜１３ｇに
入力してくる擬似乱数信号のランダム性と同等もしくは
それ以上になる。以下この点について説明する。
まず、Ｅ−ＯＲグー） １３α〜１３−から出力される
擬似乱数値の等確率性について説明する。Ｅ−ＯＲゲー
ト１３α〜１３ｇのある特定ゲート、例えば１３αに注
目すると、Ｅ−ＯＲゲート１３αはシフトレジスタ１の
ＱＡ端子およびＲＯＭ４のり、端子から擬似乱数信号を
受信している。シフトレジスタｌかう受信する擬似乱数
信号は、全出力信号中に信号値”１”の占める割合は１
６／３１．同様に０”の占め・る割合はｌ ５／３１と
なる。それに対して、ＲＯＭ４から受信する擬似乱数信
号は、全出力信号中に信号値”１”の占める割合は１／
２＋８．同様に０”の占める割合は１／２−１となる。
擬似乱数値の等確率性について説明する。Ｅ−ＯＲゲー
ト１３α〜１３ｇのある特定ゲート、例えば１３αに注
目すると、Ｅ−ＯＲゲート１３αはシフトレジスタ１の
ＱＡ端子およびＲＯＭ４のり、端子から擬似乱数信号を
受信している。シフトレジスタｌかう受信する擬似乱数
信号は、全出力信号中に信号値”１”の占める割合は１
６／３１．同様に０”の占め・る割合はｌ ５／３１と
なる。それに対して、ＲＯＭ４から受信する擬似乱数信
号は、全出力信号中に信号値”１”の占める割合は１／
２＋８．同様に０”の占める割合は１／２−１となる。
ここで、εは自然乱数の様な理想的な系列長が無限の乱
数から有限区間の系列の乱数を抜き取りＲＯＭに蓄積し
たときに発生する確率的な偏りを示す値であり、 ＲＯ
Ｍ４に蓄積するデータ長が長（なればなる程、１ε１は
Ｏに近付（。以上の事から、Ｅ−ＯＲゲート１３αかも
出力される擬似乱数信号に占める信号値”１″の割合Ｐ
１および”０″の割合ｐｏは以下の式から得られる。
数から有限区間の系列の乱数を抜き取りＲＯＭに蓄積し
たときに発生する確率的な偏りを示す値であり、 ＲＯ
Ｍ４に蓄積するデータ長が長（なればなる程、１ε１は
Ｏに近付（。以上の事から、Ｅ−ＯＲゲート１３αかも
出力される擬似乱数信号に占める信号値”１″の割合Ｐ
１および”０″の割合ｐｏは以下の式から得られる。
、７
ＰＧ ”−×（’ ） ＋ ａｓ ×（２＋ｇ）＝＝
１ ＋ １ 。
１ ＋ １ 。
Ｐ、 ＝旦×（↓＋ｅ）十旦ｘ （−！−ｇ ＞＝１
１゜ ここで−膜内にｅくく１となる事から、Ｅ−ＯＲ１３ａ
から出力される擬似乱数信号中の”０″と１”の出現確
率の差はｐ、−ｐ１＝Ｅ−ｔと極めて少な（なる。
１゜ ここで−膜内にｅくく１となる事から、Ｅ−ＯＲ１３ａ
から出力される擬似乱数信号中の”０″と１”の出現確
率の差はｐ、−ｐ１＝Ｅ−ｔと極めて少な（なる。
同様な事が、Ｅ−ＯＲゲート１３ｂ〜１３−から出力さ
れる擬似乱数信号にも成立する。またＲＯＭ４のり、−
Ｄ４端子から同時に出力される擬似乱数信号は、相互に
独立性があり、かつ１Ｍ系列発生回路１１のシフトレジ
スタ１のＱＡ 〜Ｑｇ端子から出力される擬似乱数信号
とも独立性があるので、結果としてＥ−ＯＲグー） １
３ａ〜１３１から出力される擬似乱数信号についても、
相互に独立性が保たれる。
れる擬似乱数信号にも成立する。またＲＯＭ４のり、−
Ｄ４端子から同時に出力される擬似乱数信号は、相互に
独立性があり、かつ１Ｍ系列発生回路１１のシフトレジ
スタ１のＱＡ 〜Ｑｇ端子から出力される擬似乱数信号
とも独立性があるので、結果としてＥ−ＯＲグー） １
３ａ〜１３１から出力される擬似乱数信号についても、
相互に独立性が保たれる。
従って、Ｅ−ＯＲゲート１３ａ〜１３Ｃからは１０進値
換算でＯ〜３１の値がほぼ等確率で発生する。さら・８ に、ＲＯＭ４のＤｏ−Ｄ４端子から出力される擬似乱数
信号が１周期ｎ以下の範囲においては時系列的に相互に
独立して発生するものと見なせ、かつ。
換算でＯ〜３１の値がほぼ等確率で発生する。さら・８ に、ＲＯＭ４のＤｏ−Ｄ４端子から出力される擬似乱数
信号が１周期ｎ以下の範囲においては時系列的に相互に
独立して発生するものと見なせ、かつ。
先に述べたようにシフトレジスタ１ＯＱＡ 〜Ｑｇ端子
から出力される擬似乱数信号とも独立して発生するので
、Ｅ−ＯＲゲート１３α〜１３１から出力される所望の
擬似乱数信号は時系列的圧相互に独立して発生するもの
と見なす事ができる。
から出力される擬似乱数信号とも独立して発生するので
、Ｅ−ＯＲゲート１３α〜１３１から出力される所望の
擬似乱数信号は時系列的圧相互に独立して発生するもの
と見なす事ができる。
次に１Ｍ系列発生回路１１かもの擬似乱数信号の周期が
２−１ ＝３１で擬似乱数発生回路１２からの擬似乱数
信号の周期がｎである事から、Ｅ−ＯＲゲート１３α〜
１３ｇから出力される所望の擬似乱数信号の周期ルは両
者の最小公倍数の長さとな！０． ｒＬ≠３１のときに
は、Ｍ系列発生回路１１からの擬似乱数信号の周期３１
および、擬似乱数発生回路１２からの擬似乱数信号の周
期ルよりも１周期ルの長さは長（なる。特に、ｒＬと３
１とが互いに累である場合には周期ルは最長となりル＝
３トルとなる。
２−１ ＝３１で擬似乱数発生回路１２からの擬似乱数
信号の周期がｎである事から、Ｅ−ＯＲゲート１３α〜
１３ｇから出力される所望の擬似乱数信号の周期ルは両
者の最小公倍数の長さとな！０． ｒＬ≠３１のときに
は、Ｍ系列発生回路１１からの擬似乱数信号の周期３１
および、擬似乱数発生回路１２からの擬似乱数信号の周
期ルよりも１周期ルの長さは長（なる。特に、ｒＬと３
１とが互いに累である場合には周期ルは最長となりル＝
３トルとなる。
以上のように本発明によれば簡易な回路構成でランダム
性が高く周期の長い擬似乱数信号を実時間で発生可能と
なる。
性が高く周期の長い擬似乱数信号を実時間で発生可能と
なる。
第２図は不発明にかかる第２の実施例の構成を示したも
のである。この例においては、第１の実施例のＭ系列発
生回路１１を、入力クロックで駆動されるカウンタ１０
３とカウンタ３の出力をアドレス確定信号とするＲ Ｏ
Ｍ １０４からなる擬似乱数発生回路１１２に置換した
構成をとっている。
のである。この例においては、第１の実施例のＭ系列発
生回路１１を、入力クロックで駆動されるカウンタ１０
３とカウンタ３の出力をアドレス確定信号とするＲ Ｏ
Ｍ １０４からなる擬似乱数発生回路１１２に置換した
構成をとっている。
本例におけるＥ−ＯＲゲート１３α〜１３ｇから出力さ
れる所望の擬似乱数信号における”０”と”ｌ”の出現
確高の差はｐｏ ｐｉ ＝ ２’１６２となる。ここ
で。
れる所望の擬似乱数信号における”０”と”ｌ”の出現
確高の差はｐｏ ｐｉ ＝ ２’１６２となる。ここ
で。
ε１．ε２は、各々ＲＯＭ４およびＲＯＭ １０４に蓄
積された擬似乱数データ中における′Ｏ”と”１”の確
率的な偏９を示す値である。第１の実施例の説明でも述
べたように、ＲＯＭ４ 、ＲＯＭ１０４に蓄積する擬似
乱数データに物理現象な利用する方法等によるランダム
性の商いデータを用いるならば’１＜＜ １ 、 ’２
＜＜ １なので、上述の出現確率の差２ｇ１８２はよ
り小さ（なる。また、ＲＯＭ４およびＲＯＭ１０４に蓄
積するデータに相互に独立なものな選ぶならば、第１の
実施例の動作の説明と同様の理由からに、Ｅ−ＯＲゲー
ト１３α〜１３ｅからは１０進値換算でＯ〜３１の値が
ほぼ等確率で発生し１時系列的に相互に独立し℃発生す
るものと見なす事ができる。周期については、カウンタ
３の周期ｆＬ１とカウンタ１０３の周期ｎ２との最小公
倍数となりａ ｒＬ１≠ｎ２とすれば第１の実施例と同
様の効果を期待し得る。
積された擬似乱数データ中における′Ｏ”と”１”の確
率的な偏９を示す値である。第１の実施例の説明でも述
べたように、ＲＯＭ４ 、ＲＯＭ１０４に蓄積する擬似
乱数データに物理現象な利用する方法等によるランダム
性の商いデータを用いるならば’１＜＜ １ 、 ’２
＜＜ １なので、上述の出現確率の差２ｇ１８２はよ
り小さ（なる。また、ＲＯＭ４およびＲＯＭ１０４に蓄
積するデータに相互に独立なものな選ぶならば、第１の
実施例の動作の説明と同様の理由からに、Ｅ−ＯＲゲー
ト１３α〜１３ｅからは１０進値換算でＯ〜３１の値が
ほぼ等確率で発生し１時系列的に相互に独立し℃発生す
るものと見なす事ができる。周期については、カウンタ
３の周期ｆＬ１とカウンタ１０３の周期ｎ２との最小公
倍数となりａ ｒＬ１≠ｎ２とすれば第１の実施例と同
様の効果を期待し得る。
本発明によれば、ランダム性が高（周期が長い擬似乱数
を、簡易な回路構成でしかも高速度で発生し得るので性
能向上の点で効果がある。
を、簡易な回路構成でしかも高速度で発生し得るので性
能向上の点で効果がある。
第１図は本発明の第１の実施例の構成図、第２図は第２
の実施例の構成図、第３図は従来技術における擬似乱数
発生回路の構成図である。 １・・・シフトレジスタ、２・・・Ｅ−ＯＲグー）。 ３・・・カウンタ、 ４・・・ＲＯＭ 。 １１・・・Ｍ系列発生回路。 １２・・・擬似乱数発生回路。 １３α〜１３ｇ −−−Ｅ−ＯＲゲ − ト 。 、１１゜ １０３・・・カウンタ、１０４・・・ＲＯＭ。 １１２・・・擬似乱数発生回路。 、１２
の実施例の構成図、第３図は従来技術における擬似乱数
発生回路の構成図である。 １・・・シフトレジスタ、２・・・Ｅ−ＯＲグー）。 ３・・・カウンタ、 ４・・・ＲＯＭ 。 １１・・・Ｍ系列発生回路。 １２・・・擬似乱数発生回路。 １３α〜１３ｇ −−−Ｅ−ＯＲゲ − ト 。 、１１゜ １０３・・・カウンタ、１０４・・・ＲＯＭ。 １１２・・・擬似乱数発生回路。 、１２
Claims (1)
- １、周期ｎの擬似乱数を発生させる第１の擬似乱数回路
と周期ｎ（ｎ≠ｎ）の擬似乱数を発生させる第２の擬似
乱数発生回路と前記２系統の擬似乱数を入力とするイク
スクル−シブオア（Ｅ−ＯＲ）ゲートもしくはイクスク
ル−シブノア（Ｅ−ＮＯＲ）ゲートからなる擬似乱数発
生回路において、前記第２の擬似乱数回路が出力乱数値
自体をデータとして予め蓄積した記憶回路と該記憶回路
からのデータ読み出しを制御する制御回路とからなる事
を特徴とする擬似乱数発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241053A JPH0290320A (ja) | 1988-09-28 | 1988-09-28 | 擬似乱数発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241053A JPH0290320A (ja) | 1988-09-28 | 1988-09-28 | 擬似乱数発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0290320A true JPH0290320A (ja) | 1990-03-29 |
Family
ID=17068609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241053A Pending JPH0290320A (ja) | 1988-09-28 | 1988-09-28 | 擬似乱数発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0290320A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002268875A (ja) * | 2001-03-12 | 2002-09-20 | Nec Corp | 乱数生成装置 |
| US7257607B2 (en) | 2002-04-19 | 2007-08-14 | Nec Corporation | Random number generating apparatus, random number generating method, program for generating random numbers, audio decoder and audio decoding method |
| JP2014142699A (ja) * | 2013-01-22 | 2014-08-07 | Denso Corp | 乱数発生装置およびそれを用いた車両制御装置 |
| JP2016127519A (ja) * | 2015-01-07 | 2016-07-11 | Ｎｅｃスペーステクノロジー株式会社 | 通信装置、通信方法及び通信システム |
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1988
- 1988-09-28 JP JP63241053A patent/JPH0290320A/ja active Pending
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