JPH02254819A - アナログ・デジタル変換回路 - Google Patents
アナログ・デジタル変換回路Info
- Publication number
- JPH02254819A JPH02254819A JP7700789A JP7700789A JPH02254819A JP H02254819 A JPH02254819 A JP H02254819A JP 7700789 A JP7700789 A JP 7700789A JP 7700789 A JP7700789 A JP 7700789A JP H02254819 A JPH02254819 A JP H02254819A
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- JP
- Japan
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- output
- signal
- adc
- analog
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ・デジタル変換回路に関し、特に通常
のアナログ・デジタル変換器を用いて異常入力に対処す
るアナログ・デジタル変換回路に関する。
のアナログ・デジタル変換器を用いて異常入力に対処す
るアナログ・デジタル変換回路に関する。
従来、この種のアナログ・デジタル変換回路はアナログ
入力信号をサンプリングクロックに同期してデジタル信
号に変換するアナログ・デジタル変換器（以下、ＡＤＣ
と称す）により構成されている。
入力信号をサンプリングクロックに同期してデジタル信
号に変換するアナログ・デジタル変換器（以下、ＡＤＣ
と称す）により構成されている。
第３図はかかる従来の一例を示すアナログ・デジタル変
換回路のブロック図である。
換回路のブロック図である。
第３図に示すように、従来のアナログ・デジタル変換回
路は入力端子１より入力される入力信号をサブリングク
ロックに同期してアナログ値をデジタル値に変換するＡ
ＤＣ２を有し、その出力を０本のデータバス３を介して
出力端子群８に出力している。
路は入力端子１より入力される入力信号をサブリングク
ロックに同期してアナログ値をデジタル値に変換するＡ
ＤＣ２を有し、その出力を０本のデータバス３を介して
出力端子群８に出力している。
上述した従来のアナログ・デジタル変換回路は、アナロ
グ値の入力信号をサンプリングクロックに同期させてデ
ジタル値に変換し、そのまま出力端子に出力する構成で
あるなめ、突発的な外乱による異常アナログ信号が入力
された時にもその信号をそのまま変換し出力してしまう
という欠点がある。
グ値の入力信号をサンプリングクロックに同期させてデ
ジタル値に変換し、そのまま出力端子に出力する構成で
あるなめ、突発的な外乱による異常アナログ信号が入力
された時にもその信号をそのまま変換し出力してしまう
という欠点がある。
本発明の目的は、かかる突発的な外乱による異常アナロ
グ信号に対してもこれを無視し、正常な入力信号に対し
ての変換を実現できるアナログ・デジタル変換回路を提
供することにある。
グ信号に対してもこれを無視し、正常な入力信号に対し
ての変換を実現できるアナログ・デジタル変換回路を提
供することにある。
本発明のアナログ・デジタル変換回路は、アナログ信号
を入力としサンプリングクロックに同期してデジタル信
号に変換するアナログ・デジタル変換器と、前記アナロ
グ・デジタル変換器の出力デジタル信号を入力して全ビ
ット共に°“０′′又は全ビット共に“１゛′を検出し
データラッチ禁止信号を出力する全ビット°′０”又は
全ビット“１′。
を入力としサンプリングクロックに同期してデジタル信
号に変換するアナログ・デジタル変換器と、前記アナロ
グ・デジタル変換器の出力デジタル信号を入力して全ビ
ット共に°“０′′又は全ビット共に“１゛′を検出し
データラッチ禁止信号を出力する全ビット°′０”又は
全ビット“１′。
検出回路と、前記検出回路のデータラッチ禁止信号を制
御入力とするクロック制御回路と、前記アナログ・デジ
タル変換器の出力デジタル信号をデータラッチクロック
に同期してラッチし出力するデータ保持回路とを有して
構成される。
御入力とするクロック制御回路と、前記アナログ・デジ
タル変換器の出力デジタル信号をデータラッチクロック
に同期してラッチし出力するデータ保持回路とを有して
構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すアナログ・デジタル変
換回路のブロック図である。
換回路のブロック図である。
第１図に示すように、本実施例は入力端子１から信号レ
ベルが適正化されたアナログ入力信号が入力され且つサ
ンプリングクロックに同期してデジタル値に変換し９本
のデータバス３に出力するＡＤＣ２と、データバス３上
のデータが全ビット共に“０”である時および全ビット
共に“１′°である時にだけデータラッチ禁止信号をデ
ータラッチ禁止信号線９に出力する全ビット”Ｏ”又は
全ビット“１”検出回路４と、この全ビット“′Ｏ”又
は全ビット“１″検出路４からのデータラッチ禁止信号
が入力されている時にはデータラッチクロックの出力を
停止するクロック制御回路５と、クロック制御回路５か
ら入力されるデータラッチクロックに同期してデータバ
ス３上のデータを保持するデータ保持回路６とを有して
いる。かかる変換回路におけるクロック制御回路５は全
ピッド０″又は全ビット“１”検出回路４からのデータ
ラッチ禁止信号が入力されていない時には、データ保持
回路６に対してデータラッチクロックを出力する。また
、このデータ保持回路６においては、一つ前に入力され
たデータラッチクロックに同期して保持されていたデー
タをデータバス７を介して出力端子群８に出力する。
ベルが適正化されたアナログ入力信号が入力され且つサ
ンプリングクロックに同期してデジタル値に変換し９本
のデータバス３に出力するＡＤＣ２と、データバス３上
のデータが全ビット共に“０”である時および全ビット
共に“１′°である時にだけデータラッチ禁止信号をデ
ータラッチ禁止信号線９に出力する全ビット”Ｏ”又は
全ビット“１”検出回路４と、この全ビット“′Ｏ”又
は全ビット“１″検出路４からのデータラッチ禁止信号
が入力されている時にはデータラッチクロックの出力を
停止するクロック制御回路５と、クロック制御回路５か
ら入力されるデータラッチクロックに同期してデータバ
ス３上のデータを保持するデータ保持回路６とを有して
いる。かかる変換回路におけるクロック制御回路５は全
ピッド０″又は全ビット“１”検出回路４からのデータ
ラッチ禁止信号が入力されていない時には、データ保持
回路６に対してデータラッチクロックを出力する。また
、このデータ保持回路６においては、一つ前に入力され
たデータラッチクロックに同期して保持されていたデー
タをデータバス７を介して出力端子群８に出力する。
第２図は第１図に示す変換回路の動作を説明するための
信号波形図である。
信号波形図である。
第２図に示すように、入力端子１に入力される信号９は
その信号レベルがＡＤＣ変換範囲内で変動する波形であ
り、これに雑音信号１０が重畳された状態を示している
。この入力信号９が第１図に示すＡＤＣ２に入力される
と、ＡＤＣ出力１１が出力され、出力端子群８から出力
信号１２として出力される。このＡＤＣ出力１１はサン
プリングクロック１３に同期して変化し、また出力信号
１２はデータラッチクロック１４に同期して変化してい
る。ここで、全ビット“０”又は全ピッド１”検出回路
４で雑音信号１０が検出されると、データラッチ禁止信
号１５が出力され、ＡＤＣ出力１１のすべてを出力しな
いように制御している。すなわち、この場合はＡＤＣ出
力信号１１が最大値（全ビット共“１”）の時に、デー
タラッチ禁止信号１５が出力されている。
その信号レベルがＡＤＣ変換範囲内で変動する波形であ
り、これに雑音信号１０が重畳された状態を示している
。この入力信号９が第１図に示すＡＤＣ２に入力される
と、ＡＤＣ出力１１が出力され、出力端子群８から出力
信号１２として出力される。このＡＤＣ出力１１はサン
プリングクロック１３に同期して変化し、また出力信号
１２はデータラッチクロック１４に同期して変化してい
る。ここで、全ビット“０”又は全ピッド１”検出回路
４で雑音信号１０が検出されると、データラッチ禁止信
号１５が出力され、ＡＤＣ出力１１のすべてを出力しな
いように制御している。すなわち、この場合はＡＤＣ出
力信号１１が最大値（全ビット共“１”）の時に、デー
タラッチ禁止信号１５が出力されている。
この動作例では、入力信号９がＡＤＣ変換範囲内で変動
している時、すなわち入力信号が正常な時には、ＡＤＣ
出力信号を順に出力端子群８に出力している。しかし、
入力信号９が突発的な外乱によりＡＤＣ変換範囲外の異
常な入力レベル１０となった時には、ＡＤＣ２の出力１
１が全ビット共“１゛°となる。この全ビット共“１“
となったデータを、前述したように、全ビット“０″又
は全ビット“１パ検出回路４が検出し、データラッチ禁
止信号１５を出力する。この時、クロック制御回路５は
データラッチクロック１４をデータ保持回路６に出力し
ないので、データ保持回路６は突発的な外乱による異常
データをラッチせず、一つ前にラッチした正常なデータ
を保持し出力端子群８に出力し続ける。尚、この動作は
ＡＤＣ出力信号１１が全ビット共゛０”となった時も同
様である。
している時、すなわち入力信号が正常な時には、ＡＤＣ
出力信号を順に出力端子群８に出力している。しかし、
入力信号９が突発的な外乱によりＡＤＣ変換範囲外の異
常な入力レベル１０となった時には、ＡＤＣ２の出力１
１が全ビット共“１゛°となる。この全ビット共“１“
となったデータを、前述したように、全ビット“０″又
は全ビット“１パ検出回路４が検出し、データラッチ禁
止信号１５を出力する。この時、クロック制御回路５は
データラッチクロック１４をデータ保持回路６に出力し
ないので、データ保持回路６は突発的な外乱による異常
データをラッチせず、一つ前にラッチした正常なデータ
を保持し出力端子群８に出力し続ける。尚、この動作は
ＡＤＣ出力信号１１が全ビット共゛０”となった時も同
様である。
この結果、入力端子１に入力される入力信号９の信号レ
ベルがＡＤＣ変換範囲内の正常な値の時には、それをア
ナログ−デジタル変換した結果を順に出力し、−万人力
信号９の信号レベルがＡＤＣ変換範囲外の異常な値１０
の時には一つ前にラッチした正常なデータを出力し続け
て異常なデータを出力しないようにすることができる。
ベルがＡＤＣ変換範囲内の正常な値の時には、それをア
ナログ−デジタル変換した結果を順に出力し、−万人力
信号９の信号レベルがＡＤＣ変換範囲外の異常な値１０
の時には一つ前にラッチした正常なデータを出力し続け
て異常なデータを出力しないようにすることができる。
以上説明したように、本発明のアナログ・デジタル変換
回路は、入力端子に接続されたＡＤＣの出力にデータ保
持回路と、全ビット“′０”又は全ピッド１″検出回路
とを接続し、この検出回路によりＡＤＣの出力信号のラ
ッチタイミングを制御することにより、入力信号に対す
るＡＤＣ変換範囲を設定することができるので、突発的
な外乱による異常データを出力しないようにすることが
できるという効果がある。
回路は、入力端子に接続されたＡＤＣの出力にデータ保
持回路と、全ビット“′０”又は全ピッド１″検出回路
とを接続し、この検出回路によりＡＤＣの出力信号のラ
ッチタイミングを制御することにより、入力信号に対す
るＡＤＣ変換範囲を設定することができるので、突発的
な外乱による異常データを出力しないようにすることが
できるという効果がある。
第１図は本発明の一実施例を示すアナログ・デジタル変
換回路のブロック図、第２図は第１図に示す変換回路の
動作を説明するための信号波形図、第３図は従来の一例
を示すアナログ・デジタル変換回路のブロック構成図で
ある。 １・・・入力端子、２・・・アナログ・ディジタル変換
器（ＡＤＣ）、３．７・・・データバス、４・・・全ビ
ット“ＯＩ＋又は全ピッド１″検出回路、５・・・クロ
ック制御回路、６・・・データ保持回路、８・・・出力
端子群、９・・・入力信号、１０・・・雑音信号、１１
・・・ＡＤＣ出力信号、１２・・・出力信号、１３・・
・サンプリングクロック、１４・・・データラッチクロ
ック、１５・・・データラッチ禁止信号。
換回路のブロック図、第２図は第１図に示す変換回路の
動作を説明するための信号波形図、第３図は従来の一例
を示すアナログ・デジタル変換回路のブロック構成図で
ある。 １・・・入力端子、２・・・アナログ・ディジタル変換
器（ＡＤＣ）、３．７・・・データバス、４・・・全ビ
ット“ＯＩ＋又は全ピッド１″検出回路、５・・・クロ
ック制御回路、６・・・データ保持回路、８・・・出力
端子群、９・・・入力信号、１０・・・雑音信号、１１
・・・ＡＤＣ出力信号、１２・・・出力信号、１３・・
・サンプリングクロック、１４・・・データラッチクロ
ック、１５・・・データラッチ禁止信号。
Claims (1)
- アナログ信号を入力としサンプリングクロックに同期し
てデジタル信号に変換するアナログ・デジタル変換器と
、前記アナログ・デジタル変換器の出力デジタル信号を
入力して全ビット共に“０”又は全ビット共に“１”を
検出しデータラッチ禁止信号を出力する全ビット“０”
又は全ビット“１”検出回路と、前記検出回路のデータ
ラッチ禁止信号を制御入力とするクロック制御回路と、
前記アナログ・デジタル変換器の出力デジタル信号をデ
ータラッチクロックに同期してラッチし出力するデータ
保持回路とを有することを特徴とするアナログ・デジタ
ル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7700789A JPH02254819A (ja) | 1989-03-28 | 1989-03-28 | アナログ・デジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7700789A JPH02254819A (ja) | 1989-03-28 | 1989-03-28 | アナログ・デジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02254819A true JPH02254819A (ja) | 1990-10-15 |
Family
ID=13621706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7700789A Pending JPH02254819A (ja) | 1989-03-28 | 1989-03-28 | アナログ・デジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02254819A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5949246B2 (ja) * | 1980-08-27 | 1984-12-01 | ザ ダウ ケミカル コンパニ− | エラストマ−系ポリウレタン−ポリ尿素ポリマ− |
| JPS6159913A (ja) * | 1984-08-30 | 1986-03-27 | Shin Kobe Electric Mach Co Ltd | Ａｄ変換回路 |
-
1989
- 1989-03-28 JP JP7700789A patent/JPH02254819A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5949246B2 (ja) * | 1980-08-27 | 1984-12-01 | ザ ダウ ケミカル コンパニ− | エラストマ−系ポリウレタン−ポリ尿素ポリマ− |
| JPS6159913A (ja) * | 1984-08-30 | 1986-03-27 | Shin Kobe Electric Mach Co Ltd | Ａｄ変換回路 |
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