JPH0210277A - 回路試験方法及びその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、プリント回路基板を作製するための方法に関
し、特に、基板との間で通信される信号の伝送播遅延を
補償するように調節されたテスト機械を用いてプリント
回路基板をテストする方法に関する。

［従来技術の説明］ プリント回路基板は、一般には、電子素子の各々のリー
ドを、ＦＲ−４等の絶縁体基板の主表面上の、複数の、
選択的に接続された金属領域のうちの対応する１つにハ
ンダ付けすることによって作製される。各々の回路基板
が正しく機能することを確認するために、各基板は、素
子リードのハンダ付けの後にルーチン的にテストされる
。通常、当該テスト作業は、同軸ケーブル等の伝送線に
よって当該回路基板へテスト信号パルスを注入するよう
に機能する自動試験器を用いて実行される。

ひとたびテスト信号が注入されると、当該試験器は当該
回路基板をモニターして、各々のテスト信号に応じて当
該回路基板から戻ってくる各々の信号の位相及び振幅を
検出する。各々の応答信号の位相は、対応するテスト信
号に対する当該応答信号の遅延時間の量に従って測定さ
れる。当該応答信号の位相及び振幅をモニターすること
により、当該試験器は、回路基板が、正しく機能してい
るか否かを決定する。

現在、より高い回路基板動作周波数を可能とする、より
高い素子動作周波数への志向が存在する。

回路基板の動作周波数が高くなるにつれて、当該回路基
板の当該動作周波数での試験を保証するために、当該動
作周波数を有するテスト信号が注入されなければならな
い。非常に高い周波数においては、試験器と被試験回路
基板との間を伝播する信号の伝播遅延は、テスト中にお
ける主要なエラー源である。ゆえに、当該試験器を、こ
の種の伝播遅延に対して補償することが望ましい。

正確に前記伝播遅延を補正するためには、この種の遅延
の程度（大きさ）を知らなければならない。過去におい
ては、この種の伝播遅延は、回路経路の一端に注入され
た信号が、当該経路の他端が開放すなわち未接続な場合
には、当該他端より反射されるという原理に基づいた、
時間ドメイン反射技法によって測定される。しかしなが
ら、従来技法に係る校正技法は、一般に非常に複雑でか
つ、非常に高い周波数における伝播遅延をｎｌ定するた
めに必要な高精度は有していなかった。

それゆえ、信号が回路経路に沿って伝播することによっ
て生じる伝播遅延を、時間ドメイン反射技法によって高
精度に測定するための技術に対する要求が存在する。

（発明の概要） 本発明によれば、回路経路を伝播する信号によって生ず
る伝播遅延が、他端が開放すなわち未接続の経路の一端
に第１パルスを注入することによって自動的に非常に正
確に測定される。同時に、第２パルスが、調節可能な正
確な時間間隔だけ当該第２パルスが他端に達するのを遅
延させる、プログラマブル遅延線の一端に注入される。

その後、当該第２パルスが当該遅延線の端部に、前記第
１パルスが前記回路経路の第１端に反射されて戻ってく
るのと同時に到達したか否かがチェックされる。この第
１と第２パルスが一致しない場合には、前記プログラマ
ブル遅延線の遅延時間が所定の量だけ調節される。その
後、（ａ）第１パルスを注入する段階、（ｂ）第２パル
スを注入する段階、（ｅ）当該第１パルスが当該第２パ
ルスと同一の時間間隔遅延させられているか否かをチェ
ックする段階。

及び、（ｄ）当該遅延線の遅延時間量を増加させる段階
、が、双方のパルスが同一時間遅延されるようになるま
で反復される。当該第１及び第２パルスが同一時間遅延
される場合には、前記プログラマブル遅延線による時間
遅延は、当該回路経路による伝播遅延の２倍に等しい。

本発明に係る上述の方法は、自動試験器内の相異なった
回路経路による伝播遅延をｎ＋定するために用いられる
と有効である。当該伝播遅延が測定されていると、当該
試験器に対してこの種の遅延を補正するための適切な調
整がなされうる。

（実施例の説明） 第１図は、本発明に係る、ある長さの伝送線等の回路経
路１２を伝送播する信号の伝播遅延を測定する装置１０
を模式的に示したブロック図である。

当該装置ＩＯは、第１パルス列を、他端が未接続の伝送
線１２の一端に供給するパルス発生器１４を有している
。当該パルス発生器１４は、同時に第２パルス列を、パ
ルスがその出力に達するのをデジタル制御信号入力の値
に従って変化する時間間隔だけ遅延させる、プログラマ
ブル遅延線１６の入力へ供給する。当該プログラマブル
遅延線１６は、１００ピコ秒のオーダーの分解能を有す
る、エンジニアードコンポーネント（Ｅｎｇｉｎｅｅｒ
ｅｄ　Ｃｏｍｐｏｎｅｎｔｓ）社（カリフォルニア州サ
ン、ルイス、オビスポ）製の５ＰＥＣＬＤＬ２９８型プ
ログラマブル遅延線等である。

遅延線１Ｂの出力は、２入力ＡＮＤゲート１８の第１入
力に接線されている。当該ＡＮＤゲート１８の第２入力
は、伝送線１２の、パルス発生器１４に接続されている
のと同一端に接続されている。当該ＡＮＤゲートの出力
は、高速Ｄフリップフロップ２０のタロツク入力に接続
されている。当該ＤフリップフップのＤ入力には論理“
高（Ｈ）″レベルの信号Ｈが与えられている。通常マイ
クロプロセッサの形態をとるプロセッサ２２が、当該フ
リップフロップ２０のリセット入力（Ｒ）及びＱ出力、
及び前記プログラマブル遅延線１６に接続されている。

当該プロセッサ２２は、前記プログラマブル遅延線１６
に対して、前記フリップフロップ２０のＱ出力のレベル
に従って、当該遅延線によって生成される時間遅延二を
制御する制御信号を与える。さらに、プロセッサ２２は
、以下に記述されるように、フリップフロップ２０がセ
ットされた場合に当該フリップフロップをリセットする
ように機能する。

本発明に係る装置１０の動作の開始時には、まず、プロ
セッサ２２によってプログラマブル遅延線１８が、通過
するパルスに対して実質的に時間遅延を生成しないよう
にセットされる。その後、パルス発生器１４が、第１パ
ルス列を伝送線１２の第１端へ、及び第２パルス列をプ
ログラマブル遅延線１６の入力へ、同時に供給する。プ
ログラマブル遅延線１６は時間遅延を生成しないように
初期化されているため、第２パルスは各々実質的に時間
遅延なしに遅延線１Ｇを通過し、はぼ瞬時にＡＮＤゲー
ト１８の第２入力に現れる。第１パルスは各々伝送線１
２を開放端に達するまで伝播し、そこで反射されて第１
端へ、そしてＡＮＤゲート１８の第１入力へ達する。

各第１パルスが伝送線１２の開放端まで往復するのに必
要な時間間隔は、伝送線による時間遅延の２倍である。

第１パルスの各々が伝送線１２の開放端まで往復するの
に必要な時間が、第２パルスの各々が遅延線■６を通過
するのに必要な時間を越えると、ＡＮＤゲート１８の出
力は論理“低（Ｌ）“レベルのままとなる。よって、フ
リップフロップ２０のＱ出力は論理“Ｌ“のままとなる
。当該条件下において、プロセッサ２２は、遅延線１Ｂ
に対して、当該遅延線を通過する第１パルスの各々を、
さらに、通常の０．１ナノ秒の時間間隔だけ更に長い時
間遅延させるように機能し、同時に遅延線による時間遅
延の総和を記録する。

（１）遅延線１６による遅延時間を増加させる段階；及
び、（２）当該２つのパルスが同一時間間隔遅延された
か否かをチェックする段階が、第２パルスの各々が第１
パルス及び第２パルスの各々がＡＮＤゲート１８に同時
に印加されるま連続して反復される。前述の状況が達成
されると、ＡＮＤゲート１８は論理“Ｈ”レベルのパル
スを生成し、当該パルスがフリップフロップ２０を１ク
ロック進ませる。

フリップフロップ２０が１クロック進められると、当該
フリップフロップのＱ出力信号が“Ｈ”レベルに変化す
る。その結果、プロセッサ２２は、遅延線１６による遅
延時間を増加させることを停止する。

この時点における遅延線１６による遅延時間は、伝送線
１２の伝播遅延の２倍である。遅延線１Ｂの遅延時間を
２で除することにより、伝送線１２の伝播遅延がプロセ
ッサ２２によって決定される。ひとたび遅延時間が計算
されると、フリップフロップ２０はリセットされる。

伝送線１２における伝播遅延の測定の精度は、遅延線１
６の分解能に部分的に依存している。遅延線１６が高分
解能（約１００ピコ秒）を有しているために、非常に正
確な伝播遅延測定が本発明に係る装置１０によってなさ
れうる。さらに、フリップフロップ２０を用いて、１ク
ロック進められたか否かを検出し、かつ、当該フリップ
フロップが１クロック進められない間に遅延線１６の遅
延時間を増加させることにより、この種の４Ｉ１１定が
自動的になされうる。

第２図及び第３図（第４図に示されるように見る）にお
いては、本発明に係る装置１０が、プリント回路基板２
６を試験するために用いられる、従来技術に係る自動試
験器２４を較正するために用いられている。通常、この
種の試験は、回路基板２６上の各素子３０の各リード線
２８が、基板上の複数の金属化領域すなわちノード３２
−１．３２−２、・・・、３２−Ｎ（Ｎは整数）のうち
の個別の１つにハンダ付けされた後に行われる。試験器
２６は、通常、複数のチャネル３４−Ｌ　３４−２、・
・・、３４−Ｎを有している。各チャネル３４−１．３
４−２、・・・、３４−Ｎは、複数の伝送線３６−１．
３６−２、・・・、３６−Ｎのうちの個別の１本の第１
端（ノードＦ）に接続されており、当該伝送線の第２端
（ノードＧ）は、各々、前記プリント回路基板２６の個
別のノード３２−１．３２−２・・・、３２−Ｎに接続
されている。

前記チャネル３４−１．３４−２、・・・、３４−Ｎは
同一であるため、チャネル３４−１についてのみ詳細に
記述する。チャネル３４−１は、各々前記遅延線１６と
同様の一対のプログラマブル遅延線４２−１及び４２−
２に接続された一対の論理ゲート４０−１及び４ｏ−２
を含むタイミング発生器３８を有している。当該論理ゲ
ート４゜−１及び４０−２は、クロック入力（それぞれ
ノードＲ及びＳ）を有し、当該クロック入力が単一のケ
ーブル４４によって、全てのチャネル３４−１．３４−
２・・・３４−Ｎの論理ゲートを単一のスイッチ４８へ
接続するように機能する分配マトリックス４６へ接続さ
れている。当該スイッチ４８は、前記分配マトリックス
４６の入力を、マスタークロック５０の出力（ノードＡ
）あるいはケーブル５２の一端（ノードＢ）へ選択的に
接続する。当該ケーブル５２の他端は、本発明に係るハ
１定装置ＩＯのパルス発生器１４の出力（ノードし）に
接続されている。

マスタークロック５０は、論理ゲート４０−１及び４０
−２へ、周期的にタイミングパルスを供給するように機
能する。マスタークロック５０からのタイミングパルス
が供給されると、論理ゲート４０−１は、遅延線４２−
１によって遅延させられた信号を生成する。

遅延線４２−１からの信号は、試験信号パルス列を生成
する。フォーマツタ回路５４に与えられる。フォーマツ
タ回路５４からの試験信号パルスは、増幅器５６及び直
列に接続された一対のスイッチ５８及び６゜を通じてケ
ーブル３６−１の一端（ノードＦ）に導かれる。ケーブ
ル３６−１の他端（ノードＧ）は、回路基板２６のノー
ド３２−１に接続されている。

論理ゲート４０−１と同様に、論理ゲート４０−２は、
マスタークロツタ５０から与えられたパルスに従って、
論理信号を生成する。論理ゲート４０−２からの論理信
号は、検出回路６２に与えられる前に、遅延線４２−２
によって遅延させられる。検出回路６２は、当該検出回
路がストローブされる毎に、すなわち、当該回路が自身
のストローブ入力（ノードＵ）において遅延線４２−２
からの信号を受信する毎に、自身の信号入力（ノードエ
）における信号を検出するように機能する。検出回路６
２の信号入力（ノードＩ）は、増幅器６４を介して単極
双投スイッチ６Ｂの第１固定接点（ノードＤ）に接続さ
れており、当該スイッチ６６の接触子は、スイッチ５８
及び６０間の接続点（ノードＣ）に接続されている。当
該スイッチ６６の第２固定接点（ノードＥ）は、複数の
ケーブル６８−１．６８−２、・・・、６８−Ｎのうち
の個別の一本に接続されている。ケーブル６８−１．６
８−２、・・・６８−Ｎの他端は、分配マトリックス７
０を介して、パルス発生器１４及びＡＮＤゲート１８の
接続点（ノードＫ）に接続されている。

前記試験器２４の通常の動作は、スイッチ５８及び６０
を閉じ、スイッチ４８及び６６を、マスタークロック５
０をチャネル３４−１．３４−２、・・・、３４−Ｎの
各々へ、及び、スイッチ５８及び６０の接続点（ノード
Ｃ）を増幅器６４へ、それぞれ接続するように動かすこ
とによって実施される。こうして、各チャネル３４−１
．３４−２、・・・、３４−Ｎのフォーマツタ回路５４
からの試験信号パルスは、ケーブル３８−Ｌ　３６−２
、・・・、３６−Ｎのうちの対応するケーブルを介して
、回路基板２Ｂ上のノード３２−１．３２−２．３２−
Ｎのうちの個別のノードに伝播する。当該試験信号に応
答して回路基板２６によって生成された応答信号は、ケ
ーブル３６−１．３Ｂ−２、・・・、３６−Ｎの各々に
よってチャネル３４−１．３４−２、・・・、３４−Ｎ
のうちの個々のチャネルに伝達され、対応する検出回路
６６によって捕捉される。

当該試験器２４の動作を妨害する主要なエラーには２つ
の相異なる型がある。“駆動位相チャネル間スキュー″
と呼称される第１の型のエラーが発生するのは、チャネ
ル３４−１．３４−２、・・・、３４−Ｎのうちの相異
なったチャネルによって生成される試験信号間に位相差
がある場合である。“駆動検出間スキュー”と呼称され
る第２の型のエラーが発生するのは、検出回路６６が、
ケーブル３６−１．３６−２、・・・、３６−Ｎのうち
の対応するケーブルによって誘起された伝播遅延のため
に、マスタークロック５０からの連続したタロツク信号
間の期間内に応答信号を検出できない場合である。上記
２種類のエラーは、本発明に係る装置１０を用いて、チ
ャネル３４−１．３４−２、・・・、３４−Ｎの各々に
おけるプログラマブル遅延線４２−１及び４２−２をそ
れぞれ個別に調節することにより、実質的に除去されう
る。

駆動位相チャネル間スキューは、チャネル３４−１．３
４−２、・・・、３４−Ｎの各遅延線４２−１を調節し
て、各チャネルにおいて、信号がノードＬＳＢ、ＲＳＣ
。

Ｆ及びＧを接続する経路を伝播する時間”　ＬＢＲＣＰ
。

を同一にすることにより、最小にされる。ここでは、ノ
ードＣ及びＦが非常に近接しており、それらの間の伝播
遅延は無視できると仮定されている。

各々の遅延線４２−１を適切に調整するためには、チャ
ネル３４−１．３４−２、・・・、３４−Ｎの対応する
チャネルに対するＴ　　　の実際の値が知られていなけ
れＬＢＩ？ＣＦＧ ばならない。Ｔ　　　の実際の値はＴＦＧと、ＢＲＣＦ
Ｇ ”　ＬＢＩ？ＣＥＫ及びＴゆ。Ｆの差との和より決定さ
れうる。

ここで、ＴＦ６は、信号がノードＦ及びＧを接続してい
る経路を伝播するために要する時間；ＴＬＢｌ？ＣＥＫ
は、信号がノードＬＳＢ、Ｒ，ＣＳＥ及びＫを接続して
いる経路を伝播するために要する時間；及びＴＫ［：Ｃ
Ｉ’は、信号がノードに、ＥＳＣ及びＦを接続している
経路を伝播するために要する時間である。

ＴＫＣＥＰ値は、ＴＫＣＥＦＧ及びＴＦ６の差より決定
されうる。ここで、Ｔ　　　は、信号がノードに１ＣＥ
ＦＧ Ｃ，Ｅ、Ｆ及びＧを接続している経路に沿って伝播する
ために要する時間である。当該時間間隔ＴＫＣＥＰＧは
、本発明に係る測定装置１０によって、以下に示すよう
な時間ドメイン反射ａ＋＋＋定法を用いて非常に正確に
４Ｐ１定されうる。

チャネル３４−１より始めると、スイッチ５８及び６０
は、それぞれ開及び閉である。スイッチ６６は、ケーブ
ル６８−１の端部をケーブル３６−１の第１端（ノード
Ｆ）に接続する。時間間隔Ｔ　　　を測定するＥＣＦＧ ために、パルス発生器１４は、プログラマブル遅延線１
Ｇ及びケーブル６８−１に対して、それぞれ第１及び第
２周期パルス列を注入する。第１及び第２パルス列がそ
れぞれプログラマブル遅延線１６及びケーブル６８−１
を伝播する間、プロセッサ２２は、フリップフロップ２
０の状態を連続してモニターする。

フリップフロップ２０が未だ１クロック進められていな
い状態においては、プロセッサ２２は遅延線１Ｂの遅延
時間設定を増加し続ける。第１パルス列中の１つのパル
スがＡＮＤゲート１８の第１入力に、第２パルス列中の
１パルスが当該ＡＮＤゲートの第２入力に反射されてく
るのと同時に、到達すると、フリップフロップ２０は１
クロック進められる。

フリップフロップ２０が１クロック進められた後にはプ
ロセッサ２２は遅延線１６の遅延時間を増加させない。

なぜなら、現時間における遅延線の設定が”　ＫＥＣＰ
Ｇの２倍に等しいからである。そしてフリップフロップ
２０はプロセッサ２２によりリッセトされる。

”　ＫＥＣＦＧが決定されると、時間間隔”ＫＥＣＰ（
パルスかノードに、ＥＳＣ及びＦを接続している経路に
沿って伝播するために要する時間）が、−Ｔ−Ｔ ＫＥＣＰ　　　　ＫＥＣＦＧ　　　　　ＰＣという関係
式より決定される。ここで、ＴＰＧは、ケーブル３６−
■の伝播遅延である。ケーブル３（ｉ−１の伝播遅延３
６−１は通常既知である。しかしながら、ＴＰＯの値が
未知である場合には、その値は、本発明に係る装置１０
を用いて、第１図に関して記述された方法で容易に測定
されうる。

”　ＫＥＣＰを決定した後、スイッチ５８及び６０は、
それぞれ閉と開となり、スイッチ４８がノードＡをノー
ドＢに接続する。その後、時間間隔Ｔ　　　が、ＬＢＩ
？ＣＥＫ 本発明に係る測定装置１０を用いて測定される。

ＴＬＢＲＣいを測定するためには、時間ドメイン反射ａ
ｌｌ＋定の原理ではなく、僅かに異なった技法が用いら
れる。第１及び第２周期的パルス列が、パルス発生器１
４によって、それぞれケーブル５２及びプログラマブル
遅延線１６に注入される。第１パルス列の各パルスは、
ノードＬ、ＢＳＲ，Ｃ，Ｅ及びＫを接続している経路す
なわちループを伝播する。

ここで、最後のノードには、ＡＮＤゲート１８の一対の
入力のうちの一方である。第２パルス列中の各パルスは
、遅延線１６を介してＡＮＤゲート１８の一対の入力の
うちの他方に伝播する。　第１及び第２パルス列中のパ
ルスが各経路を伝播する間、プロセッサ２２は、フリッ
プフロップ２０が１クロック進められたか否かをチェッ
クするため当該フリップフロップをモニターする。この
フリップフロップ２０は、第１パルス列中の１パルスが
第２パルス列中の１パルスと同時にＡＮＤゲート１８に
達した場合にのみ、１クロック進められれる。フリップ
フロップ２０が１クロック進められるまで、プロセッサ
２２は、遅延線１６の遅延量を増加し続ける。

フリップフロップ２０が１クロック進められた時点にお
いて、遅延線１６の遅延量の設定はＴ　　　とＢＲＣＥ
Ｋ 等しい。

ＴＬＢＲＣＩＥＫが決定されると、時間間隔Ｔ　　　は
ＢＲＣＰＧ Ｔ　　　　　　−Ｔ　　　　　　−Ｔ　　　　＋ＴＬＢ
Ｉ？ＣＦＧ　　　　ＬＩ３ＲＣＥＫ　　　　ＫＥＣｒ’
　　　　ＰＧという関係式より計算されうる。Ｔ　　　
の実ＬＢｌ？ＣＰＧ 際の値を知ることにより、遅延線４２−１がＴＬＢＲＣ
ＦＧを所定の値に設定するように調節される。当該手続
きは、他のチャネル３４−２、・・・、３４−Ｎの各々
が各々のＴＬＢＲＣＦ。を設定するように反復される。

駆動検出間スキューエラーは、チャネル３４−１．３４
−２、・・・、３４−Ｎの各遅延線４２−２を、ケーブ
ル３６−１．３［ｉ−２、・・・、３Ｇ−Ｎのうちの対
応するケーブルの伝播遅延による、各々のチャネル内で
の検出回路６２によって捕捉された信号の時間のずれを
補正するように調節することによって最小にされる。ケ
ーブル伝播遅延を適切に補正するために、まず、信号が
ノードＲ，Ｃ５ＤＳ　Ｉ及びＵを接続している経路を伝
播するのに要する時間間隔Ｔ　　　を知るＲＣＤ　Ｉ　
Ｕ 必要がある。言い換えれば、時間間隔Ｔ　　　は、ＣＤ
ＩＵ パルスが論理ゲート３８（の入力（ノードＲ）と検出回
路６２のストローブ入力（ノードＵ）との間を伝播する
のに必要な時間である。

時間間隔Ｔ　　　を測定するために、スイッチ１？ＣＤ
　Ｉ　Ｕ ５８が閉じられ、スイッチ６ＧがノードＣをノードＤに
接続させ、スイッチ４８がパルス発生器１４を分配マト
リックス４６に接続させる。その後、パルス発生器は１
４は、連続パルス列を論理ゲート４０−１及び４０−２
の入力（ノードＲ及びＳ）へ同時に供給する。

検出回路６２が各々のパルスのリーディングエツジ（立
ち上がり）を検出するまで遅延線４２−２が調節される
。調節後のプログラマブル遅延線４２−２の遅延時間設
定は、Ｔ　　　の値を表わしている。ケＣＤＩＵ −プル３６−■を伝播する試験及び応答信号によって生
じた伝播遅延を補正するために、遅延線４２−２の遅延
時間設定をＴＰＯの値の２倍だけ増加させることか必要
となる。チャネル３４−１の遅延線４２−２が調節され
ると、チャネル３４−２、・・・、３４−Ｎ内の各々の
内部の対応する遅延線が同様に調節される。

以上に述べたように、本発明に係る測定装置１０は試験
器２４の２種類の主要なエラーを較正するために用いら
れうる。この種の較正は、プロセッサ２２あるいは他の
プロセッサに、チャネル３４−１．３４−２、・・・、
３４−Ｎの各々における遅延線４２−１及び４２−２を
、各々上述の方法で自動的に調節されることにより、自
動的に実行されつる。

上述の具体例は、本発明の原理を例示するためのものに
過ぎないことに留意されたい。種々の修正及び変更が当
業者によってなされうるが、それらは本発明の原理を具
体化したものであり、本発明の精神及びその範鴫に属す
るものである。

【図面の簡単な説明】

第１図は、本発明に係る、回路経路に沿って伝播する信
号の伝播遅延をΔＰＪ定する装置のブロック図； 第２図及び第３図は、双方で第１図の本発明に係る測定
装置によって較正される、従来技術に係る自動試験器を
示すブロック図；及び 第４図は、第２図及び第３図の見方を示した図である。

Claims (1)

1. 【特許請求の範囲】 （１）少なくとも１つの素子の少なくとも１本のリード
   線を絶縁体基板上の金属化領域にハンダ付けする段階； 回路基板を、試験器からの少なくとも１つの試験信号を
   当該回路基板に回路経路に沿って注入する段階；当該試
   験器において、前記信号に応じて当該回路基板によって
   生成され、当該試験器に対して当該回路経路に沿って伝
   達されてきた各々の、伝播した当該回路経路の少なくと
   も一部分によって誘起された伝播遅延を有する応答信号
   を解析する段階；を有するプリント回路基板作製方法に
   おいて、 前記試験器が、各々の信号が回路経路の少なくとも一部
   に沿って伝播することによって誘起された伝播遅延量に
   従って補正され、 当該伝播遅延が、 （ａ）第１パスを当該回路経路の第１端に注入し、当該
   第１パルスを当該経路上のある特定ノードに伝播させる
   段階； （ｂ）同時に第２パルスを、当該第２パルスがその第２
   端に到達するのを調節可能な時間間隔遅延させるように
   機能するプログラマブル遅延線の第１端に注入する段階
   ； （ｃ）当該第２パルスが当該遅延線の第２端に、前記第
   １パルスが前記ある特定ノードに到達するのと実質的に
   同時に到達したか否かをチェックし、到達していない場
   合には、前記遅延線による遅延量を所定の量だけ調節す
   る段階；及び、 （ｄ）段階（ａ）から（ｃ）を、前記第２パルスが、前
   記第１パルスが前記のある特定ノードに到達するのと同
   時に、前記遅延線の前記第２端に到達するまで、反復す
   る段階； によって測定されることを特徴とする回路試験方法。 （２）（ａ）前記試験器が複数の試験信号を複数の回路
   経路の個別の１つを介して前記回路基板へ注入し、 （ｂ）前記試験器が、当該試験信号が相異なった回路経
   路を伝播することによって生ずる伝播遅延の差を、 （１）各試験信号が対応する回路経路を伝播することに
   よって生じる伝送播遅延を測定する段階；及び、 （２）各回路による伝播遅延を、全ての回路が同一の遅
   延を有するようになるまで調節する段階；によって補正
   することを特徴とする請求項１記載の回路試験方法。 （３）前記試験器が、前記試験信号及び応答信号間の位
   相に関するあらゆるエラーを、 （ａ）前記試験信号が前記回路経路に沿って前記回路基
   板へ伝播することによって生じる伝播遅延を測定する段
   階；及び、 （ｂ）前記応答信号を、前記試験信号の当該測定された
   伝播遅延と少なくとも等しい量だけ遅延させる段階： によって補正することを特徴とする請求項１記載の回路
   試験方法。 （４）前記回路経路の第２端が開放されており、そのた
   めに、前記第１パルスが当該経路の当該第２端へ伝播し
   、その後当該経路の第１端へ反射されることを特徴とす
   る請求項１記載の回路試験方法。 （５）前記第１パルスが、前記回路経路の第１端に、当
   該経路の反対側の端部に伝播するように注入されること
   を特徴とする請求項１記載の回路試験方法。 （６）回路経路の少なくとも一部分を伝播する信号の伝
   播遅延を測定する回路試験装置において、通過信号を調
   節可能な量だけ遅延させる手段；第１パルス列を前記信
   号遅延手段へ、かつ、第２パルス列を、当該第２パルス
   列中の各パルスが前記回路経路上のある特定ノードに伝
   播していくようにするために、前記回路経路の第１端へ
   、それぞれ同時に供給する手段； 前記第１パルスのうちのいずれかが、前記信号遅延手段
   によって、前記第２パルスのうちのあるものが前記回路
   経路の少なくとも前記第２端まで伝播するのに要する時
   間と等しい時間間隔だけ遅延させられたか否かを検出す
   る手段；及び、前記検出手段に応じて、前記第１パルス
   のうちのあるものが、前記第２パルスのうちのあるもの
   が前記回路経路の第２端まで伝播するのに要する時間と
   等しいだけ遅延させられるまで、前記信号遅延手段によ
   る遅延量を増加させる手段； とを有することを特徴とする回路試験装置。 （７）前記信号遅延手段が遅延線よりなることを特徴と
   する請求項６記載の回路試験装置。 （８）前記検出手段が、 第１入力が前記信号遅延手段に接続され、第２入力が前
   記回路経路に接続された２入力１出力ＡＮＤゲート；及
   び、 クロック入力が前記ＡＮＤゲートの出力に接続され、そ
   のＱ出力において、前記第１パルスのうちのあるものが
   前記第２パルスのうちのあるものと同一時間間隔遅延さ
   せられたか否かを表す論理状態を表わす信号を生成する
   Ｄ型フリップフロップ；を有することを特徴とする請求
   項６記載の回路試験装置。 （９）複数のチャネルを有し； 当該チャネルの各々が、伝達媒体を介して回路基板へ伝
   達される試験信号を生成する機能を有し；当該回路基板
   が、当該試験信号に応じて、当該伝達媒体を通じて当該
   チャネルに対して当該チャネルにおける解析のために伝
   達される応答信号を生成する試験器と組み合わせ、 前記伝達媒体を介して伝播する信号の伝播遅延を、前記
   各々のチャネルが当該伝播遅延に関して補正されるよう
   、測定する回路試験装置において、通過信号を調節可能
   な量だけ遅延させる手段；第１パルス列を前記信号遅延
   手段へ、かつ、第２パルス列を、前記第２パルス列の各
   々のパルスが前記伝達媒体の前記開放端へ伝播し、当該
   端より前記第１端へ反射されるように、他端が開放され
   ている前記回路経路の第１端へ、それぞれ同時に供給す
   る手段； 前記第１パルスのうちのいずれかが、前記信号遅延手段
   によって、前記第２パルスのうちのあるものが前記伝達
   媒体の前記開放端まで往復するのに要する時間と等しい
   時間間隔だけ遅延させられたか否かを検出する手段；及
   び、 前記検出手段に応じて、前記第１パルスのうちのあるも
   のが、前記第２パルスのうちのあるものが前記伝達媒体
   の前記開放端まで往復するのに要する時間と等しいだけ
   遅延させられるまで、前記信号遅延手段による遅延量を
   増加させる手段；とを有することを特徴とする回路試験
   装置。 （１０）前記遅延手段が遅延線であることを特徴とする
   請求項９記載の回路試験装置。 （１１）前記検出手段が、第１入力が前記信号遅延手段
   に接続され、第２入力が前記伝達媒体の前記第１端に接
   続された２入力１出力ＡＮＤゲート；及び、 クロック入力が前記ＡＮＤゲートの出力に接続され、そ
   のＱ出力において、前記第１パルスのうちのあるものが
   前記第２パルスのうちのあるものと同一時間間隔遅延さ
   せられたか否かを反映する論理状態を表わす信号を生成
   するＤ型フリップフロップ； を有することを特徴とする請求項９記載の回路試験装置
   。