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JPH01271829A - Commodity recognizing system - Google Patents

Commodity recognizing system

Info

Publication number
JPH01271829A
JPH01271829A JP63100933A JP10093388A JPH01271829A JP H01271829 A JPH01271829 A JP H01271829A JP 63100933 A JP63100933 A JP 63100933A JP 10093388 A JP10093388 A JP 10093388A JP H01271829 A JPH01271829 A JP H01271829A
Authority
JP
Japan
Prior art keywords
data
memory
bit
controller
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63100933A
Other languages
Japanese (ja)
Inventor
Shinichiro Fukuoka
真一郎 福岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Omron Corp
Original Assignee
Omron Tateisi Electronics Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Omron Tateisi Electronics Co filed Critical Omron Tateisi Electronics Co
Priority to JP63100933A priority Critical patent/JPH01271829A/en
Publication of JPH01271829A publication Critical patent/JPH01271829A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To reduce the load of a host computer and at the same time to prevent the wrong rewriting actions by designating a bit via the host computer and performing the read/write actions to a memory for data carriers via a low order computer. CONSTITUTION:A bit is designated by a host computer 40 incorporating a CPU 42 for production of a write or read program. This program is sent to an ID controller 30 of a low order computer. Thus an RW head 20 is controlled by the controller 30 incorporating a CPU 33, etc., and the write/read actions are carried out to the designated bit of a memory 17 included in a data carrier 10 for recognition of commodities including the tools to be carried, etc. Thus the load of the computer 40 is reduced by the accesses applied for each bit in comparison with the accesses of each byte. At the same time, the wrong rewrite actions are prevented when the rewrite actions are carried out for each bit.

Description

【発明の詳細な説明】 (イ)産業上の利用分野 ごの発明乙J、下イ1ン二lントローラを介して、上位
コンピュータとデータキャリアとの間でデータの授受を
行う物品認識システムのデータ伝送に関す(ロ)従来の
技術 近年開発されている物品1イシ識システl、は、十イ1
’tコンピュータと下位コントl’i’l−ラとデータ
キ→・リアとから構成されるのか一般的である1、例え
ば、]殿送送レットや工具等の物品に、認Ja(データ
を記112するだめのメモリをイ丁するデータキ−トリ
アを細膜しておき、このデータキートリアと、11−接
触で結合する下位コントローラを介して、上位コンピュ
ータがこのデータ−トヤリアのメモリに、データを)1
:込み、又はこのメモリからデータを読出ずものである
[Detailed Description of the Invention] (a) Inventions for each field of industrial application An article recognition system for exchanging data between a host computer and a data carrier via a controller. (b) Conventional technology related to data transmission Articles that have been developed in recent years
It is common that it consists of a computer, a lower-level controller, and a data carrier. 112 A thin film is provided for the memory of the data controller, and the upper computer inputs data into the memory of the data controller via the lower controller that connects with the data controller through 11-contact. )1
: It does not contain or read data from this memory.

(ハ)発明が解決しようとする課題 J−記従来の物品認Jkソスう一ムにおいて4;I:、
データキャリアのメモリ中の;(’) Z)71−1/
スの1ピノ)・のめをpトき換える場合にに1、そのビ
ットを含むデータをハイI単位で下4I’fコンl−t
:+−ラが読出し、ごのテーク中の当該ビ・ノドの部分
を、1:き換えたデータを作成し、このデータを再びデ
ーター1−ヤリアにjib込む。また、あろア[L・ス
の1ヒツトを:i7x出したい場合でも、下位コントロ
ーラがデータキャリアのメモリより、当該ビットを含む
データをバイト単位で読出していた。
(C) Problems to be solved by the invention J-Regarding the conventional product recognition system 4;
In the memory of the data carrier; (') Z)71-1/
1 pin)・When changing the bit to p, the data containing that bit is lowered by high I unit.
:+-RA reads out the part of the corresponding bit/nod in the current take, creates data by replacing it with 1:, and inserts this data into the data 1-yaria again. Furthermore, even when it is desired to output one hit of Aroa [L.

このようにハイド単位で、データの書込み、読出しを行
うことは、上位コンピュータにビット処理のプログラム
が必要となり、上位コンピュータのソフト負)Bが大き
くなる。また、データの1ビツトのみを書換える場合に
は、読出されたデータ中の他のビットが誤って書換えら
れる危険性がある。
Writing and reading data in units of hides in this way requires a bit processing program in the host computer, and the software of the host computer becomes large. Furthermore, when only one bit of data is rewritten, there is a risk that other bits in the read data may be erroneously rewritten.

この発明は、」−記に鑑みなされたもので、上位コンピ
ュータがデータキャリアのメモリへビット単位でアクセ
スできる物品認識システムの稈供を目的としている。
The present invention was made in view of the above, and is intended to provide an article recognition system in which a host computer can access the memory of a data carrier in bit units.

(ニ)課題を解決するための手段及び作用上記課題を解
決するため、この発明の物品認識システムは、データを
記憶するメモリを含むデータキャリアと、このデータキ
ャリアと非接触で結合し、データの伝送を制御する下位
コントローラと、この下位コントローラを介して前記デ
ータキャリアのメモリへデータを1111木のあるいは
このメモリからデータを読出オ1−位コンビ上−夕とを
備えてなろ4)のにおいて、前記1−位コンピュータ心
、1、前記データキャリアのメモリ・\、ビットを指定
してデータを書込めあるいはこのメモリ、Lリヒットを
指定してデータを読出すことを特徴とするものである。
(d) Means and operation for solving the problems In order to solve the above problems, the article recognition system of the present invention is coupled to a data carrier including a memory for storing data in a non-contact manner, A lower controller for controlling the transmission, and a combination for transmitting data to the memory of the data carrier via the lower controller or for reading data from the memory 4), The first computer memory is characterized in that data is written by specifying a memory bit of the data carrier, or data is read by specifying L rehit of the memory.

従って、データき書き換えの際、当該ビットを含むハイ
ド単位で読出し“ζ占き換えるのではないから、データ
の他のビットを誤って書き換える危険性が少ない。また
、ビット単位で処理が行えるから、上位コンピュータの
で1、担を小さくすることができる。
Therefore, when data is rewritten, it is not read and rewritten in units of hides that include the relevant bit, so there is less risk of accidentally rewriting other bits of the data.Furthermore, since processing can be performed in bit units, Since it is a host computer, the burden can be reduced.

(ホ)実施例 この発明の一実施例を図面に基づいて以下に説明する。(e) Examples An embodiment of the present invention will be described below based on the drawings.

この実施例は、工程ラインの管理にこの物品認識システ
l、を適用したものであり、第4図シ1゛、データキャ
リア10、TD、:7ント「1−ラ(下イI/:1ント
ローラ)30等の配置を説明する図である。−、ルトコ
ンベア2」二を1般送されるパレ・ント3には、データ
キャリア10が付設されている。ベルトコンベア2に沿
って、リード・ライト(以下R−Wという)ヘッド20
が設けられ、このR−Wヘッド20は、IDコントロー
ラ30に接続されている。また、このIDコントローラ
30は、上位コンピユータ40に接続されている。
In this embodiment, this article recognition system 1 is applied to the management of a process line, and as shown in FIG. 2 is a diagram illustrating the arrangement of controllers 30 and the like. A data carrier 10 is attached to a parent 3 that is generally fed on a conveyor 2. Along the belt conveyor 2, a read/write (hereinafter referred to as R-W) head 20
is provided, and this R-W head 20 is connected to an ID controller 30. Further, this ID controller 30 is connected to a host computer 40.

データキャリア10は、第3図に示すようにコイルスプ
ール11に巻回した電磁コイルし、を設け、この電磁コ
イルL1の一端には、整流器13と被変調波から信号波
を分離して取出す復調器14とを接続し、この復調器1
4の次段に制御回路16を介して、メモリ17を接続し
、このメモリ17内にパし・ント積載物等のデータを記
憶する。
The data carrier 10 is provided with an electromagnetic coil wound around a coil spool 11 as shown in FIG. This demodulator 1
A memory 17 is connected to the next stage of the controller 4 via a control circuit 16, and data such as the contents of the passport are stored in the memory 17.

また、上述の整流器13の整流出力を制御回路16の電
源として用いる一方、この制御回路16には、搬送波信
号波の変化に対応して変化させる変調器15を接続して
いる。
Further, while the rectified output of the rectifier 13 described above is used as a power source for the control circuit 16, a modulator 15 is connected to the control circuit 16, which changes the carrier signal wave in accordance with changes in the carrier signal wave.

さらに、上述の電磁コイルL1の両端には、第1コンデ
ンサC2と第2コンデンサC2及び接点12の直列回路
とを並列に接続している。
Further, a series circuit including a first capacitor C2, a second capacitor C2, and a contact 12 is connected in parallel to both ends of the electromagnetic coil L1.

R−Wヘッド20は、データキャリア10に対して電磁
結合され、相互誘導作用によりデータの送受信を双方向
に行う。
The R-W head 20 is electromagnetically coupled to the data carrier 10 and bidirectionally transmits and receives data through mutual induction.

このR−Wヘッド20は、コイルスプール21に巻回し
た電磁コイルL2の両端をLC発信器22に接続すると
共に、第3コンデンザC1を並列に接続し構成している
This R-W head 20 is constructed by connecting both ends of an electromagnetic coil L2 wound around a coil spool 21 to an LC oscillator 22, and connecting a third capacitor C1 in parallel.

IDコントローラ30は、前記LC発信器22に接続す
る復調器31及び変Ql器32を備え′ζいる。CP 
tJ 33には、この復調器31、変調器32、さらに
メモリ34、」−位伝送回路35が接続されている。
The ID controller 30 includes a demodulator 31 and a Ql converter 32 connected to the LC oscillator 22. C.P.
The demodulator 31, the modulator 32, a memory 34, and a high-order transmission circuit 35 are connected to the tJ 33.

上位コンピュータ40は、上位CPU42、伝送回路4
1及び上位メモリ43を備えており、上位メモリ43に
記憶されるプログラムに従って、R−Wコマンドを送信
する。
The host computer 40 includes a host CPU 42 and a transmission circuit 4.
1 and an upper memory 43, and transmits R-W commands according to a program stored in the upper memory 43.

次に、この実施例物品認識システムの動作を第1図及び
第2図を主に参照しながら以下に説明する。
Next, the operation of the article recognition system of this embodiment will be explained below, mainly referring to FIGS. 1 and 2.

まず、上位CP U 42 Lj、ビット指定情報の入
ったオートリード、オートライト、或いはリード、ライ
トコマン1′を作成する〔ステ、プ(以下STという)
101)。このコマンドは、従来のオー1リード、オー
トライト マントとばWなり、指定アドレスの指定ビットのみをア
クセスするコマンドである。
First, the upper CPU 42 Lj creates an auto-read, auto-write, or read/write command 1' containing bit specification information [step (hereinafter referred to as ST)].
101). This command is a conventional O1 read/auto write command and is a command that accesses only a specified bit of a specified address.

次に、STI02では、I−荀CPU4 2ば、伝jス
回路4I及び1−イ)冒云送回路35を介して、IDコ
ントローラ30内のC P (J 3 3に送信する。
Next, in the STI02, the information is transmitted to C P (J 3 3) in the ID controller 30 via the I-X CPU 4 2, the transmission circuit 4I, and the transmission circuit 35.

CPU30は、二1マントを受信すると(Sr201)
、このコマンドがオート系のコマンドか否かを判定しく
Sr202)、オート系の場合には、Sr1 0 3へ
分岐し7、オート系でない場合には、Sr20.4−・
分岐する。
When the CPU 30 receives the 21st cloak (Sr201)
, determine whether this command is an auto-type command or not. If it is an auto-type command, branch to Sr1 0 3 7; if it is not an auto-type command, proceed to Sr20.4-・
Branch out.

Sr1 0 3では、データキャリア10がR−W−・
ノド20に接近したか否かが判定する。ずなわち、TD
コントローラ30か、[ン・Wヘッド20より、ステー
タスリードコマンドを断続的に発し[第2図(a)(b
)参照]、データキャリア10がR・W・\ノド20に
接近すると、両考が電硝結合による相互誘導作用で電θ
クコイルL1に超電力が発拝し、このイニシャル時に発
する信号をステータスデータとして、R−Wヘッド20
を介してC PIJ334こ返信することで、データキ
ャリア10の接近、非接近を判別ずろ。このSr1 0
 3の判定がY I−、 Sになるまで、ここで待機し
、YESとなれば、Sr1 0 4へ分岐する。
In Sr1 0 3, the data carrier 10 is R-W-.
It is determined whether or not the throat 20 has been approached. Zunawa, TD
The controller 30 or the head 20 intermittently issues a status read command [Fig. 2(a)(b)].
), when the data carrier 10 approaches the R.W.\nod 20, the electric current is
Super power is applied to the Kucoil L1, and the signal emitted at this initial time is used as status data and the R-W head 20
It is possible to determine whether the data carrier 10 is approaching or not by replying to the CPIJ334 via the CPIJ334. This Sr1 0
The process waits here until the determination of 3 becomes Y I-, S, and if it becomes YES, it branches to Sr1 0 4.

Sr1 0 4では、C I) U 3 3が受信した
コマンドに指定されているデータが、データー1−ヤリ
アIOのメモリ17よりID二1ントローラ30へり=
1・される。続<Sr20!’lで番よ、このリード処
理にエラーが力ζかったか否か判定し、この判定がYE
Sの場合には、Sr1 0 6へ分岐し、Noの場合に
Gン1、Sr1 ] ]に分岐ずろ。Sr1 1 ]で
ば、C P IJ 3 3はエラー結果の正常レスポン
スを作成し、S′F2]2でε:1、C P [J 3
 3がごのレスポンスをF位CPtJ42に送信する。
In Sr104, the data specified in the command received by CI) U33 is transferred from the memory 17 of Data1-Yaria IO to the ID21 controller 30=
1. To be done. Continued<Sr20! 'l' to judge whether or not there was an error in this read process, and this judgment is YES.
If S, branch to Sr1 0 6; if No, branch to Gn1, Sr1 ] ]. Sr1 1], C P IJ 3 3 creates a normal response with an error result, and S'F2]2 ε:1, C P [J 3
3 sends the response to F-rank CPtJ42.

Sr1 0 6で番」、コマンドがリードかライI・か
いずれであるかを判定する。リードの場合には、Sr2
07に分岐し、ライトの場合には、Sr208に分岐す
る。
At Sr1 0 6, it is determined whether the command is read or write I. In the case of lead, Sr2
Branches to Sr208 in the case of write.

Sr1 0 7では、CPU33番才読出した指定ビッ
トの1、0を判別し、正常レスポンスを作成し、Sr1
 1 2へ進んで、このレスポンスを上位CP[J/1
2に送信する〔第2図(a)も参照〕。
Sr1 0 7 determines whether the specified bit read by CPU No. 33 is 1 or 0, creates a normal response, and sends Sr1
1 Proceed to 2 and send this response to the upper CP [J/1
2 [see also FIG. 2(a)].

一方、Sr1 Q 8では、CPU3 3で指定ビット
を書換えたライトデータを作成し、このライトデータを
データキャリア10のメモリ17に書込ツノ(Sr20
9)、丁常しノスボンスを作成しくST2].0)、、
これを上位CPU4 2に送信する(STI03、第2
図(b)も参照]。
On the other hand, in Sr1 Q 8, the CPU 3 3 creates write data by rewriting specified bits, and writes this write data into the memory 17 of the data carrier 10 (Sr20
9), Create a Nosbons ST2]. 0),,
Send this to the upper CPU 4 2 (STI03, 2nd
See also figure (b)].

(へ)発明の詳細 な説明1.7だように、この発明の物品認識システl、
は、上位:7ンピ1−夕がデータキャリアのメモリへ、
ビットを指定してデータを書込みあるいはこのメモリを
指定してデータを読出すことを特徴とするものである。
(to) Detailed Description of the Invention As shown in 1.7, the article recognition system of this invention l,
is upper: 7 pins 1-1 to the memory of the data carrier,
The feature is that data is written by specifying a bit or data is read by specifying this memory.

従って、土佐コンピュータがテ゛ーター1ーヤリアのメ
士りる、ニヒ゛・ン1〜こ゛とにアクセスでき、七位二
1ンビ、−夕の立川が軽減できる。
Therefore, the Tosa computer can access Nihin 1 ~ Ko, a Teteral 1 -Yarari, and the seventh place 2, one, and the evening Tachikawa can be reduced.

また、データキャリアのメモリに記憶されるデータ中の
1ビットを書換える場合に、誤って他のど、/1・を書
換えてしまう危険性が少ない。
Furthermore, when rewriting one bit in the data stored in the memory of the data carrier, there is less risk of accidentally rewriting another bit, /1.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、この発明の一実施例に係る物品M.2識シス
テムの−1−位コンピュータと+Dコン1〜「1−ラの
動作を説明するフロー図、第2図(a)及び第2図(b
)は、IDコント−ローラとデータキャリアとの間の通
信を説明する図、第3図は同物晶認識システJ、の回路
構成を説明するブIニアツク図、第4図は、同物品認識
システJ、の、データキャリア、R−Wヘッド、TDコ
ントローラの配置例を示す図である。 10:データキャリア、17:メモリ、20:R−Wヘ
ッド、30 : IDコント「1−ラ、40:」三位コ
ンピュータ。 特許出願人     立石電機株式会ネ1代理人  弁
理士  中 村 茂 信 区 ト        7\ )、           −一 1′−L− せへ ムレ V”−?T−II”’ b 区   8 昏  1 =ゝ ヤマ
FIG. 1 shows an article M according to an embodiment of the present invention. Flowcharts explaining the operations of the -1- computer and +D controllers 1 to 1-ra of the 2nd knowledge system, Figure 2 (a) and Figure 2 (b)
) is a diagram explaining the communication between the ID controller and the data carrier, FIG. 3 is a block diagram explaining the circuit configuration of the same object recognition system J, and FIG. FIG. 3 is a diagram showing an example of the arrangement of a data carrier, an R-W head, and a TD controller in system J. 10: Data carrier, 17: Memory, 20: R-W head, 30: ID control "1-RA," 40: Third place computer. Patent Applicant Tateishi Electric Co., Ltd. Agent Patent Attorney Shigeru Nakamura

Claims (1)

【特許請求の範囲】[Claims] (1)データを記憶するメモリを含むデータキャリアと
、このデータキャリアと非接触で結合し、データの伝送
を制御する下位コントローラと、この下位コントローラ
を介して前記データキャリアのメモリへデータを書込み
あるいはこのメモリからデータを読出す上位コンピュー
タとを備えてなる物品認識システムにおいて、 前記上位コンピュータは、前記データキャリアのメモリ
へ、ビットを指定してデータを書込みあるいはこのメモ
リよりビットを指定してデータを読出すことを特徴とす
る物品認識システム。
(1) A data carrier including a memory for storing data, a lower controller that is connected to this data carrier without contact and controls data transmission, and writes or writes data to the memory of the data carrier via this lower controller. In an article recognition system comprising a host computer that reads data from this memory, the host computer writes data by specifying bits into the memory of the data carrier, or specifies bits and writes data from this memory. An article recognition system characterized by reading.
JP63100933A 1988-04-22 1988-04-22 Commodity recognizing system Pending JPH01271829A (en)

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