JPH01161801A - 高速パルス用終端抵抗アレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） この発明は、ハイブリッド型の高速パルス用終端抵抗ア
レイに関するものである。さらに詳しくは、この発明は
、高速パルスに対して反射を少なくするための終端処理
を施すことにより、高い実装密度で、かつ、高速ディジ
タル信号の終端抵抗として利用することのできる垂直取
付は型の高速パルス用終端抵抗アレイに関するものであ
る。

（背景技術） 近年、ＡＶａ器や産業機器等において、ディジタル信号
処理による高性能化、高品質化が増々重要となってきて
いる。ずなわち、ディジタル処理や大容量のデータを高
速で処理することが必要となってきており、この事情に
応じて高速ディジタル処理技術の開発が各方面で進めら
れてきている。

しかしながら、ＬＳＩ技術の進展によってＬＳＩ等の機
能部品の高速化、高集積化は目ざましく進展しているも
のの、これらとは対照的に、抵抗体などの受動部品につ
いてはその高速化、高集積化が遅れているのが現状であ
る。このなめ、高速ディジタル処理回路に使用すること
のできる、インピーダンス整合性能が優れ、実装密度の
高い終端抵抗部品の実現が強く望まれていた。

たとえば、従来のロジック回路において用いられている
抵抗アレイには、信号線のバイアス等に使用されるハイ
ブリッド型抵抗アレイがあるが、これは、実装密度が高
く、抵抗値の種類も豊富である反面、高速ロジック回路
に必要な周波数帯域の広い信号に対してはクロストーク
やインピーダンスの周波数特性が悪く、高速ディジタル
回路には使用できないという問題があった。

その具体例としては、現在数も多く使用されているシン
グルインライン垂直取付は型ハイブリッド抵抗アレイ（
抵抗ネットワーク）があるが、基板の同一表面上に導電
パターンと抵抗ノ、＜ターンが形成された後に、各抵抗
素子の一端が共通の導電パターンに接続され、この導電
パターンが一つの回路取付は用ピン端子に接続されてい
るのが一般的である。また、抵抗体を分割しているもの
らあるが、一般には一つのスＩ・ライブ状の抵抗体を用
いて、端子部だけを分割した抵抗アレイとなっている。

これらの−殻内な構造を持つ抵抗アレイは、各抵抗素子
に接続される信号のクロストークを増加させ、素子間の
インピーダンスのばらつきを増加させるという問題を有
していた。

また、デュアルインライン水平取付は型抵抗アレイは、
実装密度が低く、かつ基板上の回路パターンから抵抗体
までの距離が長くなりインダクティブとなり易いという
問題を有してもいた。

（発明の目的） この発明は、以上の通りの事情に鑑みてなされたもので
あり、従来の抵抗アレイの欠点を改善し、実装密度の高
い垂直取付は型抵抗アレイを基本とし、かつ高速パルス
に対して反射の少ない終端処理を施すことにより、クロ
ストークを除去し、インピーダンス整合性能を良好とし
た高速パルス用終端抵抗アレイを提供することを目的と
している。

（発明の開示） この発明の高速パルス用終端抵抗アレイは、上記の目的
を実現するために、垂直取付は型ハイブリッド抵抗アレ
イを装着した基板の裏面全体を導体パターンで被覆し、
該導体パターンを抵抗アレイの共通電極としたことを特
徴としている。

添付した図面により、この発明について詳しく説明する
。

第１図（ａ）（ｂ）は、この発明の高速パルス用終端抵
抗アレイの一例を示している。第１図（ａ）はその正断
面図、第１図（ｂ）は側断面図を示している。

この例に示したように、抵抗体（１）を装着した基板（
２）の裏面全体を導体パターン（３）でコーティングし
、この導体パターン（３）を抵抗体（１）の共通Ｔｈｆ
ｌｉとし、かつグランドパターン（４）としている、こ
れにより、並列に入力した高速パルスの反射を少なくし
、かつ各抵抗体間のクロストークを除くことを可能とし
ている。

ここで、基板（２）としては、絶縁性、熱伝導性、抵抗
体、導電体などとの密着性が優れたものが好ましく、た
とえば、アルミナ成分９６％以上のアルミナ等のセラミ
ック基板を使用することができる。

抵抗体（１）としては、酸化ルテニウムおよびガラスを
主成分とする厚膜や、Ｎｉ　、Ｃｒを用いた薄膜を用い
、基板（２）上にスクリーン印刷やホトリソグラフィ・
マスク蒸着等の手段によりパターン化することができる
。

導体パターン（３）あるいはグランドパターン（４）と
しては、耐熱性、密着性を考慮して、適宜に選択するこ
とができる。現在、半田付けでの電極割れを防止するた
めに使用されている八〇・ｐｄ導電ペースト、Ｎｉメツ
’ｒ、５ｎ−Ｐｂメツ”ｆ　Ｏ’）三層構造の電極材料
は、生産ラインの効率性を考えると好適なものの一つで
ある。

導体パターン（３）は基板（２）の裏面全体をコーティ
ングし、一方、グランドパターン（４）は各抵抗体（１
）の共通の電極として形成し、両者を接続することがで
きる。電気的接続は、セラミック等からなる基板（２）
の側面まで、両者をコーティングすることによって実現
される。また、−殻内なスルーホールの技術によって両
面の導体パターン（３）とグランドパターン（４）とを
接続することも可能である。

回路基板取付は用ビン端子（５）は、各々の抵抗体（１
）の一端と導体パターン（３）に、超音波ボンダや半田
付は等の手段により取付ける。ピン端子（５）の形状は
、変形ＺＩＰや、たとえば２．５４ｎｍ間隔ＤＩＰ、さ
らにはＳＩＰなどを用いることができる。

また、実際の表面実装に対応するために、第２図に一例
として示した回路基板（６）への表面実装が容易に可能
な形状とすることもできる。

第１図および第２図には防護膜を示していないが、実際
の製品化のためには、絶縁性の確保や化学メツキ処理か
ら保護する目的で、保護膜をコーティングすることが行
われている０、硼＆ｉＨ鉛ガラスなどをこのコーティン
グのために用いる。また、抵抗アレイをモールドで封止
することも可能な変形の一つである。

もちろん、以上の例においてはデュアルインラインバラ
ゲージ（ＤＩＰ）を中心に述べたが、使用目的によって
変形ＺＩＰやシングルインラインパラゲージ（Ｓ　Ｉ　
Ｐ）とすることも可能である。

【図面の簡単な説明】

第１図（ａ）（ｂ）は、この発明の一実施例を示した■
断面図および側断面図である。 第２図は、他の例について示した抵抗アレイの１１’！
ｌｆｔＩｒ面図テアル。 １・・・抵抗体、　　　　２・・・基板、３・・・導体
パターン、　４・・・グランドパターン、５・・・端子
、　　　　　６・・・回路基板。 代理人　弁理士　　西　　澤　利　　大筒　　１　　図 （ａ）　　　　　　　　　　　　　　　（ｂ）第　　２
　　図

Claims (3)

【特許請求の範囲】
1. （１）垂直取付け型ハイブリッド抵抗アレイを装着した
   基板の裏面全体を導体パターンで被覆し、該導体パター
   ンを抵抗アレイの共通電極としたことを特徴としている
   高速パルス用終端抵抗アレイ。
2. （２）個々独立にパターン化した抵抗体の各々の一端に
   は回路基板取付け用ピン端子を設け、他端を共通の導電
   パターンに接続し、該導電パターンは基板の裏面全体に
   わたって被覆した導体パターンに接続し、かつ回路基板
   取付け用ピン端子を有する構造とした特許請求の範囲第
   （１）項記載の高速パルス用終端抵抗アレイ。
3. （３）回路基板取付け用ピン端子が、変形ＺＩＰまたは
   ＤＩＰの形状からなる特許請求の範囲第（１）項記載の
   高速パルス用終端抵抗アレイ。