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JPH01169427A - Thin film transistor panel and its manufacturing method - Google Patents

Thin film transistor panel and its manufacturing method

Info

Publication number
JPH01169427A
JPH01169427A JP62328671A JP32867187A JPH01169427A JP H01169427 A JPH01169427 A JP H01169427A JP 62328671 A JP62328671 A JP 62328671A JP 32867187 A JP32867187 A JP 32867187A JP H01169427 A JPH01169427 A JP H01169427A
Authority
JP
Japan
Prior art keywords
thin film
film
tpt
transparent
panel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62328671A
Other languages
Japanese (ja)
Inventor
Haruo Wakai
若井 晴夫
Shunichi Sato
俊一 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP62328671A priority Critical patent/JPH01169427A/en
Publication of JPH01169427A publication Critical patent/JPH01169427A/en
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、アクティブマトリクス表示装置に用いられる
薄膜トランジスタパネル(TPTパネル)及びその製造
方法に関する。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a thin film transistor panel (TPT panel) used in an active matrix display device and a method for manufacturing the same.

〔従来の技術〕[Conventional technology]

液晶デイスプレィ (液晶表示装置)において、走査電
極数が200本以上の高デユーテイ駆動の場合には、画
素ごとに配置・付加したスイッチング素子を用いて駆動
するアクティブマトリクス駆動方式が主に用いられてい
る。
In the case of high-duty drive with 200 or more scanning electrodes in liquid crystal displays (liquid crystal display devices), an active matrix drive method is mainly used, which uses a switching element arranged and added to each pixel. .

第2図は、アクティブマトリクス駆動方式の液晶デイス
プレィ1の概略構成図である。液晶デイスプレィ1は、
その一方の側に薄膜トランジスタ(TPT)が各画素ご
とに配置されたTPTパネル1aを備えている。このT
FTパネル1aは、例えばガラス基板のような透明な絶
縁性基板2上にマトリクス状に配設された各画素毎に設
けられた透明な画素電極5と、これら画素電極5間を交
差するように走っている信号線(ドレイン線)3及び走
査線(ゲート線)4と、各画素電極5毎に配設形成され
たTPT6とからなっている。また、TPTパネル1a
と対向する側には、−面に透明電極(共通電極)8の形
成されたガラス基板9を備え、TPTパネル1aと透明
電極8との間に液晶7を封入することによって液晶デイ
スプレィ1が構成されている。
FIG. 2 is a schematic diagram of the active matrix drive type liquid crystal display 1. As shown in FIG. LCD display 1 is
On one side thereof, there is provided a TPT panel 1a in which a thin film transistor (TPT) is arranged for each pixel. This T
The FT panel 1a includes transparent pixel electrodes 5 provided for each pixel arranged in a matrix on a transparent insulating substrate 2 such as a glass substrate, and transparent pixel electrodes 5 arranged so as to intersect between these pixel electrodes 5. It consists of a running signal line (drain line) 3 and a scanning line (gate line) 4, and a TPT 6 arranged and formed for each pixel electrode 5. In addition, TPT panel 1a
A glass substrate 9 on which a transparent electrode (common electrode) 8 is formed is provided on the opposite side, and a liquid crystal display 1 is constructed by sealing a liquid crystal 7 between the TPT panel 1a and the transparent electrode 8. has been done.

第3図は、第2図に示したTPTパネルla内の任意の
TPT6及びその近傍における電極及び配線の配置状態
を示した概略平面図である。第3図に示すように、TP
T6の形成領域において、走査線4を信号線3との交差
部分でわずかに突出させ、この突出部をTPT6のゲー
ト電極 11とすると共に、このゲート電極11上の一
方の側に半導体層12及び図示していないコンタクト層
を介して位置する信号線3の一部をTPT6のドレイン
電極13とし、またゲート電極11上の他方の側に半導
体N12及び図示していないコンタクト層を介して電極
を形成し、これをTPT6のソース電極14としている
。さらに画素電極5がコンタクトホールを介してソース
電極14と接続され、このコンタクトホール内にはコン
タクト用金属20が埋め込まれている。
FIG. 3 is a schematic plan view showing an arbitrary TPT 6 in the TPT panel la shown in FIG. 2 and the arrangement of electrodes and wiring in the vicinity thereof. As shown in Figure 3, TP
In the formation region of T6, the scanning line 4 is slightly protruded at the intersection with the signal line 3, and this protrusion is used as the gate electrode 11 of the TPT6. A part of the signal line 3 located via a contact layer (not shown) is used as the drain electrode 13 of the TPT 6, and an electrode is formed on the other side of the gate electrode 11 via a semiconductor N12 and a contact layer (not shown). This is used as the source electrode 14 of the TPT 6. Further, the pixel electrode 5 is connected to the source electrode 14 through a contact hole, and a contact metal 20 is embedded in this contact hole.

第4図(dlは、第3図に示したTPT6及びその近傍
のA−A’拡大断面図である。第4図(dlに示すよう
に、絶縁性基板2上にゲート電極11が形成され、この
ゲート電極11上及び絶縁性基板2上を覆って酸化シリ
コン若しくは窒化シリコン等のゲート絶縁膜15が形成
されている。ゲート電極11の上方及びその近辺には、
ゲート絶縁膜15を介してアモルファスシリコン(a−
3t)等からなる半導体層12が形成されている。半導
体層12上であって、ゲート電極11の両端部の上方に
は、オーミックコンタクト用のコンタクト層16を介し
てドレイン電極13とソース電極14が形成されている
。さらに、ゲート絶縁膜15、半導体層12、コンタク
ト層16、ドレイン電極13、ソース電極14を覆って
平坦化のための透明絶縁膜17が形成されている。また
、その透明絶縁rPJ、17をエツチングして形成され
たコンタクトホール内でソース電極14と画素電極5が
接続されており、その画素電極5はさらに透明絶縁膜1
7上に形成されている。さらに、ソース電極14と画素
電極5の接続を確実にするためのコンタクト用金属膜2
0がコンタクトホール内を埋めて形成されている。そし
て、以上のように構成されたTPTマトリクスアレイの
全面に配向膜21が形成されている。配向膜21は、T
FTパネルIaと透明電極8の間に封入される液晶7の
液晶分子の長軸方向を所定の方向に配向させるためのも
のである。
FIG. 4 (dl is an enlarged cross-sectional view taken along line AA' of the TPT 6 and its vicinity shown in FIG. 3. As shown in FIG. 4 (dl), the gate electrode 11 is formed on the insulating substrate 2. A gate insulating film 15 made of silicon oxide or silicon nitride is formed to cover the gate electrode 11 and the insulating substrate 2. Above and in the vicinity of the gate electrode 11,
Amorphous silicon (a-
3t) or the like is formed. A drain electrode 13 and a source electrode 14 are formed on the semiconductor layer 12 and above both ends of the gate electrode 11 via a contact layer 16 for ohmic contact. Further, a transparent insulating film 17 for planarization is formed to cover the gate insulating film 15, the semiconductor layer 12, the contact layer 16, the drain electrode 13, and the source electrode 14. Further, the source electrode 14 and the pixel electrode 5 are connected in a contact hole formed by etching the transparent insulation rPJ, 17, and the pixel electrode 5 is further connected to the transparent insulation film 1.
It is formed on 7. Furthermore, a contact metal film 2 for ensuring the connection between the source electrode 14 and the pixel electrode 5 is provided.
0 is formed by filling the inside of the contact hole. Then, an alignment film 21 is formed on the entire surface of the TPT matrix array configured as described above. The alignment film 21 is T
This is for aligning the long axis direction of the liquid crystal molecules of the liquid crystal 7 sealed between the FT panel Ia and the transparent electrode 8 in a predetermined direction.

次に上記構成の従来のTPTパネル1aの製造方法を説
明する。
Next, a method of manufacturing the conventional TPT panel 1a having the above structure will be explained.

第4図(a)〜+d)は従来のTPTパネルlaの製造
工程図である。
FIGS. 4(a) to 4d) are manufacturing process diagrams of a conventional TPT panel la.

まず、同図(n)に示すように蒸着法、スパッタ法等に
より金属膜を、プラズマCVD法等により半導体膜や窒
化膜等を堆積させ、フォトリソグラフィ法によりパター
ニングすることによりガラス基板等の透明な絶縁性基板
2上に、クロム(Cr)、モリブデン(MO)等からな
るゲート電極11、窒化シリコン(SiN)等から成る
ゲート絶縁膜15、アモルファスシリコン等から成る半
導体層12、高濃度の不純物を含むn°アモルファスシ
リコンから成るコンタクトfl16、アルミニウム(A
β)等から成るドレイン電極13及びソース電極14を
形成する。
First, as shown in Figure (n), a metal film is deposited by vapor deposition, sputtering, etc., a semiconductor film, a nitride film, etc. is deposited by plasma CVD, etc., and then a transparent film such as a glass substrate is deposited by patterning by photolithography. On an insulating substrate 2, a gate electrode 11 made of chromium (Cr), molybdenum (MO), etc., a gate insulating film 15 made of silicon nitride (SiN), etc., a semiconductor layer 12 made of amorphous silicon, etc., and a high concentration impurity are formed. contact fl16 made of n° amorphous silicon containing aluminum (A
A drain electrode 13 and a source electrode 14 made of a material such as β) are formed.

次に上記ゲート電極11、ゲート絶縁膜15、半導体層
12、コンタクト層16、ドレイン電極13及びソース
電極14から成るTPT6の形成された絶縁性基板2の
全面にスピンコード法等によりS OG (Spin 
On Glass )膜等の透明絶縁膜17を表面が平
坦となるように形成し、さらにフォトリソグラフィ法に
よりソース電極14上の前記透明絶縁膜17を除去し、
ソース電極14との接続用のコンタクトホール 18を
形成する。
Next, SOG (Spin
A transparent insulating film 17 such as an on glass film is formed to have a flat surface, and the transparent insulating film 17 on the source electrode 14 is removed by photolithography.
A contact hole 18 for connection with the source electrode 14 is formed.

続けて同図中)に示すように、コンタクトホール18内
及び透明絶縁膜17上にI T OTlndium−T
in−Oxide)等の透明導電膜19を形成し、さら
にコンタクトホール18を全て埋設して蒸着法、スパッ
タ法等により透明導電膜19上の全面に金属膜を積層形
成した後、フェトリソグラフィ法によりパターンニング
を行いソース電極上4の上方にコンタクトホール18を
埋めてコンタクト用金属20を形成する。
Subsequently, as shown in FIG.
After forming a transparent conductive film 19 such as (in-Oxide), filling all the contact holes 18 and laminating a metal film over the entire surface of the transparent conductive film 19 by vapor deposition, sputtering, etc., Patterning is performed to fill the contact hole 18 above the source electrode 4 and form a contact metal 20.

次に同図(C)に示すようにフォトリソグラフィ法によ
りドレイン電極13−ソース電極14間のチャネル領域
12a及びドレイン電極13の上方の透明導電膜19を
除去して画素電極5を個々に分離した後、同図+d)に
示すように画素電極5、コンタクト用金属20及び透明
絶縁膜17を覆って表面全体に配向膜21を形成する。
Next, as shown in FIG. 5C, the channel region 12a between the drain electrode 13 and the source electrode 14 and the transparent conductive film 19 above the drain electrode 13 were removed by photolithography to separate the pixel electrodes 5 into individual parts. Thereafter, as shown in +d) of the figure, an alignment film 21 is formed over the entire surface, covering the pixel electrode 5, the contact metal 20, and the transparent insulating film 17.

そして、液晶分子の配列の方位を定めるために、配向膜
21を一定方向に綿布などでこする表面処理が行われる
(ラビング処理)。
Then, in order to determine the alignment direction of the liquid crystal molecules, a surface treatment is performed in which the alignment film 21 is rubbed in a certain direction with a cotton cloth or the like (rubbing treatment).

そして、以上のようにして製造されたTPTパネル1a
と透明電極8の形成されたガラス基板9の間に液晶7を
封入すると、液晶7の液晶分子が無電界時に一定方向に
配列される。
Then, the TPT panel 1a manufactured as described above
When a liquid crystal 7 is sealed between a transparent electrode 8 and a glass substrate 9 on which a transparent electrode 8 is formed, liquid crystal molecules of the liquid crystal 7 are aligned in a certain direction when no electric field is applied.

〔従来技術の問題点〕[Problems with conventional technology]

ところで、上記ラビング処理を行う工程で配向膜21を
こすると静電気が発生し、その静電気によりTPT6が
電気的に破壊される場合がある。
By the way, when the alignment film 21 is rubbed in the above-mentioned rubbing process, static electricity is generated, and the TPT 6 may be electrically destroyed by the static electricity.

ところが、従来のTPTパネル1aでは第4図(d)に
示すようにラビング処理を行う前に画素電極5が既に分
離されており、しかも画素電極5及びコンタクト用金属
膜20が配向膜19に完全に覆われているため、ラビン
グ処理の後に、発生するTPTの破壊による不良のTP
Tパネル1aを検出することは困難であった。このため
、良品、不良品にかかわらず全てのTPTパネル1aを
用いて液晶デイスプレィ1を製造し、液晶デイスプレィ
1を製作後に行う動作試験で初めて不良のTPTパネル
1aを選別していた。
However, in the conventional TPT panel 1a, the pixel electrode 5 is already separated before the rubbing process is performed, as shown in FIG. Therefore, after the rubbing process, defective TP due to TPT destruction
It was difficult to detect T panel 1a. For this reason, the liquid crystal display 1 is manufactured using all the TPT panels 1a, regardless of whether they are good or defective, and the defective TPT panels 1a are selected for the first time in an operation test performed after the liquid crystal display 1 is manufactured.

したがって、不良のTPTマトリクスパネル1aに対し
ても、液晶デイスプレィ1を製作せねばならず、その間
の作業時間が無駄となって生産効率が低くなると共に、
原価がかさみコスト高ともなっていた。
Therefore, it is necessary to manufacture a liquid crystal display 1 even for a defective TPT matrix panel 1a, which results in wasted working time and lowers production efficiency.
The cost was also high.

〔発明の目的〕[Purpose of the invention]

本発明は上記従来の問題点に鑑み、ラビング処理により
発生した欠陥TPTを薄膜トランジスタパネルの製造工
程時に検出可能とし、液晶デイスプレィの生産効率を高
めた薄膜トランジスタパネル及びその製造方法を提供す
ることを目的とする。
In view of the above-mentioned conventional problems, an object of the present invention is to provide a thin film transistor panel and a method for manufacturing the same, in which defective TPT caused by rubbing treatment can be detected during the manufacturing process of the thin film transistor panel, and the production efficiency of liquid crystal displays is improved. do.

〔発明の要点〕[Key points of the invention]

本発明は上記目的を達成するために、配向膜を画素電極
上にのみ配設したことを特徴とする。
In order to achieve the above object, the present invention is characterized in that an alignment film is disposed only on the pixel electrode.

〔実  施  例〕〔Example〕

以下、図面を参照しながら本発明の実施例について説明
する。
Embodiments of the present invention will be described below with reference to the drawings.

第1図(d)は本発明の一実施例のTPTパネルの断面
構成図である。尚、第1図!d)において第4図(d)
に示す従来のTPTパネル1aと同一構成の部分には同
一符号を記している。
FIG. 1(d) is a sectional view of a TPT panel according to an embodiment of the present invention. Also, Figure 1! d) in Figure 4(d)
The same reference numerals are given to the parts having the same configuration as those of the conventional TPT panel 1a shown in FIG.

本発明のTPTパネルは第1図(d)に示される様に、
本実施例のTFTパネルは配向膜22が従来のTFTパ
ネル1aの配向膜21のようにTPTパネルの上面全体
に形成されておらず、ゲート電極11の上方には形成さ
れていないことである。
The TPT panel of the present invention, as shown in FIG. 1(d),
In the TFT panel of this embodiment, the alignment film 22 is not formed on the entire upper surface of the TPT panel unlike the alignment film 21 of the conventional TFT panel 1a, and is not formed above the gate electrode 11.

このような構造となっているため、従来のようにラビン
グ処理を行う前に各画素毎に画素電極を分離形成する工
程を行う必要がなく、ラビング処理後に、TPTパネル
1aの各TPTについて動作試験を行うことが可能にな
っている。すなわち、ラビング処理を行った後もまだ透
明導電膜が画素電極に分離されていないので、テスタ等
を用いて走査線と信号線からテスト信号を加えて、TP
Tを1個づつ順次オンさせて、信号線から書き込んだ信
号の電圧を透明導電膜の一端(例えばテスト用外部端子
)で測定すれば、全てのTPTについて動作試験ができ
る。したがって、不良のTPTパネルを用いて液晶デイ
スプレィを製造することを未然に防止することができる
ようになり、液晶デイスプレィの製造歩留りを高めるこ
とができる。
Because of this structure, there is no need to perform the process of separating and forming pixel electrodes for each pixel before performing the rubbing process as in the past, and after the rubbing process, an operation test can be performed for each TPT of the TPT panel 1a. It is now possible to do this. In other words, even after the rubbing process, the transparent conductive film has not yet been separated into pixel electrodes, so a test signal is applied from the scanning line and the signal line using a tester, etc., and the TP
All TPTs can be tested by turning on T's one by one and measuring the voltage of the signal written from the signal line at one end of the transparent conductive film (for example, an external terminal for testing). Therefore, it is possible to prevent liquid crystal displays from being manufactured using defective TPT panels, and it is possible to increase the manufacturing yield of liquid crystal displays.

以上のように構成された本実施例のTPTマトリクスパ
ネルの製造方法について説明する。第1図(a)〜(d
)は、本実施例のTPTパネルの製造工程図である。
A method of manufacturing the TPT matrix panel of this example configured as described above will be explained. Figure 1 (a) to (d)
) is a manufacturing process diagram of the TPT panel of this example.

同図(a)に示す如く、先ず透明な絶縁性基板2上に、
クロム(Cr)、モリブデン(Mo)等から成るゲート
電極11、窒化シリコン(SiN)等から成るゲート絶
縁膜15、アモルファスシリコン等から成る半導体層1
2、n0アモルファスシリコン等から成るコンタクト層
16、アルミニウム(AN)等から成るドレイン電極1
3、ソース電極14を形成して、TPT6を作る。さら
にスピンコード法等により透明絶縁膜17を形成して表
面を平坦化した後、フォトリソグラフィ法によりソース
電極14と画素電極を接続させるためのコンタクトホー
ル18を形成する。尚、透明絶縁膜 17としてはポリ
イミド、アクリル、あるいはシラノール系化合物の塗布
、焼成によって形成された絶縁膜(SOG)等の透明な
絶縁膜を使用することができる。
As shown in Figure (a), first, on a transparent insulating substrate 2,
A gate electrode 11 made of chromium (Cr), molybdenum (Mo), etc., a gate insulating film 15 made of silicon nitride (SiN), etc., and a semiconductor layer 1 made of amorphous silicon, etc.
2. Contact layer 16 made of n0 amorphous silicon etc., drain electrode 1 made of aluminum (AN) etc.
3. Form the source electrode 14 to make the TPT 6. Furthermore, after forming a transparent insulating film 17 using a spin code method or the like to flatten the surface, a contact hole 18 for connecting the source electrode 14 and the pixel electrode is formed using a photolithography method. Note that as the transparent insulating film 17, a transparent insulating film such as polyimide, acrylic, or an insulating film (SOG) formed by coating and baking a silanol compound can be used.

次に同図(blに示すように、コンタクトホール18内
及びゲート絶縁膜15上に蒸着法、スパッタ法により画
素電極となるI To (Indiun−Tin−Ox
ide)等の透明導電膜19及びアルミニウム(Aり等
の金属膜を連続して形成し、フォトリソグラフィ法によ
り前記金属膜をパターニングしコンタクト用金属20を
形成する。さらに、透明導電膜19及びコンタクト用金
属20の全面に感光性を有するポリイミド等から成る感
光性の配向膜22をスピンコード法等により所定の膜厚
に塗布する。次に、絶縁性基板2の裏面から露光を行い
配向膜22を感光させた後、同図(C1に示すようにエ
ツチングを行いゲート電極11の上方の配向膜22のみ
を除去する。
Next, as shown in the same figure (bl), I To (Indiun-Tin-Ox
A transparent conductive film 19 such as IDE) and a metal film such as aluminum are successively formed, and the metal film is patterned by photolithography to form a contact metal 20.Furthermore, the transparent conductive film 19 and the contact A photosensitive alignment film 22 made of photosensitive polyimide or the like is coated on the entire surface of the substrate metal 20 to a predetermined thickness using a spin code method or the like.Next, the back side of the insulating substrate 2 is exposed to light to form the alignment film 22. After being exposed to light, etching is performed as shown in FIG. 1 (C1) to remove only the alignment film 22 above the gate electrode 11.

続けて、配向膜22に対して前述のラビング処理を行い
、ラビング処理後にラビング処理を行った際に発生した
静電気により静電破壊されたTPTが無いか検査する。
Subsequently, the alignment film 22 is subjected to the above-mentioned rubbing process, and after the rubbing process, it is inspected to see if there is any TPT that has been electrostatically damaged due to the static electricity generated during the rubbing process.

同図(C)に示すようにラビング処理が終わった時点で
は透明導電膜19は画素毎に分離されていないので、テ
スタを用いてプローブ針から走査線4と信号線3にテス
ト信号を加え、各TFT6を順次オンさせながら透明導
電膜19の電圧値を測定して全てのTPT6について不
良であるかどうか検査することができる。
As shown in FIG. 3C, the transparent conductive film 19 is not separated into pixels after the rubbing process is completed, so a test signal is applied to the scanning line 4 and the signal line 3 from the probe needle using a tester. It is possible to test whether all TPTs 6 are defective by measuring the voltage value of the transparent conductive film 19 while turning on each TFT 6 one after another.

そして同図(d)に示すように、不良のTPT6が無い
TFTパネルについて配向膜22及びコンタクト用金属
20をマスクとして透明導電膜19をエツチングして、
配向膜21及びコンタクト用金属20に覆われていない
透明導電膜19を除去し、個々に分離して画素電極5が
形成され、TPTパネルが完成する。
Then, as shown in FIG. 4(d), for the TFT panel with no defective TPT 6, the transparent conductive film 19 is etched using the alignment film 22 and the contact metal 20 as a mask.
The transparent conductive film 19 that is not covered with the alignment film 21 and the contact metal 20 is removed, and the pixel electrodes 5 are formed by separating each pixel electrode, thereby completing the TPT panel.

このように本実施例では、配向膜22に感光性を有する
ポリイミド等の有機高分子膜を用いているため、配向膜
22をパターニングする際にゲート電極11を、画素電
極5の形成に配向膜22及びコンタクト用金属20をマ
スクとして用いることができ、従来のTFTパネルla
よりもマスクの枚数を1枚少なくできる(従来のTPT
パネルlaでは第4図(C)に示す画素電極5の形成に
マスクが1枚必要となる)、従って、製造歩留りが高い
In this embodiment, since the alignment film 22 is made of an organic polymer film such as photosensitive polyimide, when patterning the alignment film 22, the gate electrode 11 is used as the alignment film for forming the pixel electrode 5. 22 and the contact metal 20 can be used as a mask, and the conventional TFT panel la
The number of masks can be reduced by one (conventional TPT)
In the panel la, one mask is required to form the pixel electrode 5 shown in FIG. 4(C)), so the manufacturing yield is high.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明によれば、配向膜をゲート電
極の上方に設けていないため、ラビング処理を行った後
に、全てのTPTについて動作試験を行うことができる
ので、不良の薄膜トランジスタパネルを薄膜トランジス
タパネルの製造時に発見することができる。したがって
、従来のように不良の薄膜トランジスタパネルを用いて
液晶デイスプレィを製作することがなくなり、良品の薄
膜トランジスタパネルのみを用いて液晶デイスプレィを
製造すればよいので、液晶デイスプレィの生産効率が向
上する。このため、液晶デイスプレィの低コスト化が可
能となる。
As explained above, according to the present invention, since the alignment film is not provided above the gate electrode, it is possible to perform an operation test on all TPTs after performing the rubbing treatment, so that a defective thin film transistor panel can be replaced with a thin film transistor. Can be found during panel manufacturing. Therefore, it is no longer necessary to manufacture liquid crystal displays using defective thin film transistor panels as in the past, and it is sufficient to manufacture liquid crystal displays using only good thin film transistor panels, thereby improving the production efficiency of liquid crystal displays. Therefore, it is possible to reduce the cost of the liquid crystal display.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図(a)〜(dlは本発明の一実施例のTPTパネ
ルの構成及び製造方法を示す工程図、 第2図は液晶デイスプレィの概略構成図、第3図は従来
のTPTパネルの部分平面図、第4図(al〜(d)は
従来のTPTパネルの構成及び製造方法を示す工程図で
ある。 2・・・絶縁性基板、 5・・・画素電極、 11・・・ゲート電極、 12・・・半導体層、 13・・・ドレイン電極、 14・・・ソース電極、 15・・・ゲート絶縁膜、 17・・・透明絶縁膜、 22・・・配向膜。 特許出願人  カシオ計算機株式会社 第2図 (a) (b) (c) (d) 第41 (a)
Figures 1 (a) to (dl) are process diagrams showing the configuration and manufacturing method of a TPT panel according to an embodiment of the present invention, Figure 2 is a schematic configuration diagram of a liquid crystal display, and Figure 3 is a portion of a conventional TPT panel. The plan view and FIGS. 4A to 4D are process diagrams showing the configuration and manufacturing method of a conventional TPT panel. 2... Insulating substrate 5... Pixel electrode 11... Gate electrode , 12... Semiconductor layer, 13... Drain electrode, 14... Source electrode, 15... Gate insulating film, 17... Transparent insulating film, 22... Alignment film. Patent applicant Casio Computer Co., Ltd. Ltd. Figure 2 (a) (b) (c) (d) Section 41 (a)

Claims (4)

【特許請求の範囲】[Claims] (1)透明な絶縁性基板上に形成された複数の薄膜トラ
ンジスタと、それらの薄膜トランジスタが形成された前
記絶縁性基板を平坦化する透明な絶縁膜と、該絶縁膜上
に形成され、前記複数の薄膜トランジスタのソース電極
に接続している複数の透明な画素電極と、それらの複数
の画素電極上にのみ形成された配向膜とを備えたことを
特徴とする薄膜トランジスタパネル。
(1) A plurality of thin film transistors formed on a transparent insulating substrate, a transparent insulating film that flattens the insulating substrate on which the thin film transistors are formed, and a transparent insulating film that is formed on the insulating film and A thin film transistor panel comprising: a plurality of transparent pixel electrodes connected to a source electrode of a thin film transistor; and an alignment film formed only on the plurality of pixel electrodes.
(2)前記配向膜は感光性を有することを特徴とする特
許請求の範囲第1項記載の薄膜トランジスタパネル。
(2) The thin film transistor panel according to claim 1, wherein the alignment film has photosensitivity.
(3)透明な絶縁性基板上に複数の薄膜トランジスタを
形成する工程と、 前記複数の薄膜トランジスタが形成された絶縁性基板上
に絶縁膜を形成した後、ソース電極またはドレイン電極
に接続させて前記絶縁膜上に透明な電極材料を形成する
工程と、 前記透明な電極材料上に、画素パターン状に配向膜を形
成し、その形成された配向膜に対し配向処理を行う工程
と、 前記複数の薄膜トランジスタの動作試験を行う工程と、 前記電極材料を個々の画素電極に分離する工程とを備え
てなる薄膜トランジスタパネルの製造方法。
(3) forming a plurality of thin film transistors on a transparent insulating substrate; and after forming an insulating film on the insulating substrate on which the plurality of thin film transistors are formed, connecting it to a source electrode or a drain electrode to form the insulating film; a step of forming a transparent electrode material on the film; a step of forming an alignment film in a pixel pattern on the transparent electrode material and performing an alignment treatment on the formed alignment film; and the plurality of thin film transistors. A method for manufacturing a thin film transistor panel, comprising: performing an operation test; and separating the electrode material into individual pixel electrodes.
(4)前記電極材料を個々の画素電極に分離する工程は
前記配向膜をマスクとして行うことを特徴とする前記特
許請求の範囲第3項記載の薄膜トランジスタパネルの製
造方法。
(4) The method for manufacturing a thin film transistor panel according to claim 3, wherein the step of separating the electrode material into individual pixel electrodes is performed using the alignment film as a mask.
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