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JPH01152644A - Semiconductor device - Google Patents

Semiconductor device

Info

Publication number
JPH01152644A
JPH01152644A JP31140787A JP31140787A JPH01152644A JP H01152644 A JPH01152644 A JP H01152644A JP 31140787 A JP31140787 A JP 31140787A JP 31140787 A JP31140787 A JP 31140787A JP H01152644 A JPH01152644 A JP H01152644A
Authority
JP
Japan
Prior art keywords
wiring pattern
insulating film
wiring
hole
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP31140787A
Other languages
Japanese (ja)
Inventor
Tomoyuki Hikita
智之 疋田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP31140787A priority Critical patent/JPH01152644A/en
Publication of JPH01152644A publication Critical patent/JPH01152644A/en
Pending legal-status Critical Current

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は半導体装置に関し、特に、多層配線を用いる半
導体装置に関する。
DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a semiconductor device, and particularly to a semiconductor device using multilayer wiring.

(従来の技術) 半導体装置、特に半導体集積回路においては多層配線が
行われることがある。多層配線の施された半導体装置の
一例の部分断面図を第3図に示す。
(Prior Art) Multilayer wiring is sometimes used in semiconductor devices, particularly semiconductor integrated circuits. FIG. 3 shows a partial cross-sectional view of an example of a semiconductor device with multilayer wiring.

第3図の半導体装置31においては2層の配線が行われ
ている。Si基板32上に形成されたSingのような
酸化膜等の絶縁膜33上に一層目の配線パターン34が
AI等を用いて形成されている。−層目の配線パターン
34上には該パターンを覆う絶縁膜35が形成されてお
り、さらにその上に二層目の配線パターン36が形成さ
れている。−層目の配線パターン34と二層目の配線パ
ターン36とはスルーホール37を介して互いに接続さ
れている。二層目の配線パターン36の上には保護膜3
9が設けられている。
In the semiconductor device 31 shown in FIG. 3, two layers of wiring are provided. A first layer wiring pattern 34 is formed using AI or the like on an insulating film 33 such as an oxide film such as Sing formed on a Si substrate 32. An insulating film 35 is formed on the −th layer wiring pattern 34 to cover the pattern, and a second layer wiring pattern 36 is further formed thereon. The - layer wiring pattern 34 and the second layer wiring pattern 36 are connected to each other via a through hole 37. A protective film 3 is provided on the second layer wiring pattern 36.
9 is provided.

配線パターン34.36間の絶縁膜35の材料としては
、ポリイミド等の高分子樹脂が広く用いられている。そ
の理由は、高分子樹脂の膜が膜表面の平坦性に優れてい
るという好ましい特性を有しているからである。
As the material for the insulating film 35 between the wiring patterns 34 and 36, polymer resins such as polyimide are widely used. The reason for this is that the polymer resin film has a desirable characteristic of excellent film surface flatness.

(発明が解決しようとする問題点) しかし、高分子樹脂膜は有機物であるため吸湿するとい
う性質を有しており、この性質のためにいくつかの問題
が生じる。
(Problems to be Solved by the Invention) However, since the polymer resin film is an organic substance, it has the property of absorbing moisture, and this property causes several problems.

そのような問題のひとつに、水分の浸入による素子特性
の変動が挙げられる。しかしこの変動は再度乾燥させる
ことによってほぼ回復する。
One such problem is variation in device characteristics due to moisture infiltration. However, this variation is almost recovered by drying again.

第2の問題は、高分子樹脂膜に吸収された水分が、その
膜上に形成されている配線パターンの下の部分へ回り込
み、その後の熱処理によってその水分が気化した際に配
線パターンが押し上げられ。
The second problem is that the moisture absorbed by the polymer resin film gets around to the bottom of the wiring pattern formed on the film, and when the moisture evaporates during subsequent heat treatment, the wiring pattern is pushed up. .

脹れてしまうということである。It means that it swells.

配線パターンの脹れによって引き起こされる最大の問題
は断線である。第3図において、配線パターン36に脹
れが生じた場合、配線パターン34と、配線パターン3
6との密着性は良いのでスルーホール37を介しての配
線パターン34と配線パターン36との接続部で配線パ
ターン36が配線パターン34からはがれることはない
が、配線パターン36がスルーホール37のエツジにお
いて切れてしまうおそれがある。ウェハ状態では断線が
生じていなくても。
The biggest problem caused by swollen wiring patterns is disconnection. In FIG. 3, when the wiring pattern 36 swells, the wiring pattern 34 and the wiring pattern 3
Since the adhesion between the wiring pattern 34 and the wiring pattern 36 is good, the wiring pattern 36 will not be separated from the wiring pattern 34 at the connection between the wiring pattern 34 and the wiring pattern 36 via the through hole 37. There is a risk of it breaking. Even if there is no disconnection in the wafer state.

ダイシングでチップに分割された後のダイボンディング
の際の加熱によって断線し、パッケージング後の検査に
よって異常が発見される場合もある。
Wires may break due to heating during die bonding after being divided into chips by dicing, and abnormalities may be discovered during post-packaging inspections.

また、製品出荷時には正常動作が確認されていても、使
用時間を重ねた後に断線に至ることもある。
Furthermore, even if normal operation is confirmed at the time of product shipment, wires may break after being used for a long time.

断線以外の問題には、配線パターンの外観が脹れによっ
て悪くなり、ウェハ表面の観察による検査時に脹れた部
分が異物の付着等と誤認され、脹れの生じたチップが不
良品とされてしまうこともある。
Problems other than disconnections include the appearance of the wiring pattern worsening due to the swell, and during inspection by observing the wafer surface, the swollen area may be mistaken for foreign matter, and the chip with the swell may be judged as a defective product. Sometimes I put it away.

上述したように、配線パターンに脹れが生ずると、製品
の歩留まりが低下し、効率的な生産が妨げられる。
As described above, when the wiring pattern swells, the yield of products decreases and efficient production is hindered.

問題となる配線パターンの脹れの発生率は、配線パター
ンの幅に依存しており2幅が広くなる程高くなる。従っ
て配線パターンの幅を狭くすれば脹れの問題は回避され
る。しかし、形成する回路の特性の面から配線抵抗を小
さく抑えることが要求される場合や、配線パターンを遮
光メタルとして使用する場合には配線パターンの幅を狭
めることはできない。
The occurrence rate of problematic wiring pattern swelling depends on the width of the wiring pattern, and increases as the width increases. Therefore, by narrowing the width of the wiring pattern, the problem of swelling can be avoided. However, the width of the wiring pattern cannot be reduced when the wiring resistance is required to be kept low from the viewpoint of the characteristics of the circuit to be formed, or when the wiring pattern is used as a light-shielding metal.

配線の脹れを防ぐためには、まず吸湿を防止することが
考えられる。吸湿を防止する技術のひとつに、配線層間
の絶縁膜を、高分子樹脂膜上にCVDによるSiO□膜
等の無機物を重ねた二層構造とする技術があるが、製造
プロセスの複雑化等によるコストの増大や高分子樹脂膜
と無機物膜との間の整合性の問題がある。
In order to prevent wiring from swelling, the first step is to prevent moisture absorption. One of the techniques to prevent moisture absorption is to make the insulating film between wiring layers a two-layer structure in which an inorganic material such as a CVD SiO□ film is layered on a polymer resin film. There are problems with increased cost and compatibility between the polymer resin film and the inorganic film.

吸湿を妨げずに配線の脹れを防ぐための公知の技術を第
4図および第5図を参照しながら説明する。この技術は
、第4図に示すように、配線パターン41の幅の広い部
分にガス抜き用の穴42を設けるというものである。し
かし配線パターンに遮光メタルとしての機能をもたせる
場合には、第5図に示すように、配線パターン51に設
けられたガス抜き用の穴52を通って、矢印で示すよう
に光53が配線パターン51の下へはいってしまう。こ
のように配線パターンの遮光能力が低下するという問題
がある。
A known technique for preventing wiring swelling without interfering with moisture absorption will be described with reference to FIGS. 4 and 5. In this technique, as shown in FIG. 4, a hole 42 for venting gas is provided in a wide portion of a wiring pattern 41. However, if the wiring pattern is to have a function as a light-shielding metal, as shown in FIG. It goes under 51. As described above, there is a problem in that the light shielding ability of the wiring pattern is reduced.

本発明は上記問題点に鑑みてなされたものであり、その
目的は、多層配線の配線層間の絶縁膜が吸湿した後の熱
処理においても該絶縁膜上の配線パターンが脹れること
が無<、シかも配線パターンが遮光メタルとして用いら
れる場合にも遮光能力の低下することがない半導体装置
を提供することにある。
The present invention has been made in view of the above problems, and its purpose is to prevent the wiring pattern on the insulating film from swelling even during heat treatment after the insulating film between the wiring layers of multilayer wiring has absorbed moisture. Another object of the present invention is to provide a semiconductor device whose light-shielding ability does not deteriorate even when a wiring pattern is used as a light-shielding metal.

(問題点を解決するための手段) 本発明の半導体装置は、第1の絶縁膜と、該第1の絶縁
膜上に形成された第1の配線パターンと。
(Means for Solving the Problems) A semiconductor device of the present invention includes a first insulating film and a first wiring pattern formed on the first insulating film.

該第1の配線パターン上に形成された第2の絶縁膜と、
該第2の絶縁膜上に形成され、該第2の絶縁膜に設けら
れたスルーホールを介して該第1の配線パターンに接続
している第2の配線パターンとを備えた半導体装置であ
って、該第2の絶縁膜が、該第2の絶縁膜の上面から該
第1の絶縁膜に達する少なくとも1個の穴を有しており
、該第2の配線パターンが、該穴を介して該第1の絶縁
膜に結合しており、そのことにより上記目的が達成され
る。
a second insulating film formed on the first wiring pattern;
and a second wiring pattern formed on the second insulating film and connected to the first wiring pattern via a through hole provided in the second insulating film. The second insulating film has at least one hole reaching from the upper surface of the second insulating film to the first insulating film, and the second wiring pattern extends through the hole. and is coupled to the first insulating film, thereby achieving the above object.

(実施例) 以下に本発明を実施例について説明する。(Example) The present invention will be described below with reference to Examples.

第1図は本発明の一実施例の半導体装置1の部分断面図
を示している。MO3構造またはバイポーラ構造の素子
の形成されたSi基板2上に5i02のような酸化膜等
の絶縁膜3を挟んで一層目の配線パターン4がAI等を
用いて形成されている。該配線パターン4は高分子樹脂
膜の絶縁膜5で被覆されており、絶縁膜5上に二層目の
配線パターン6がAI等を用いて形成されている。二層
目の配線パターンは保護膜9で覆われている。
FIG. 1 shows a partial cross-sectional view of a semiconductor device 1 according to an embodiment of the present invention. A first layer wiring pattern 4 is formed using AI or the like on a Si substrate 2 on which elements of MO3 structure or bipolar structure are formed, with an insulating film 3 such as an oxide film such as 5i02 interposed therebetween. The wiring pattern 4 is covered with an insulating film 5 made of a polymer resin film, and a second layer wiring pattern 6 is formed on the insulating film 5 using AI or the like. The second layer wiring pattern is covered with a protective film 9.

絶縁膜5にはスルーホール7が設けられており。A through hole 7 is provided in the insulating film 5.

二層目の配線パターン6はスルーホール7を介して一層
目の配線パターン4に接続されている。絶縁膜5にはさ
らに、絶縁膜5の一上面から絶縁膜3上の配線されてい
ない部分に通じる六8(以下では「ダミースルーホール
」と称する)が所定の間隔で設けられている。ダミース
ルーホール8は電気的には何ら機能を有しない。二層目
の配線パターン6はダミースルーホール8を介して絶縁
膜3に密着しており、その密着力は強固である。このよ
うに二層目の配線パターン6はスルーホール7以外の箇
所で基板に結びついているので、半導体装置1が熱処理
された場合の二層目の配線パターン6の脹れは充分に抑
制される。
The second layer wiring pattern 6 is connected to the first layer wiring pattern 4 via a through hole 7. The insulating film 5 is further provided with holes 68 (hereinafter referred to as "dummy through holes") at predetermined intervals that communicate from one top surface of the insulating film 5 to a portion of the insulating film 3 where wiring is not provided. The dummy through hole 8 has no electrical function. The second layer wiring pattern 6 is in close contact with the insulating film 3 via the dummy through hole 8, and its adhesion is strong. Since the second layer wiring pattern 6 is connected to the substrate at locations other than the through holes 7 in this way, swelling of the second layer wiring pattern 6 when the semiconductor device 1 is heat treated is sufficiently suppressed. .

第1図に示した半導体装置1の製造工程を説明する。第
2図(a)はSi基板2上に酸化膜等の絶縁膜3を形成
した後に一層目の配線パターン4が形成された状態を示
している。第2図(b)に示すように。
The manufacturing process of the semiconductor device 1 shown in FIG. 1 will be explained. FIG. 2(a) shows a state in which a first layer wiring pattern 4 is formed after an insulating film 3 such as an oxide film is formed on a Si substrate 2. As shown in FIG. As shown in FIG. 2(b).

第2図(a)の基板上の全面に高分子樹脂膜の絶縁膜5
をスピンコードおよびキュア工程で形成する。
An insulating film 5 made of a polymer resin film is formed on the entire surface of the substrate in FIG. 2(a).
is formed using a spin cord and a curing process.

次に第2図(C)に示すように、絶縁膜5に、二層目の
配線と一層目の配線とを導通させる位置にスルーホール
7を、絶縁膜3上の配線されていない部分に対応する所
定の位置にダミースルーホール8をそれぞれ形成する。
Next, as shown in FIG. 2(C), a through hole 7 is formed in the insulating film 5 at a position where the second layer wiring and the first layer wiring are connected to each other, and a through hole 7 is formed in the part of the insulating film 3 where the wiring is not connected. Dummy through holes 8 are formed at corresponding predetermined positions.

スルーホール7およびダミースルーホール8はエツチン
グによって同時に形成される。従って、ダミースルーホ
ール8を設けることによる製造工程の複雑化やコストの
増大はほとんどない。スルーホール7およびダミースル
ーホール8が形成された後、第2図(d)に示すように
、二層目の配線層を蒸着またはスパッタ法等により形成
し、エツチングによって所定のパターンにパターニング
して配線パターン6を形成する。
Through hole 7 and dummy through hole 8 are formed simultaneously by etching. Therefore, the provision of the dummy through hole 8 hardly complicates the manufacturing process or increases cost. After the through holes 7 and dummy through holes 8 are formed, as shown in FIG. 2(d), a second wiring layer is formed by vapor deposition or sputtering, and is patterned into a predetermined pattern by etching. A wiring pattern 6 is formed.

最後に、第1図に示すように全面に保護膜9を形成する
Finally, a protective film 9 is formed on the entire surface as shown in FIG.

以上、二層の配線の施された実施例を示したが。The embodiments in which two-layer wiring has been described above have been described.

本発明は三層以上の多層配線の施される半導体装置にも
適用可能である。
The present invention is also applicable to semiconductor devices having multilayer wiring of three or more layers.

(発明の効果) 本発明によれば、配線層間の絶縁膜の吸湿後の熱処理に
よっても該絶縁膜上の配線パターンが脹れることのない
半導体装置が従来と変わらないコストで提供される。し
かも9本発明の半導体装置の配線パターンはガス抜き用
の穴を有していないので、配線パターンが遮光メタルと
して使用される場合にも遮光能力が低下することがない
(Effects of the Invention) According to the present invention, a semiconductor device in which a wiring pattern on an insulating film does not swell even when heat treatment is performed after the insulating film between wiring layers absorbs moisture can be provided at the same cost as before. Moreover, since the wiring pattern of the semiconductor device of the present invention does not have a gas venting hole, the light-shielding ability does not deteriorate even when the wiring pattern is used as a light-shielding metal.

4、 ゛  の   な云゛■ 第1図は本発明の一実施例の部分断面図、第2図(a)
〜(均はその実施例の製造工程の一部を説明する図、第
3図は多層配線された従来の半導体装置の部分断面図、
第4図はガス抜き穴の設けられた従来の配線パターンの
平面図、第5図はガス抜き穴の設けられた配線パターン
を有する従来の半導体装置の部分断面図である。
4. Figure 1 is a partial sectional view of one embodiment of the present invention, Figure 2 (a)
~(Hitoshi is a diagram explaining a part of the manufacturing process of the example, FIG. 3 is a partial cross-sectional view of a conventional semiconductor device with multilayer wiring,
FIG. 4 is a plan view of a conventional wiring pattern provided with gas vent holes, and FIG. 5 is a partial sectional view of a conventional semiconductor device having a wiring pattern provided with gas vent holes.

1・・・半導体装置、2・・・St基板、3・・・第1
の絶縁膜、4・・・第1の配線パターン、5・・・第2
の絶縁膜。
DESCRIPTION OF SYMBOLS 1... Semiconductor device, 2... St substrate, 3... First
insulating film, 4... first wiring pattern, 5... second
insulation film.

6・・・第2の配線パターン、7・・・スルーホール、
8・・・ダミースルーホール(穴)。
6... Second wiring pattern, 7... Through hole,
8...Dummy through hole (hole).

以上that's all

Claims (1)

【特許請求の範囲】[Claims] 1、第1の絶縁膜と、該第1の絶縁膜上に形成された第
1の配線パターンと、該第1の配線パターン上に形成さ
れた第2の絶縁膜と、該第2の絶縁膜上に形成され、該
第2の絶縁膜に設けられたスルーホールを介して該第1
の配線パターンに接続している第2の配線パターンとを
備えた半導体装置であって、該第2の絶縁膜が、該第2
の絶縁膜の上面から該第1の絶縁膜に達する少なくとも
1個の穴を有しており、該第2の配線パターンが、該穴
を介して該第1の絶縁膜に結合している半導体装置。
1. a first insulating film, a first wiring pattern formed on the first insulating film, a second insulating film formed on the first wiring pattern, and a second insulating film; The first insulating film is formed on the first insulating film through a through hole provided in the second insulating film.
a second wiring pattern connected to the wiring pattern, wherein the second insulating film is connected to the second wiring pattern.
at least one hole reaching the first insulating film from the upper surface of the insulating film, and the second wiring pattern is coupled to the first insulating film through the hole. Device.
JP31140787A 1987-12-09 1987-12-09 Semiconductor device Pending JPH01152644A (en)

Priority Applications (1)

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JP31140787A JPH01152644A (en) 1987-12-09 1987-12-09 Semiconductor device

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JP31140787A JPH01152644A (en) 1987-12-09 1987-12-09 Semiconductor device

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ID=18016827

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JP31140787A Pending JPH01152644A (en) 1987-12-09 1987-12-09 Semiconductor device

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