JPH01126811A - 全差動増幅器のコモンモードフィードバック回路 - Google Patents
全差動増幅器のコモンモードフィードバック回路Info
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- JPH01126811A JPH01126811A JP62285912A JP28591287A JPH01126811A JP H01126811 A JPH01126811 A JP H01126811A JP 62285912 A JP62285912 A JP 62285912A JP 28591287 A JP28591287 A JP 28591287A JP H01126811 A JPH01126811 A JP H01126811A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的〕
（産業上の利用分野）
この発明は、電子機器の演算増幅器などに用いられる全
差動増幅器のコモンモードフィードバック回路に関する
。
差動増幅器のコモンモードフィードバック回路に関する
。
（従来の技術）
全差動増幅器のコモンモードフィードバック回路は、技
術書ｒＡｎａｌｏｇ ＭＯＳ Ｉｎｔｅｇｒａｔｅｄ
Ｃｊｒｃｕｉｔｓ ＰＯＲ５ＩＧＮＡＬ ＰＲＯＣＥＳ
ＳＩＮＧ Ｊの第２２５頁に記載されている。その回
路を第３図に示して説明する。
術書ｒＡｎａｌｏｇ ＭＯＳ Ｉｎｔｅｇｒａｔｅｄ
Ｃｊｒｃｕｉｔｓ ＰＯＲ５ＩＧＮＡＬ ＰＲＯＣＥＳ
ＳＩＮＧ Ｊの第２２５頁に記載されている。その回
路を第３図に示して説明する。
入力端１には、逆相入力が与えられ、入力端２には正相
入力が与えられる。入力端１，２は、ＭＯＳ）ランジス
タＱｌ、Ｑ２のゲートに接続されている。トランジスタ
Ｑｌ、Ｑ２は、差動増幅器を構成するもので、互いのソ
ースは、トランジスタＱ１３のドレインに接続され、ト
ランジスタＱＬ３のソースは第２電源ライン３へ、ゲー
トは第４のバイアス電位端４に接続されている。トラン
ジスタＱ１のドレインは、トランジスタＱ５のドレイン
へ、トランジスタＱ２のドレインはトランジスタＱ６の
ドレインへ接続される。
入力が与えられる。入力端１，２は、ＭＯＳ）ランジス
タＱｌ、Ｑ２のゲートに接続されている。トランジスタ
Ｑｌ、Ｑ２は、差動増幅器を構成するもので、互いのソ
ースは、トランジスタＱ１３のドレインに接続され、ト
ランジスタＱＬ３のソースは第２電源ライン３へ、ゲー
トは第４のバイアス電位端４に接続されている。トラン
ジスタＱ１のドレインは、トランジスタＱ５のドレイン
へ、トランジスタＱ２のドレインはトランジスタＱ６の
ドレインへ接続される。
トランジスタＱ５．ＱＢのドレインはそれぞれトランジ
スタＱ７．Ｑ８のソースに接続され、ソースはそれぞれ
トランジスタＱ３．’Ｑ４のドレインに接続されている
。トランジスタＱ３．Ｑ４のソースは第１電源ライン５
に接続される。
スタＱ７．Ｑ８のソースに接続され、ソースはそれぞれ
トランジスタＱ３．’Ｑ４のドレインに接続されている
。トランジスタＱ３．Ｑ４のソースは第１電源ライン５
に接続される。
トランジスタＱ７．Ｑ８のドレインは、それぞれ正出力
端６．負出力端７に接続されるとともにトランジスタＱ
９．ＱＩＯのドレインに接続され、トランジスタＱ９．
ＱＩＯのソースはそれぞれトランジスタＱ １１．
Ｑ １２のドレインに接続され、トランジスタＱｌｌ、
Ｑ１２のソースは第２電源ライン３に接続される。
端６．負出力端７に接続されるとともにトランジスタＱ
９．ＱＩＯのドレインに接続され、トランジスタＱ９．
ＱＩＯのソースはそれぞれトランジスタＱ １１．
Ｑ １２のドレインに接続され、トランジスタＱｌｌ、
Ｑ１２のソースは第２電源ライン３に接続される。
第１のバイアス電位ＶＢ１は、トランジスタＱ５゜ＱＢ
のゲートへ、第２のバイアス電位ＶＢ２はトランジスタ
Ｑ７．Ｑ８のゲートへ、第３のバイアス電位ＶＢ３はト
ランジスタＱ９．ＱＩＯのゲートへ、第４のバイアス電
位ＶＢ４はトランジスタＱ１３゜Ｑ １１． Ｑ １
２のゲートに供給されている。
のゲートへ、第２のバイアス電位ＶＢ２はトランジスタ
Ｑ７．Ｑ８のゲートへ、第３のバイアス電位ＶＢ３はト
ランジスタＱ９．ＱＩＯのゲートへ、第４のバイアス電
位ＶＢ４はトランジスタＱ１３゜Ｑ １１． Ｑ １
２のゲートに供給されている。
上記の回路は、正出力端６がトランジスタＱ３のゲート
に接続され、負出力端７がトランジスタＱ４のゲートに
接続されて帰還路を形成している。
に接続され、負出力端７がトランジスタＱ４のゲートに
接続されて帰還路を形成している。
これにより、正、負出力端６，７のコモンモード電位が
任意に設定した電位より低い場合は、トランジスタＱ３
とＱ４のゲート電位が下がり、トランジスタＱ３．Ｑ５
．Ｑ７．Ｑ４．ＱＢ、ＱＢに流れる電流を増加させ、出
力電位を上げるように帰還動作を得、正、負出力端６，
７のコモンモード電位が任意に設定した電位より高い場
合は、トランジスタＱ３とＱ４のゲート電位が上がり、
トランジスタＱ３．Ｑ５．Ｑ７．Ｑ４．ＱＢ、ＱＢに流
れる電流を減少させ、出力電位を下げるように帰還動作
を得る。
任意に設定した電位より低い場合は、トランジスタＱ３
とＱ４のゲート電位が下がり、トランジスタＱ３．Ｑ５
．Ｑ７．Ｑ４．ＱＢ、ＱＢに流れる電流を増加させ、出
力電位を上げるように帰還動作を得、正、負出力端６，
７のコモンモード電位が任意に設定した電位より高い場
合は、トランジスタＱ３とＱ４のゲート電位が上がり、
トランジスタＱ３．Ｑ５．Ｑ７．Ｑ４．ＱＢ、ＱＢに流
れる電流を減少させ、出力電位を下げるように帰還動作
を得る。
（発明が解決しようとする間ｍ１点）
上記従来のコモンモードフィードバック回路によると、
正の電源ＶＤＤと負の電源ｖＳＳとの間に５個ものトラ
ンジスタが直列接続されている。このために出力動作範
囲が狭くなる問題がある。また任意出力電位を設定する
ために素子面積を調整することにより行なうが、その設
計合せが複雑であるという問題がある。
正の電源ＶＤＤと負の電源ｖＳＳとの間に５個ものトラ
ンジスタが直列接続されている。このために出力動作範
囲が狭くなる問題がある。また任意出力電位を設定する
ために素子面積を調整することにより行なうが、その設
計合せが複雑であるという問題がある。
そこでこの発明は、出力動作範囲が広く、出力電位設定
も簡単であり集積回路に適した全差動増幅器のコモンモ
ードフィードバック回路を提供することを目的とする。
も簡単であり集積回路に適した全差動増幅器のコモンモ
ードフィードバック回路を提供することを目的とする。
［発明の構成コ
（問題点を解決するための手段）
この発明は、全差動増幅器の正の出力端電位に比例した
電流を流す第１の電圧制御電流回路と、負の出力端電位
に比例した電流を流す第２の電圧制御電流回路と、前記
第１．第２の電圧制御電流回路の出力電流の和の電流を
伝達する和電流電圧回路と、基準電圧に比例した電流を
伝達する基準電流伝達回路とを備え、コモンモ、−ド出
力電位が基準電位と等しくなるように制御する差電流帰
還回路により、前記和電流伝達回路の電流と前記基準電
流電圧回路の電流との差電流を前記全差動増幅器の能動
負荷となるトランジスタの制御電極に帰還するようにし
たものである。
電流を流す第１の電圧制御電流回路と、負の出力端電位
に比例した電流を流す第２の電圧制御電流回路と、前記
第１．第２の電圧制御電流回路の出力電流の和の電流を
伝達する和電流電圧回路と、基準電圧に比例した電流を
伝達する基準電流伝達回路とを備え、コモンモ、−ド出
力電位が基準電位と等しくなるように制御する差電流帰
還回路により、前記和電流伝達回路の電流と前記基準電
流電圧回路の電流との差電流を前記全差動増幅器の能動
負荷となるトランジスタの制御電極に帰還するようにし
たものである。
（作用）
上記の手段により、全差動増幅器の出力電位が正確に差
動で動作するときは和電流は変化しないが、同相で動作
するときは和電流が変化するために、和電流値と基準電
流値との差電流値により、全差動増幅器の能動負荷とな
るトランジスタの電流が制御されて出力を安定化させる
。この動作を得ることにより、出力段のトランジスタの
積み重ねを増加させることなくコモンフィードバックを
得ることができる。
動で動作するときは和電流は変化しないが、同相で動作
するときは和電流が変化するために、和電流値と基準電
流値との差電流値により、全差動増幅器の能動負荷とな
るトランジスタの電流が制御されて出力を安定化させる
。この動作を得ることにより、出力段のトランジスタの
積み重ねを増加させることなくコモンフィードバックを
得ることができる。
（実施例）
以下、この発明の実施例を図面を参照して説明する。
第１図はこの発明の一実施例であり、入力端子１１には
逆相入力が供給され、入力端子１２には正相入力が供給
される。入力端子１１．１２はＭＯＳ）ランジスタＱ２
１． Ｑ２２のゲートに接続されており、トランジス
タＱ２１． Ｑ２２のソースは共通にトランジスタＱ
３１のドレインに接続されている。トランジスタＱ２１
．． Ｑ２２のドレインは、それぞれトランジスタＱ
２３． Ｑ２４のドレインに接続され、トランジスタ０
２３． Ｑ ２４のソースは第１電源ライン１３に接続
される。またトランジスタＱ２３゜Ｑ２４のドレインは
、それぞれトランジスタＱ２５゜Ｑ１０のドレインに接
続され、トランジスタＱ２５゜Ｑ２６のソースはトラン
ジスタＱ２７． Ｑ２８のドレインに接続されるとと
もに、トランジスタＱ３３とＱ３２のゲートに接続され
る。トランジスタＱ２７゜Ｑ２８のソースはトランジス
タＱ２９． Ｑ３０のドレインに接続され、トランジ
スタＱ２９． Ｑ３０及びＱ３１のソースは第２電源ラ
イン１４に接続されている。
逆相入力が供給され、入力端子１２には正相入力が供給
される。入力端子１１．１２はＭＯＳ）ランジスタＱ２
１． Ｑ２２のゲートに接続されており、トランジス
タＱ２１． Ｑ２２のソースは共通にトランジスタＱ
３１のドレインに接続されている。トランジスタＱ２１
．． Ｑ２２のドレインは、それぞれトランジスタＱ
２３． Ｑ２４のドレインに接続され、トランジスタ０
２３． Ｑ ２４のソースは第１電源ライン１３に接続
される。またトランジスタＱ２３゜Ｑ２４のドレインは
、それぞれトランジスタＱ２５゜Ｑ１０のドレインに接
続され、トランジスタＱ２５゜Ｑ２６のソースはトラン
ジスタＱ２７． Ｑ２８のドレインに接続されるとと
もに、トランジスタＱ３３とＱ３２のゲートに接続され
る。トランジスタＱ２７゜Ｑ２８のソースはトランジス
タＱ２９． Ｑ３０のドレインに接続され、トランジ
スタＱ２９． Ｑ３０及びＱ３１のソースは第２電源ラ
イン１４に接続されている。
上記のトランジスタＱ２１〜Ｑ３３は、全差動増幅器を
構成しており、そのうちトランジスタ０３２〜Ｑ３０は
能動負荷回路を構成している。トランジスタＱ ２３．
Ｑ ２４の共通ゲートには端子１５を介して第１のバ
イアス電位ｖＢ１、トランジスタＱ２５゜Ｑ１０の共通
ゲートには端子１６を介して第２のバイアス電位ＶＢ２
、トランジスタＱ２９． Ｑ３０及びＱ３１のゲートに
は端子１７を介して第３のバイアス電位ＶＢ３が供給さ
れる。
構成しており、そのうちトランジスタ０３２〜Ｑ３０は
能動負荷回路を構成している。トランジスタＱ ２３．
Ｑ ２４の共通ゲートには端子１５を介して第１のバ
イアス電位ｖＢ１、トランジスタＱ２５゜Ｑ１０の共通
ゲートには端子１６を介して第２のバイアス電位ＶＢ２
、トランジスタＱ２９． Ｑ３０及びＱ３１のゲートに
は端子１７を介して第３のバイアス電位ＶＢ３が供給さ
れる。
トランジスタＱ２５． Ｑ１０のソースに設けられた
出力端１８．１９からは、それぞれ正出力Ｖｏ（＋）、
負出力Ｖｏ（−）が導出される。更にこの出力は電圧制
御電流回路２００及び１００に供給される。第１の電圧
制御電流回路１００は、トランジスタＱ３２．抵抗Ｒ１
により構成され、第２の電圧制御電流回路はトランジス
タＱ３３．抵抗Ｒ２により構成されている。第１．第２
の電圧制御電流回路１００．２００の出力電流は、和電
流Ｉ４となり、和電流伝達回路３００を介して図示Ａ点
に伝達される。和電流伝達回路３００は、トランジスタ
Ｑ３２． Ｑ３３の共通ドレインにソース及びゲート
を接続されたトランジスタＱ３４．）ランジスタＱ３４
のゲートにゲートを接続されたトランジスタＱ３５によ
り構成される。トランジスタＱ３４． Ｑ３５のドレ
インは第１電源ライン１３に接続され、トランジスタＱ
３５のソースは、トランジスタＱ３Ｇのドレインに接続
されるとともに、トランジスタＱ２７゜０２８の共通ゲ
ートに接続される。
出力端１８．１９からは、それぞれ正出力Ｖｏ（＋）、
負出力Ｖｏ（−）が導出される。更にこの出力は電圧制
御電流回路２００及び１００に供給される。第１の電圧
制御電流回路１００は、トランジスタＱ３２．抵抗Ｒ１
により構成され、第２の電圧制御電流回路はトランジス
タＱ３３．抵抗Ｒ２により構成されている。第１．第２
の電圧制御電流回路１００．２００の出力電流は、和電
流Ｉ４となり、和電流伝達回路３００を介して図示Ａ点
に伝達される。和電流伝達回路３００は、トランジスタ
Ｑ３２． Ｑ３３の共通ドレインにソース及びゲート
を接続されたトランジスタＱ３４．）ランジスタＱ３４
のゲートにゲートを接続されたトランジスタＱ３５によ
り構成される。トランジスタＱ３４． Ｑ３５のドレ
インは第１電源ライン１３に接続され、トランジスタＱ
３５のソースは、トランジスタＱ３Ｇのドレインに接続
されるとともに、トランジスタＱ２７゜０２８の共通ゲ
ートに接続される。
トランジスタＱ３８〜Ｑ４０は、基準電流伝達回路４０
０を構成している。トランジスタ０３Ｂ、 Ｑ３７のソ
ースは第２電源ライン１４に接続され、ゲート及びトラ
ンジスタＱ３７のドレインは、トランジスタＱ３８のド
レインに接続される。トランジスタＱ３ｇのソースは、
第１の電源ライン１３に接続され、ゲートはトランジス
タＱ３９のゲート及びドレインに接続され、トランジス
タＱ３９のソースは第１電源ライ１３へまたドレインは
トランジスタＱ４０のドレインに接続される。トランジ
スタＱ４０のゲートには基準電位Ｖ ＲＥＦが供給され
、ソースは抵抗Ｒ３を介して第２電源ライン１４に接続
されている。
０を構成している。トランジスタ０３Ｂ、 Ｑ３７のソ
ースは第２電源ライン１４に接続され、ゲート及びトラ
ンジスタＱ３７のドレインは、トランジスタＱ３８のド
レインに接続される。トランジスタＱ３ｇのソースは、
第１の電源ライン１３に接続され、ゲートはトランジス
タＱ３９のゲート及びドレインに接続され、トランジス
タＱ３９のソースは第１電源ライ１３へまたドレインは
トランジスタＱ４０のドレインに接続される。トランジ
スタＱ４０のゲートには基準電位Ｖ ＲＥＦが供給され
、ソースは抵抗Ｒ３を介して第２電源ライン１４に接続
されている。
上記した実施例において、抵抗Ｒ１，Ｒ２゜Ｒ３の関係
は Ｒ１＝Ｒ２＝２Ｒ３であり、トランジスタＱ３２゜Ｑ３
３及びＱ４０のゲート長は等しく、またトランジスタＱ
４０のゲート幅は、トランジスタＱ３２、Ｑ３３のゲー
ト幅の２倍に形成される。さらにトランジスタＱ３４と
Ｑ３５． Ｑ３ＢとＱ３７． Ｑ３８とＱ３９の各
ぺアの素子形状が等しく形成される。このように構成す
ることにより、カレントミラー作用により、図示の各部
の電流関係は １４＝Ｉ５．ｌ１＝Ｉ８となる。
は Ｒ１＝Ｒ２＝２Ｒ３であり、トランジスタＱ３２゜Ｑ３
３及びＱ４０のゲート長は等しく、またトランジスタＱ
４０のゲート幅は、トランジスタＱ３２、Ｑ３３のゲー
ト幅の２倍に形成される。さらにトランジスタＱ３４と
Ｑ３５． Ｑ３ＢとＱ３７． Ｑ３８とＱ３９の各
ぺアの素子形状が等しく形成される。このように構成す
ることにより、カレントミラー作用により、図示の各部
の電流関係は １４＝Ｉ５．ｌ１＝Ｉ８となる。
今、トランジスタＱ ３２． Ｑ ３３のゲート電位（
出力電位）が、基準電位Ｖ ＲＥＰより高いとすると、
Ｉ２ ＋１３ ＝Ｉ４ ＞Ｉｆ つまりＩ５ ＞Ｉ６となり、その差電流がトランジスタ
Ｑ２７、Ｑ２８のゲートに流入し、トランジスタＱ２７
とＱ２８のゲート電位を上げる方向に作用する。
出力電位）が、基準電位Ｖ ＲＥＰより高いとすると、
Ｉ２ ＋１３ ＝Ｉ４ ＞Ｉｆ つまりＩ５ ＞Ｉ６となり、その差電流がトランジスタ
Ｑ２７、Ｑ２８のゲートに流入し、トランジスタＱ２７
とＱ２８のゲート電位を上げる方向に作用する。
よってトランジスタＱ３２とＱ３３のゲート電位が下が
る。
る。
逆に、トランジスタＱ３２． ｉ３のゲート電位（出力
電位）が基準電位Ｖ ＲＥＦより低くなると、Ｉ２ ＋
Ｉ３ ＝Ｉ４ ＞Ｉｆ つまり９．１５＜Ｉ６となり、トランジスタＱ２７とＱ
２８のゲート電位を下げる方向に作用する。よってトラ
ンジスタＱ３２． Ｑ３３のゲート電位が高くなる。
電位）が基準電位Ｖ ＲＥＦより低くなると、Ｉ２ ＋
Ｉ３ ＝Ｉ４ ＞Ｉｆ つまり９．１５＜Ｉ６となり、トランジスタＱ２７とＱ
２８のゲート電位を下げる方向に作用する。よってトラ
ンジスタＱ３２． Ｑ３３のゲート電位が高くなる。
上記のように帰還動作が得られ、コモンモードでは、ト
ランジスタＱ３２． Ｑ３３のゲート電位が基準電位Ｖ
ＲＥＰと等しくなるように動作する。出力電位Ｖｏ（
＋）とＶｏ（−）とが差動で出力される場合は、和電流
Ｉ４の変化はなく一定に保持され、トランジスタＱ２７
． Ｑ２８のゲート電位もほぼ一定で差動動作に影響を
与えない。
ランジスタＱ３２． Ｑ３３のゲート電位が基準電位Ｖ
ＲＥＰと等しくなるように動作する。出力電位Ｖｏ（
＋）とＶｏ（−）とが差動で出力される場合は、和電流
Ｉ４の変化はなく一定に保持され、トランジスタＱ２７
． Ｑ２８のゲート電位もほぼ一定で差動動作に影響を
与えない。
第２図はこの発明の他の実施例である。
入力端２１には逆相入力が供給され、入力端２２には正
相入力が供給される。入力端２１゜２２はトランジスタ
Ｑ４１． Ｑ４２のゲートに接続され、トランジスタ
Ｑ４１． Ｑ４２のソースは、電流源２３を介して第
２電源ライン２４に接続されている。トランジスタＱ４
１のドレインは、トランジスタＱ４３のドレイン及びト
ランジスタＱ４３． Ｑ４５のゲートに接続され、ト
ランジスタＱ４２のドレインは、トランジスタＱ４４の
ドレイン、トランジスタＱ４４． Ｑ１０のゲートに
接続される。トランジスタＱ４３． Ｑ４５のソースは
第１電源ライン２５に接続され、トランジスタＱ４５の
ドレインは、容量Ｃ１の一端、トランジスタＱ４９のゲ
ート、トランジスタＱ４７のドレインに接続され、トラ
ンジスタＱ４Ｂのドレインは、容量Ｃ２の一端、トラン
ジスタＱ５０のゲート、トランジスタＱ４ｇのドレイン
に接続される。
相入力が供給される。入力端２１゜２２はトランジスタ
Ｑ４１． Ｑ４２のゲートに接続され、トランジスタ
Ｑ４１． Ｑ４２のソースは、電流源２３を介して第
２電源ライン２４に接続されている。トランジスタＱ４
１のドレインは、トランジスタＱ４３のドレイン及びト
ランジスタＱ４３． Ｑ４５のゲートに接続され、ト
ランジスタＱ４２のドレインは、トランジスタＱ４４の
ドレイン、トランジスタＱ４４． Ｑ１０のゲートに
接続される。トランジスタＱ４３． Ｑ４５のソースは
第１電源ライン２５に接続され、トランジスタＱ４５の
ドレインは、容量Ｃ１の一端、トランジスタＱ４９のゲ
ート、トランジスタＱ４７のドレインに接続され、トラ
ンジスタＱ４Ｂのドレインは、容量Ｃ２の一端、トラン
ジスタＱ５０のゲート、トランジスタＱ４ｇのドレイン
に接続される。
トランジスタＱ ４９． Ｑ ４７のソースは第２電源
ライン２４に接続され、トランジスタＱ４９のドレイン
は、容量Ｃ１の他端に接続されると共に出力端２８に接
続され、更に電流源２６を介して第１電源ライン２５に
接続される。またトランジスタＱ５（１，Ｑ４ｇのソー
スは第２電源ライン２４に接続され、トランジスタＱ５
０のドレインは、容量Ｃ２の他端に接続されると共に出
力端２つに接続され、更に電流源２７を介して第１電源
ライン２５に接続される。
ライン２４に接続され、トランジスタＱ４９のドレイン
は、容量Ｃ１の他端に接続されると共に出力端２８に接
続され、更に電流源２６を介して第１電源ライン２５に
接続される。またトランジスタＱ５（１，Ｑ４ｇのソー
スは第２電源ライン２４に接続され、トランジスタＱ５
０のドレインは、容量Ｃ２の他端に接続されると共に出
力端２つに接続され、更に電流源２７を介して第１電源
ライン２５に接続される。
出力端２８は、第２の電圧制御電流回路２００を構成す
るトランジスタ０３３のゲートに接続され、出力端２９
は、第１の電圧制御電流回路１００を構成するトランジ
スタＱ３２のゲートに接続される。
るトランジスタ０３３のゲートに接続され、出力端２９
は、第１の電圧制御電流回路１００を構成するトランジ
スタＱ３２のゲートに接続される。
第１．第２の電圧制御電流回路１００，２００及び和電
流伝達回路３００部、基準電流伝達回路４００部は、第
１図に示した回路構成と同じである。但し、帰還回路５
００を接続する箇所が異なり、この実施例ではトランジ
スタＱ３７のドレインとトランジスタＱ４７． Ｑ４
８の共通ゲートとの間に接続されている。
流伝達回路３００部、基準電流伝達回路４００部は、第
１図に示した回路構成と同じである。但し、帰還回路５
００を接続する箇所が異なり、この実施例ではトランジ
スタＱ３７のドレインとトランジスタＱ４７． Ｑ４
８の共通ゲートとの間に接続されている。
本実施例においても、コモンモードに置いては、出力端
２８．２９の電位が、基準電位Ｖ ｌ？ＥＦと同じにな
るように動作する。
２８．２９の電位が、基準電位Ｖ ｌ？ＥＦと同じにな
るように動作する。
［発明の効果コ
以上説明したように、この発明によると第１゜第２電源
間のトランジスタ段数が従来の回路に比べて少なく、動
作範囲を広くすることができ、低電圧動作に好適する。
間のトランジスタ段数が従来の回路に比べて少なく、動
作範囲を広くすることができ、低電圧動作に好適する。
また出力の動作点電位は、基準電位により設定できるの
でこの設定が簡単となる。このように本回路は集積回路
に適する。
でこの設定が簡単となる。このように本回路は集積回路
に適する。
第１図はこの発明の一実施例を示す回路図、第２図はこ
の発明の他の実施例を示す回路図、第３図は従来の全差
動増幅器のコモンモードフィードバック回路を示す図で
ある。 １００．２００・・・電圧制御電流回路、３００・・・
和電流伝達回路、４００・・・基準電流伝達回路、Ｑ２
１〜Ｑ５０・・・トランジスタ。 出願人代理人 弁理士 鈴江武彦 第３図
の発明の他の実施例を示す回路図、第３図は従来の全差
動増幅器のコモンモードフィードバック回路を示す図で
ある。 １００．２００・・・電圧制御電流回路、３００・・・
和電流伝達回路、４００・・・基準電流伝達回路、Ｑ２
１〜Ｑ５０・・・トランジスタ。 出願人代理人 弁理士 鈴江武彦 第３図
Claims (1)
- 全差動増幅器の正負両出力端の動作点電位を設定するコ
モンモードフィードバック回路において、前記正の出力
端電位に比例した電流を流す第１の電圧制御電流回路と
、前記負の出力端電位に比例した電流を流す第２の電圧
制御電流回路と、前記第１、第２の電圧制御電流回路の
出力電流の和の電流を伝達する和電流電圧回路と、基準
電圧に比例した電流を伝達する基準電流伝達回路と、前
記和電流伝達回路の電流と前記基準電流電圧回路の電流
との差電流を前記全差動増幅器の能動負荷となるトラン
ジスタの制御電極に帰還し、コモンモード出力電位が前
記基準電位と等しくなるように制御する差電流帰還回路
とを具備したことを特徴とする全差動増幅器のコモンモ
ードフィードバック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285912A JPH01126811A (ja) | 1987-11-12 | 1987-11-12 | 全差動増幅器のコモンモードフィードバック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285912A JPH01126811A (ja) | 1987-11-12 | 1987-11-12 | 全差動増幅器のコモンモードフィードバック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01126811A true JPH01126811A (ja) | 1989-05-18 |
Family
ID=17697626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62285912A Pending JPH01126811A (ja) | 1987-11-12 | 1987-11-12 | 全差動増幅器のコモンモードフィードバック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01126811A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5568089A (en) * | 1993-06-15 | 1996-10-22 | Nec Corporation | Fully differential amplifier including common mode feedback circuit |
| US6317016B1 (en) | 1999-05-14 | 2001-11-13 | Koninklijke Philips Electronics | Method and arrangement for gyration filtering with low power consumption |
| US6407658B2 (en) | 1999-05-14 | 2002-06-18 | Koninklijke Philips Electronics N.V. | Method and arrangement for filtering with common mode feedback for low power consumption |
| JP2002529950A (ja) * | 1998-11-02 | 2002-09-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 差分出力の同相モードフィードバックを持つデバイス |
| JPWO2007058011A1 (ja) * | 2005-11-21 | 2009-04-30 | パナソニック株式会社 | 全差動型比較器及び全差動型増幅回路 |
| CN103095231A (zh) * | 2011-11-06 | 2013-05-08 | 复旦大学 | 一种新型的共模反馈电路 |
-
1987
- 1987-11-12 JP JP62285912A patent/JPH01126811A/ja active Pending
Cited By (7)
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| JP4837673B2 (ja) * | 2005-11-21 | 2011-12-14 | パナソニック株式会社 | 全差動型増幅回路 |
| CN103095231A (zh) * | 2011-11-06 | 2013-05-08 | 复旦大学 | 一种新型的共模反馈电路 |
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