JPH0993131A - デコード装置 - Google Patents
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- JPH0993131A JPH0993131A JP7249690A JP24969095A JPH0993131A JP H0993131 A JPH0993131 A JP H0993131A JP 7249690 A JP7249690 A JP 7249690A JP 24969095 A JP24969095 A JP 24969095A JP H0993131 A JPH0993131 A JP H0993131A
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 ＭＰＥＧ２方式のビデオストリーム、プログ
ラムストリーム及びトランスポートストリームを直接に
入力して、各データを出力することができるデコード装
置を提供する。 【解決手段】 上記入力端子１に入力されるｎチャンネ
ル分の圧縮ビデオデータのシリアルインターフェース信
号は、Ｓ／Ｐ変換回路２１でパラレルの圧縮ビデオデー
タに変換され、デコーダ２２でデコードされてヘッダデ
ータの情報が制御回路５に送られる。制御回路５の制御
により、圧縮ビデオデータがチャンネル毎に受信バッフ
ァ３1〜３nを介してビデオデコーダ４１1〜４１nに送ら
れてデコードされる。また、切換スイッチ４３1〜４３n
が切換接続されて、ビデオデコーダ４１1〜４１n又は遅
延メモリ４２1〜４２nからのビデオ信号がチャンネル切
換器６に出力されて、モニタ７に映像が出力される。
ラムストリーム及びトランスポートストリームを直接に
入力して、各データを出力することができるデコード装
置を提供する。 【解決手段】 上記入力端子１に入力されるｎチャンネ
ル分の圧縮ビデオデータのシリアルインターフェース信
号は、Ｓ／Ｐ変換回路２１でパラレルの圧縮ビデオデー
タに変換され、デコーダ２２でデコードされてヘッダデ
ータの情報が制御回路５に送られる。制御回路５の制御
により、圧縮ビデオデータがチャンネル毎に受信バッフ
ァ３1〜３nを介してビデオデコーダ４１1〜４１nに送ら
れてデコードされる。また、切換スイッチ４３1〜４３n
が切換接続されて、ビデオデコーダ４１1〜４１n又は遅
延メモリ４２1〜４２nからのビデオ信号がチャンネル切
換器６に出力されて、モニタ７に映像が出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、シリアルディジタ
ルデータインターフェースを介して伝送されたシリアル
の圧縮データをデコードするデコード装置に関する。
ルデータインターフェースを介して伝送されたシリアル
の圧縮データをデコードするデコード装置に関する。
【０００２】
【従来の技術】従来、ビデオデータを圧縮符号化するた
めに、ビデオデータの相関を利用した高能率の圧縮符号
化方式として、国際標準であるＭＰＥＧ(Moving Pictur
e Experts Group)方式が提案されている。
めに、ビデオデータの相関を利用した高能率の圧縮符号
化方式として、国際標準であるＭＰＥＧ(Moving Pictur
e Experts Group)方式が提案されている。
【０００３】このＭＰＥＧ方式においては、コンパクト
ディスク（ＣＤ）を用いた読み出し専用メモリであるい
わゆるＣＤ−ＲＯＭやハードディスク等の蓄積メディア
のためのＭＰＥＧ１方式や、この蓄積メディアの他に通
信及び放送メディア等に適用するためのＭＰＥＧ２方式
の標準化が進んでいる。
ディスク（ＣＤ）を用いた読み出し専用メモリであるい
わゆるＣＤ−ＲＯＭやハードディスク等の蓄積メディア
のためのＭＰＥＧ１方式や、この蓄積メディアの他に通
信及び放送メディア等に適用するためのＭＰＥＧ２方式
の標準化が進んでいる。
【０００４】また、オーディオデータにおいても、ビデ
オデータの標準化と並行して、ＭＰＥＧ１方式及びＭＰ
ＥＧ２方式による高品質・高能率のステレオオーディオ
データの圧縮符号化方式の標準化が進められている。こ
のオーディオデータのＭＰＥＧ２方式では、複数チャン
ネルのオーディオデータによるマルチチャンネル・サラ
ウンド符号化が行われたり、マルチリンガル等の機能が
備えられたりする。
オデータの標準化と並行して、ＭＰＥＧ１方式及びＭＰ
ＥＧ２方式による高品質・高能率のステレオオーディオ
データの圧縮符号化方式の標準化が進められている。こ
のオーディオデータのＭＰＥＧ２方式では、複数チャン
ネルのオーディオデータによるマルチチャンネル・サラ
ウンド符号化が行われたり、マルチリンガル等の機能が
備えられたりする。
【０００５】このような、ＭＰＥＧ２方式による符号化
ビデオデータ列であるビデオストリーム及び符号化オー
ディオデータ列であるオーディオストリームや、その他
のコンピュータデータ等の符号化データのストリームを
実際のアプリケーションに適用する場合には、これらの
データのストリームを統合すると共に、蓄積メディアや
ネットワーク等の通信システムが持つフォーマットに適
合したフォーマットとする必要がある。従って、ビデ
オ、オーディオ、及びその他のデータを同期化して多重
化するＭＰＥＧシステムが提案されている。
ビデオデータ列であるビデオストリーム及び符号化オー
ディオデータ列であるオーディオストリームや、その他
のコンピュータデータ等の符号化データのストリームを
実際のアプリケーションに適用する場合には、これらの
データのストリームを統合すると共に、蓄積メディアや
ネットワーク等の通信システムが持つフォーマットに適
合したフォーマットとする必要がある。従って、ビデ
オ、オーディオ、及びその他のデータを同期化して多重
化するＭＰＥＧシステムが提案されている。
【０００６】このＭＰＥＧシステムでは、蓄積メディア
のための標準であるＭＰＥＧ１システムと、このＭＰＥ
Ｇ１システムよりもさらに広い範囲のアプリケーション
のための標準であるＭＰＥＧ２システムとが提案されて
いる。
のための標準であるＭＰＥＧ１システムと、このＭＰＥ
Ｇ１システムよりもさらに広い範囲のアプリケーション
のための標準であるＭＰＥＧ２システムとが提案されて
いる。
【０００７】このＭＰＥＧ２システムでは２種類のフォ
ーマットを用いる。１つのフォーマットは、ビデオデー
タ、オーディオデータ、及びその他のデータを１つのプ
ログラムとして多重化したプログラムストリームであ
り、もう１つのフォーマットは、複数のプログラムを１
本のストリームに多重化したトランスポートストリーム
である。
ーマットを用いる。１つのフォーマットは、ビデオデー
タ、オーディオデータ、及びその他のデータを１つのプ
ログラムとして多重化したプログラムストリームであ
り、もう１つのフォーマットは、複数のプログラムを１
本のストリームに多重化したトランスポートストリーム
である。
【０００８】
【発明が解決しようとする課題】ところで、上述したＭ
ＰＥＧ２方式によるビデオストリームを用いて映像を表
示するためには、専用のデコーダ装置、アンプ及びモニ
タ等を組み合わせて用いることになり、これらの機器を
設置するために複雑な配線を行う必要がある。
ＰＥＧ２方式によるビデオストリームを用いて映像を表
示するためには、専用のデコーダ装置、アンプ及びモニ
タ等を組み合わせて用いることになり、これらの機器を
設置するために複雑な配線を行う必要がある。
【０００９】また、ＭＰＥＧ２システムにおいては、プ
ログラムストリーム及びトランスポートストリームを直
接に入力し、多重化された複数のデータをデコードして
出力することができるデコード装置を実現することが望
まれている。
ログラムストリーム及びトランスポートストリームを直
接に入力し、多重化された複数のデータをデコードして
出力することができるデコード装置を実現することが望
まれている。
【００１０】そこで、本発明は上述の実情に鑑み、ＭＰ
ＥＧ２方式のビデオストリーム、プログラムストリーム
及びトランスポートストリームを直接に入力して、各デ
ータを出力することができるデコード装置を提供するも
のである。
ＥＧ２方式のビデオストリーム、プログラムストリーム
及びトランスポートストリームを直接に入力して、各デ
ータを出力することができるデコード装置を提供するも
のである。
【００１１】
【課題を解決するための手段】本発明に係るデコード装
置は、シリアルインターフェースを介して伝送されるシ
リアル圧縮データをパラレル圧縮データに変換してデコ
ードするシリアルインターフェースデコード手段と、上
記シリアルインターフェースデコード手段からの圧縮デ
ータをデコードするデコード手段とを有して成る。
置は、シリアルインターフェースを介して伝送されるシ
リアル圧縮データをパラレル圧縮データに変換してデコ
ードするシリアルインターフェースデコード手段と、上
記シリアルインターフェースデコード手段からの圧縮デ
ータをデコードするデコード手段とを有して成る。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１３】図１には、本発明に係るデコード装置の第
１の実施の形態の概略的な構成を示す。このデコード装
置は、ビデオストリームを入力して処理するためのデコ
ード装置である。
１の実施の形態の概略的な構成を示す。このデコード装
置は、ビデオストリームを入力して処理するためのデコ
ード装置である。
【００１４】このデコード装置は、シリアルインターフ
ェースを介して伝送されるシリアル圧縮データをパラレ
ル圧縮データに変換してデコードするシリアルインター
フェースデコード手段であるシリアルインターフェース
デコーダ２と、上記シリアルインターフェースデコーダ
２からの圧縮データをデコードするデコード手段である
複数のデコーダ４1〜４nとを有して成る。
ェースを介して伝送されるシリアル圧縮データをパラレ
ル圧縮データに変換してデコードするシリアルインター
フェースデコード手段であるシリアルインターフェース
デコーダ２と、上記シリアルインターフェースデコーダ
２からの圧縮データをデコードするデコード手段である
複数のデコーダ４1〜４nとを有して成る。
【００１５】ここで、上記圧縮データは、ビデオデータ
の水平同期信号に同期し、フレーム相関を用いた圧縮フ
ォーマットで圧縮された、少なくとも１チャンネルのビ
デオ信号である。
の水平同期信号に同期し、フレーム相関を用いた圧縮フ
ォーマットで圧縮された、少なくとも１チャンネルのビ
デオ信号である。
【００１６】具体的には、図１のデコード装置の入力端
子１には、ＭＰＥＧ２方式のビデオストリームが含まれ
るシリアルインターフェース信号が入力される。このシ
リアルインターフェース信号とは、テレビジョン等の映
像機器やラジオ等の音響機器において用いられるデータ
を他の映像機器や音響機器との間で伝送するためのイン
ターフェースの１つであるシリアルディジタルインター
フェース（ＳＤＩ）フォーマットを基にした、シリアル
ディジタルデータインターフェース（ＳＤＤＩ）方式の
ような、単一の通信路で圧縮ビデオデータを扱うことが
できるインターフェースによる信号である。
子１には、ＭＰＥＧ２方式のビデオストリームが含まれ
るシリアルインターフェース信号が入力される。このシ
リアルインターフェース信号とは、テレビジョン等の映
像機器やラジオ等の音響機器において用いられるデータ
を他の映像機器や音響機器との間で伝送するためのイン
ターフェースの１つであるシリアルディジタルインター
フェース（ＳＤＩ）フォーマットを基にした、シリアル
ディジタルデータインターフェース（ＳＤＤＩ）方式の
ような、単一の通信路で圧縮ビデオデータを扱うことが
できるインターフェースによる信号である。
【００１７】ＳＤＩフォーマットは、ディジタルのオー
ディオ信号及びビデオ信号の規格として、テレビジョン
や映像工学に関する規格を発行するアメリカ映画・テレ
ビ技術協会（Society of Motion Picture and Televisi
on Engineerings(SMPTE)）のＳＭＰＴＥ−２９５Ｍで標
準化されている。この規格は、基本的には、ディジタル
信号規格であるＤ−１フォーマットもしくはＤ−２フォ
ーマットを対象とした信号の規格である。
ディオ信号及びビデオ信号の規格として、テレビジョン
や映像工学に関する規格を発行するアメリカ映画・テレ
ビ技術協会（Society of Motion Picture and Televisi
on Engineerings(SMPTE)）のＳＭＰＴＥ−２９５Ｍで標
準化されている。この規格は、基本的には、ディジタル
信号規格であるＤ−１フォーマットもしくはＤ−２フォ
ーマットを対象とした信号の規格である。
【００１８】このＳＤＩフォーマットを基にして、ＳＤ
ＤＩフォーマットが構成される。このＳＤＤＩフォーマ
ットの概略的な構成は、図２に示すものである。
ＤＩフォーマットが構成される。このＳＤＤＩフォーマ
ットの概略的な構成は、図２に示すものである。
【００１９】図２Ａに示すＳＤＤＩフォーマットのフレ
ームフォーマット、即ち垂直フォーマットは、水平方向
１７１６ドット、垂直方向５２５ラインから成り、デー
タ部ＤＴ1及びデータ部ＤＴ2をもつ。これら第１のデー
タ部ＤＴ1及び第２のデータ部ＤＴ2の前にはブランクデ
ータ部ＢＤＴ1、ＢＤＴ2がそれぞれ挿入されている。ま
た、データ部ＤＴ1、ＤＴ2及びブランクデータ部ＢＤＴ
1、ＢＤＴ2の前後には、それぞれアクティブラインの開
始を示す４ビットの開始同期符号ＳＡＶ及びアクティブ
ラインの終了を示す終了同期符号ＥＡＶが置かれる。さ
らに、開始同期符号ＳＡＶと終了同期符号ＥＡＶとの間
には、２６８ビット分の補助データであるアンシラリデ
ータ部ＡＮＣが置かれる。
ームフォーマット、即ち垂直フォーマットは、水平方向
１７１６ドット、垂直方向５２５ラインから成り、デー
タ部ＤＴ1及びデータ部ＤＴ2をもつ。これら第１のデー
タ部ＤＴ1及び第２のデータ部ＤＴ2の前にはブランクデ
ータ部ＢＤＴ1、ＢＤＴ2がそれぞれ挿入されている。ま
た、データ部ＤＴ1、ＤＴ2及びブランクデータ部ＢＤＴ
1、ＢＤＴ2の前後には、それぞれアクティブラインの開
始を示す４ビットの開始同期符号ＳＡＶ及びアクティブ
ラインの終了を示す終了同期符号ＥＡＶが置かれる。さ
らに、開始同期符号ＳＡＶと終了同期符号ＥＡＶとの間
には、２６８ビット分の補助データであるアンシラリデ
ータ部ＡＮＣが置かれる。
【００２０】図２Ｂに示すラインフォーマット、即ち水
平フォーマットは、１０ビット幅で、４バイトの終了同
期符号ＥＡＶ、２６８バイトのアンシラリデータ部ＡＮ
Ｃ、４バイトの開始同期符号ＳＡＶ、及び１４４０バイ
トのペイロード部ＰＡＤから構成される。
平フォーマットは、１０ビット幅で、４バイトの終了同
期符号ＥＡＶ、２６８バイトのアンシラリデータ部ＡＮ
Ｃ、４バイトの開始同期符号ＳＡＶ、及び１４４０バイ
トのペイロード部ＰＡＤから構成される。
【００２１】このＳＤＤＩフォーマットによる信号を伝
送するときには、ＳＤＩフォーマットによる信号と同様
に、パラレル−シリアル変換及び伝送路符号化が行われ
て、図２Ｃに示す、データレートが２７０Ｍｂｐｓのシ
リアルインターフェース信号として伝送される。
送するときには、ＳＤＩフォーマットによる信号と同様
に、パラレル−シリアル変換及び伝送路符号化が行われ
て、図２Ｃに示す、データレートが２７０Ｍｂｐｓのシ
リアルインターフェース信号として伝送される。
【００２２】次に、図３にＳＤＤＩフォーマットの具体
的な構成の一例を示す。
的な構成の一例を示す。
【００２３】図３Ａは、図２Ｂに示すラインフォーマッ
トである。このラインフォーマット内のペイロード部Ｐ
ＡＤは、例えば図３Ｂに示すように、データとフラグと
が組み合わされた、いわゆるパケットが、フラグＦ
Ｇ1、データ領域ＤＡ1、フラグＦＧ2、データ領域Ｄ
Ａ2、フラグＦＧ3、データ領域ＤＡ3、フラグＦＧ4、デ
ータ領域ＤＡ4、フラグＦＧ5、・・・と複数個分連続す
ることにより構成される。
トである。このラインフォーマット内のペイロード部Ｐ
ＡＤは、例えば図３Ｂに示すように、データとフラグと
が組み合わされた、いわゆるパケットが、フラグＦ
Ｇ1、データ領域ＤＡ1、フラグＦＧ2、データ領域Ｄ
Ａ2、フラグＦＧ3、データ領域ＤＡ3、フラグＦＧ4、デ
ータ領域ＤＡ4、フラグＦＧ5、・・・と複数個分連続す
ることにより構成される。
【００２４】また、１つのフラグＦＧは、図３Ｃに示す
ように、タイプ領域ＴＰ、バイトカウント領域ＢＣ、及
びエラー訂正コードＥＣＣから構成される。上記タイプ
領域ＴＰはデータ領域ＤＴ内のデータの内容を示し、バ
イトカウント領域ＢＣはデータ領域ＤＴのデータの長さ
を示し、エラー訂正コードＥＣＣはメディア毎のタイプ
領域ＴＰ及びバイトカウント領域ＢＣのチェックサムも
しくはＣＲＣ（CyclicRedundancy Check）符号等を示
す。このエラー訂正コードＥＣＣによってタイプ領域Ｔ
Ｐ及びバイトカウント領域ＢＣのエラー検出及び訂正を
行う。また、上記タイプ領域ＴＰ及びバイトカウント領
域ＢＣは、いわゆるヘッダデータである。
ように、タイプ領域ＴＰ、バイトカウント領域ＢＣ、及
びエラー訂正コードＥＣＣから構成される。上記タイプ
領域ＴＰはデータ領域ＤＴ内のデータの内容を示し、バ
イトカウント領域ＢＣはデータ領域ＤＴのデータの長さ
を示し、エラー訂正コードＥＣＣはメディア毎のタイプ
領域ＴＰ及びバイトカウント領域ＢＣのチェックサムも
しくはＣＲＣ（CyclicRedundancy Check）符号等を示
す。このエラー訂正コードＥＣＣによってタイプ領域Ｔ
Ｐ及びバイトカウント領域ＢＣのエラー検出及び訂正を
行う。また、上記タイプ領域ＴＰ及びバイトカウント領
域ＢＣは、いわゆるヘッダデータである。
【００２５】上記入力端子１に入力される、上述のＳＤ
ＤＩフォーマットによるシリアルインターフェース信号
は、複数チャンネル分の圧縮ビデオデータが例えば時分
割多重化された信号である。ここで、上記シリアルイン
ターフェース信号がｎチャンネル分の圧縮ビデオデータ
である場合には、このｎチャンネル分の圧縮ビデオデー
タは、先ず、シリアルインターフェースデコーダ２内の
シリアル／パラレル（Ｓ／Ｐ）変換回路２１に送られ
て、パラレルの圧縮ビデオデータに変換される。このパ
ラレルの圧縮ビデオデータは、デコーダ２２に送られ
る。
ＤＩフォーマットによるシリアルインターフェース信号
は、複数チャンネル分の圧縮ビデオデータが例えば時分
割多重化された信号である。ここで、上記シリアルイン
ターフェース信号がｎチャンネル分の圧縮ビデオデータ
である場合には、このｎチャンネル分の圧縮ビデオデー
タは、先ず、シリアルインターフェースデコーダ２内の
シリアル／パラレル（Ｓ／Ｐ）変換回路２１に送られ
て、パラレルの圧縮ビデオデータに変換される。このパ
ラレルの圧縮ビデオデータは、デコーダ２２に送られ
る。
【００２６】このデコーダ２２で、送られたパラレルの
圧縮ビデオデータがデコードされて、ヘッダデータの情
報がＣＰＵ等から成る制御回路５に送られる。これによ
り、制御回路５では、デコーダ２２に送られたビデオデ
ータの大きさや内容を判別する。そして、この制御回路
５からの制御により、圧縮ビデオデータ部分が分離され
て、チャンネル毎にｎ個の受信バッファ３1〜３nにそれ
ぞれ格納される。
圧縮ビデオデータがデコードされて、ヘッダデータの情
報がＣＰＵ等から成る制御回路５に送られる。これによ
り、制御回路５では、デコーダ２２に送られたビデオデ
ータの大きさや内容を判別する。そして、この制御回路
５からの制御により、圧縮ビデオデータ部分が分離され
て、チャンネル毎にｎ個の受信バッファ３1〜３nにそれ
ぞれ格納される。
【００２７】これらの受信バッファ３1〜３nに格納され
た圧縮ビデオデータは、各デコーダ４1〜４n内に送られ
る。これらのデコーダ４1〜４nは、ビデオデコーダ、遅
延メモリ、及び切換スイッチをそれぞれ備えて成る。
た圧縮ビデオデータは、各デコーダ４1〜４n内に送られ
る。これらのデコーダ４1〜４nは、ビデオデコーダ、遅
延メモリ、及び切換スイッチをそれぞれ備えて成る。
【００２８】デコーダ４1〜４nでは、送られた圧縮ビデ
オデータがビデオデコーダ４１1〜４１nに送られて、制
御回路５からの制御によりデコードされる。
オデータがビデオデコーダ４１1〜４１nに送られて、制
御回路５からの制御によりデコードされる。
【００２９】尚、上記受信バッファ３1〜３nでは、この
デコード装置に入力されるシリアルインターフェース信
号の伝送速度とデコーダ４1〜４n内のビデオデコーダ４
１1〜４１nに入力される圧縮ビデオデータの伝送速度と
の差を吸収するので、入力されるシリアルインターフェ
ース信号をビデオデコーダ４１1〜４１nで正常にデコー
ドすることができる。
デコード装置に入力されるシリアルインターフェース信
号の伝送速度とデコーダ４1〜４n内のビデオデコーダ４
１1〜４１nに入力される圧縮ビデオデータの伝送速度と
の差を吸収するので、入力されるシリアルインターフェ
ース信号をビデオデコーダ４１1〜４１nで正常にデコー
ドすることができる。
【００３０】ここで、各ビデオデコーダ４１1〜４１nで
デコードされて出力されるビデオ信号は、ビデオ信号を
表示する表示手段であるモニタ７で表示される際の順序
とは入れ替わっている場合がある。これは、ＭＰＥＧ２
方式による予測処理により、ＭＰＥＧ方式で用いられる
１枚の画面の単位であるピクチャの順序が入れ替わって
いるためである。
デコードされて出力されるビデオ信号は、ビデオ信号を
表示する表示手段であるモニタ７で表示される際の順序
とは入れ替わっている場合がある。これは、ＭＰＥＧ２
方式による予測処理により、ＭＰＥＧ方式で用いられる
１枚の画面の単位であるピクチャの順序が入れ替わって
いるためである。
【００３１】よって、例えば、デコーダ４1において
は、表示される順番が後のピクチャのビデオ信号は、遅
延メモリ４２1に格納されて遅延される。この遅延メモ
リ４２1に格納されるピクチャのビデオ信号は切換スイ
ッチ４３1の端子ａに送られ、後からビデオデコーダ４
１1でデコードされて出力されるピクチャのビデオ信号
は切換スイッチ４３1の端子ｂに送られる。上記切換ス
イッチ４３1は、制御回路５からの制御で端子ａ又は端
子ｂに切換接続されることにより、各ピクチャのビデオ
信号はモニタ７に表示される順序でチャンネル切換器６
に出力される。ｎ個のデコーダ４1〜４nにおいては、上
述したデコーダ４1における処理動作と同様の処理動作
がそれぞれ行われることにより、各チャンネルのビデオ
信号は、モニタ７に表示される順序でチャンネル切換器
６に出力される。
は、表示される順番が後のピクチャのビデオ信号は、遅
延メモリ４２1に格納されて遅延される。この遅延メモ
リ４２1に格納されるピクチャのビデオ信号は切換スイ
ッチ４３1の端子ａに送られ、後からビデオデコーダ４
１1でデコードされて出力されるピクチャのビデオ信号
は切換スイッチ４３1の端子ｂに送られる。上記切換ス
イッチ４３1は、制御回路５からの制御で端子ａ又は端
子ｂに切換接続されることにより、各ピクチャのビデオ
信号はモニタ７に表示される順序でチャンネル切換器６
に出力される。ｎ個のデコーダ４1〜４nにおいては、上
述したデコーダ４1における処理動作と同様の処理動作
がそれぞれ行われることにより、各チャンネルのビデオ
信号は、モニタ７に表示される順序でチャンネル切換器
６に出力される。
【００３２】上記チャンネル切換器６では、送られたｎ
チャンネルのビデオ信号が切り換えられてモニタ７に送
られる。これにより、モニタ７ではｎチャンネル中の１
チャンネル又は複数チャンネルの映像が出力される。
チャンネルのビデオ信号が切り換えられてモニタ７に送
られる。これにより、モニタ７ではｎチャンネル中の１
チャンネル又は複数チャンネルの映像が出力される。
【００３３】上述したデコード装置の第１の実施の形態
では、シリアルディジタルデータとして伝送される圧縮
ビデオデータを直接に入力して映像を表示することがで
きる。
では、シリアルディジタルデータとして伝送される圧縮
ビデオデータを直接に入力して映像を表示することがで
きる。
【００３４】次に、本発明に係るデコード装置の第２の
実施の形態の概略的な構成を図４に示す。このデコード
装置は、プログラムストリーム及びトランスポートスト
リームを入力して処理するためのデコード装置である。
実施の形態の概略的な構成を図４に示す。このデコード
装置は、プログラムストリーム及びトランスポートスト
リームを入力して処理するためのデコード装置である。
【００３５】入力端子１に入力される、上述のＳＤＤＩ
フォーマットによるシリアルインターフェース信号は、
圧縮ビデオデータ、圧縮オーディオデータ、及びシステ
ム情報データが例えば時分割多重化された信号である。
このシリアルインターフェース信号は、先ず、シリアル
インターフェースデコーダ２内のシリアル／パラレル
（Ｓ／Ｐ）変換回路２１に送られて、パラレルの圧縮デ
ータに変換される。
フォーマットによるシリアルインターフェース信号は、
圧縮ビデオデータ、圧縮オーディオデータ、及びシステ
ム情報データが例えば時分割多重化された信号である。
このシリアルインターフェース信号は、先ず、シリアル
インターフェースデコーダ２内のシリアル／パラレル
（Ｓ／Ｐ）変換回路２１に送られて、パラレルの圧縮デ
ータに変換される。
【００３６】このパラレルの圧縮データは、デコーダ２
２に送られてデコードされる。このデコード処理により
分離された各圧縮データのヘッダデータの情報は、ＣＰ
Ｕ等から成る制御回路１０に送られる。これにより、制
御回路１０では、デコーダ２２に送られた各データの大
きさや内容を判別する。そして、この制御回路１０から
の制御により、圧縮データがデコーダ９内の分離部９１
に送られる。
２に送られてデコードされる。このデコード処理により
分離された各圧縮データのヘッダデータの情報は、ＣＰ
Ｕ等から成る制御回路１０に送られる。これにより、制
御回路１０では、デコーダ２２に送られた各データの大
きさや内容を判別する。そして、この制御回路１０から
の制御により、圧縮データがデコーダ９内の分離部９１
に送られる。
【００３７】この分離部９１では、入力されたシリアル
インターフェース信号がプログラムストリームである場
合には、このプログラムストリームのヘッダデータの情
報に基づいた制御回路１０の制御により、送られた圧縮
データがビデオパケットとオーディオパケットとに分け
られる。このビデオパケット及びオーディオパケット
は、対応するビデオバッファ９２もしくはオーディオバ
ッファ９６にそれぞれ送られて格納される。また、シス
テム情報は、システムバッファ９８を介してシステムデ
コーダ９９に送られ、デコードされる。
インターフェース信号がプログラムストリームである場
合には、このプログラムストリームのヘッダデータの情
報に基づいた制御回路１０の制御により、送られた圧縮
データがビデオパケットとオーディオパケットとに分け
られる。このビデオパケット及びオーディオパケット
は、対応するビデオバッファ９２もしくはオーディオバ
ッファ９６にそれぞれ送られて格納される。また、シス
テム情報は、システムバッファ９８を介してシステムデ
コーダ９９に送られ、デコードされる。
【００３８】一方、入力されたシリアルインターフェー
ス信号がトランスポートストリームである場合には、分
離部９１では、制御回路１０の制御により、送られた複
数組のプログラムいわゆるマルチプログラムを構成する
複数のトランスポートパケット内からプログラムパケッ
トが選別される。さらに、プログラムパケットは、ヘッ
ダデータの情報に基づいた制御回路１０の制御により、
ビデオパケットとオーディオパケットとに分けられ、こ
のビデオパケット及びオーディオパケットは、対応する
ビデオバッファ９２もしくはオーディオバッファ９６に
それぞれ送られて格納される。さらに、システム情報
も、システムバッファ９８に格納される。このシステム
バッファ９８に格納されたシステム情報は、順次システ
ムデコーダ９９に送られてデコードされる。
ス信号がトランスポートストリームである場合には、分
離部９１では、制御回路１０の制御により、送られた複
数組のプログラムいわゆるマルチプログラムを構成する
複数のトランスポートパケット内からプログラムパケッ
トが選別される。さらに、プログラムパケットは、ヘッ
ダデータの情報に基づいた制御回路１０の制御により、
ビデオパケットとオーディオパケットとに分けられ、こ
のビデオパケット及びオーディオパケットは、対応する
ビデオバッファ９２もしくはオーディオバッファ９６に
それぞれ送られて格納される。さらに、システム情報
も、システムバッファ９８に格納される。このシステム
バッファ９８に格納されたシステム情報は、順次システ
ムデコーダ９９に送られてデコードされる。
【００３９】上記システムデコーダ９９でデコードされ
たシステム情報により、ビデオデコーダ９３及びオーデ
ィオデコーダ９７は制御される。これにより、上記ビデ
オデコーダ９３ではビデオバッファ９２から圧縮ビデオ
データを取り出してデコード処理を行い、上記オーディ
オデコーダ９７ではオーディオバッファ９６から圧縮オ
ーディオデータを取り出してデコード処理を行う。
たシステム情報により、ビデオデコーダ９３及びオーデ
ィオデコーダ９７は制御される。これにより、上記ビデ
オデコーダ９３ではビデオバッファ９２から圧縮ビデオ
データを取り出してデコード処理を行い、上記オーディ
オデコーダ９７ではオーディオバッファ９６から圧縮オ
ーディオデータを取り出してデコード処理を行う。
【００４０】ここで、第１の実施の形態で説明したよう
に、ビデオデコーダ９３でデコード処理されて出力され
るビデオ信号が、モニタ７で表示される際の順序とは入
れ替わっている場合がある。よって、表示される順番が
後のピクチャのビデオ信号は、遅延メモリ９４に格納さ
れて遅延される。この遅延メモリ９４に格納されるピク
チャのビデオ信号は切換スイッチ９５の端子ａに送ら
れ、後からビデオデコーダ９３でデコードされて出力さ
れるピクチャのビデオ信号は切換スイッチ９５の端子ｂ
に送られる。上記切換スイッチ９５は、制御回路１０か
らの制御で端子ａ又は端子ｂに切換接続されることによ
り、各ピクチャのビデオ信号は表示される順序でモニタ
７に出力される。これにより、モニタ７に映像が表示さ
れる。
に、ビデオデコーダ９３でデコード処理されて出力され
るビデオ信号が、モニタ７で表示される際の順序とは入
れ替わっている場合がある。よって、表示される順番が
後のピクチャのビデオ信号は、遅延メモリ９４に格納さ
れて遅延される。この遅延メモリ９４に格納されるピク
チャのビデオ信号は切換スイッチ９５の端子ａに送ら
れ、後からビデオデコーダ９３でデコードされて出力さ
れるピクチャのビデオ信号は切換スイッチ９５の端子ｂ
に送られる。上記切換スイッチ９５は、制御回路１０か
らの制御で端子ａ又は端子ｂに切換接続されることによ
り、各ピクチャのビデオ信号は表示される順序でモニタ
７に出力される。これにより、モニタ７に映像が表示さ
れる。
【００４１】また、オーディオデコーダ９７でデコード
処理されて出力されるオーディオ信号は、音声出力装置
であるスピーカ８に送られることにより、音声が外部に
出力される。このとき、システムデコーダ９９によって
ビデオデコーダ９３及びオーディオデコーダ９７が制御
されることにより、同期した映像及び音声が出力され
る。
処理されて出力されるオーディオ信号は、音声出力装置
であるスピーカ８に送られることにより、音声が外部に
出力される。このとき、システムデコーダ９９によって
ビデオデコーダ９３及びオーディオデコーダ９７が制御
されることにより、同期した映像及び音声が出力され
る。
【００４２】上述したデコード装置の第２の実施の形態
では、シリアルディジタルデータとして伝送される圧縮
データを直接に入力して映像及び音声を出力することが
できる。
では、シリアルディジタルデータとして伝送される圧縮
データを直接に入力して映像及び音声を出力することが
できる。
【００４３】
【発明の効果】以上の説明からも明かなように、本発明
に係るデコード装置は、シリアルインターフェースを介
して伝送されるシリアル圧縮データをパラレル圧縮デー
タに変換してデコードするシリアルインターフェースデ
コード手段と、上記シリアルインターフェースデコード
手段からの圧縮データをデコードするデコード手段とを
有して成ることにより、複雑な配線を行うことなく、シ
リアル圧縮データを１本の入力端子から直接に入力して
映像や音声を出力することができる。また、上記シリア
ルインターフェースによるシリアル圧縮データを入力す
る入力端子を備える、ＭＰＥＧ２方式の蓄積メディアの
再生装置や放送システムに簡易に接続することができる
ので、再生装置から送信されるデータをモニタリングし
たり、放送システムの専用受像装置としたりすることが
できる。
に係るデコード装置は、シリアルインターフェースを介
して伝送されるシリアル圧縮データをパラレル圧縮デー
タに変換してデコードするシリアルインターフェースデ
コード手段と、上記シリアルインターフェースデコード
手段からの圧縮データをデコードするデコード手段とを
有して成ることにより、複雑な配線を行うことなく、シ
リアル圧縮データを１本の入力端子から直接に入力して
映像や音声を出力することができる。また、上記シリア
ルインターフェースによるシリアル圧縮データを入力す
る入力端子を備える、ＭＰＥＧ２方式の蓄積メディアの
再生装置や放送システムに簡易に接続することができる
ので、再生装置から送信されるデータをモニタリングし
たり、放送システムの専用受像装置としたりすることが
できる。
【図１】本発明に係るデコード装置の第１の実施の形態
の概略的な構成図である。
の概略的な構成図である。
【図２】ＳＤＤＩフォーマットの概略的な構成図であ
る。
る。
【図３】ラインフォーマットの具体的な構成の一例を示
す図である。
す図である。
【図４】本発明に係るデコード装置の第１の実施の形態
の概略的な構成図である。
の概略的な構成図である。
２ シリアルインターフェースデコーダ ３ 受信バッファ ４、９ デコーダ ５、１０ 制御回路 ６ チャンネル切換器 ７ モニタ ８ スピーカ
Claims (5)
- 【請求項１】 シリアルインターフェースを介して伝送
されるシリアル圧縮データをパラレル圧縮データに変換
してデコードするシリアルインターフェースデコード手
段と、 上記シリアルインターフェースデコード手段からの圧縮
データをデコードするデコード手段とを有して成ること
を特徴とするデコード装置。 - 【請求項２】 上記圧縮データは、ビデオデータの水平
同期信号に同期し、フレーム相関を用いた圧縮フォーマ
ットで圧縮された、少なくとも１チャンネルのビデオ信
号であることを特徴とする請求項１記載のデコード装
置。 - 【請求項３】 上記デコード手段から出力するビデオ信
号を表示する表示手段を備えることを特徴とする請求項
２記載のデコード装置。 - 【請求項４】 上記圧縮データは、ビデオデータ、オー
ディオデータ、及びシステム情報データから成ることを
特徴とする請求項１記載のデコード装置。 - 【請求項５】 上記圧縮データは複数チャンネル分のデ
ータであることを特徴とする請求項４記載のデコード装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7249690A JPH0993131A (ja) | 1995-09-27 | 1995-09-27 | デコード装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7249690A JPH0993131A (ja) | 1995-09-27 | 1995-09-27 | デコード装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0993131A true JPH0993131A (ja) | 1997-04-04 |
Family
ID=17196760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7249690A Withdrawn JPH0993131A (ja) | 1995-09-27 | 1995-09-27 | デコード装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0993131A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7042950B2 (en) | 2001-11-14 | 2006-05-09 | Matsushita Electric Industrial Co., Ltd. | Multichannel video processing unit and method |
-
1995
- 1995-09-27 JP JP7249690A patent/JPH0993131A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7042950B2 (en) | 2001-11-14 | 2006-05-09 | Matsushita Electric Industrial Co., Ltd. | Multichannel video processing unit and method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021203 |