JPH098135A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH098135A JPH098135A JP15927495A JP15927495A JPH098135A JP H098135 A JPH098135 A JP H098135A JP 15927495 A JP15927495 A JP 15927495A JP 15927495 A JP15927495 A JP 15927495A JP H098135 A JPH098135 A JP H098135A
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Abstract
(57)【要約】
【目的】本発明は、ｐチャネルＭＯＳＦＥＴの製造方法
において、不純物の外方拡散による拡散層の抵抗の増加
を防止でき、かつ、工程数を大幅に削減できるようにす
ることを最も主要な特徴とする。 【構成】たとえば、素子分離領域１２およびｎ型ウェル
領域１３の形成されたシリコン基板１１上に、ゲート電
極１６を形成した後、さらに２０ｎｍ程度のシリコン窒
化膜１７を形成する。そして、そのシリコン窒化膜１７
を介してシリコン基板１１の表面にｐ型の不純物をドー
ピングし、熱アニールによって活性化して浅いｐ型拡散
層１８を形成する。また、シリコン酸化膜を主成分とす
る層間絶縁膜１９を堆積した後、層間絶縁膜１９および
シリコン窒化膜１７を条件を変えてエッチングし、コン
タクトホール２１を形成する。最後に、コンタクトホー
ル２１内を含む層間絶縁膜１９上にメタル配線２２を形
成するようになっている。
において、不純物の外方拡散による拡散層の抵抗の増加
を防止でき、かつ、工程数を大幅に削減できるようにす
ることを最も主要な特徴とする。 【構成】たとえば、素子分離領域１２およびｎ型ウェル
領域１３の形成されたシリコン基板１１上に、ゲート電
極１６を形成した後、さらに２０ｎｍ程度のシリコン窒
化膜１７を形成する。そして、そのシリコン窒化膜１７
を介してシリコン基板１１の表面にｐ型の不純物をドー
ピングし、熱アニールによって活性化して浅いｐ型拡散
層１８を形成する。また、シリコン酸化膜を主成分とす
る層間絶縁膜１９を堆積した後、層間絶縁膜１９および
シリコン窒化膜１７を条件を変えてエッチングし、コン
タクトホール２１を形成する。最後に、コンタクトホー
ル２１内を含む層間絶縁膜１９上にメタル配線２２を形
成するようになっている。
Description
【０００１】
【産業上の利用分野】この発明は、たとえば半導体装置
の製造方法に関するもので、特にＭＯＳＦＥＴ（Metal
Oxide Semiconductor Field Effect Transistor ）にお
ける、拡散層とそれにつながるコンタクト配線の形成に
用いられるものである。
の製造方法に関するもので、特にＭＯＳＦＥＴ（Metal
Oxide Semiconductor Field Effect Transistor ）にお
ける、拡散層とそれにつながるコンタクト配線の形成に
用いられるものである。
【０００２】
【従来の技術】従来、ＭＯＳＦＥＴなどの半導体装置に
おいては微細化が進められており、特にクォーターミク
ロン世代以降では、ショートチャンネル効果を抑制する
ためにソース・ドレイン拡散層を深さ０．０８μｍ程度
に極めて浅く形成する必要がある。これを実現する方法
としては、不純物を低い加速電圧でイオン注入する方法
が一般的である。しかし、この方法の場合、導入した不
純物を活性化するための熱アニール処理を行う必要があ
る。
おいては微細化が進められており、特にクォーターミク
ロン世代以降では、ショートチャンネル効果を抑制する
ためにソース・ドレイン拡散層を深さ０．０８μｍ程度
に極めて浅く形成する必要がある。これを実現する方法
としては、不純物を低い加速電圧でイオン注入する方法
が一般的である。しかし、この方法の場合、導入した不
純物を活性化するための熱アニール処理を行う必要があ
る。
【０００３】一方、トランジスタの面積を縮小するため
には、ソース・ドレイン拡散層上のコンタクトホールの
合わせ余裕をゼロにすることが有効である。しかし、こ
の場合、コンタクトホールを開口する際のマスクの合わ
せずれによってフィールド酸化膜がエッチングされて、
拡散層とシリコン基板とがショートするのを防ぐため
に、コンタクトホールを開口した後に、再度、拡散層を
形成し直す必要があった。
には、ソース・ドレイン拡散層上のコンタクトホールの
合わせ余裕をゼロにすることが有効である。しかし、こ
の場合、コンタクトホールを開口する際のマスクの合わ
せずれによってフィールド酸化膜がエッチングされて、
拡散層とシリコン基板とがショートするのを防ぐため
に、コンタクトホールを開口した後に、再度、拡散層を
形成し直す必要があった。
【０００４】図９〜図１４は、ＭＯＳＦＥＴの製造プロ
セスをｐチャネルＭＯＳＦＥＴを例に示すものである。
まず、図９に示すように、シリコン基板１０１上に素子
分離領域１０２およびｎ型ウェル領域１０３を形成した
後、熱酸化法によって１０ｎｍ程度のシリコン酸化膜１
０４を形成し、その上に２００ｎｍ程度のｐ型ポリシリ
コン膜１０５を堆積する。
セスをｐチャネルＭＯＳＦＥＴを例に示すものである。
まず、図９に示すように、シリコン基板１０１上に素子
分離領域１０２およびｎ型ウェル領域１０３を形成した
後、熱酸化法によって１０ｎｍ程度のシリコン酸化膜１
０４を形成し、その上に２００ｎｍ程度のｐ型ポリシリ
コン膜１０５を堆積する。
【０００５】続いて、図１０に示すように、フォトリソ
グラフィー工程とＲＩＥ（ReactiveIon Etching）法と
を用いて上記ｐ型ポリシリコン膜１０５をエッチング
し、ゲート電極１０６を形成する。
グラフィー工程とＲＩＥ（ReactiveIon Etching）法と
を用いて上記ｐ型ポリシリコン膜１０５をエッチング
し、ゲート電極１０６を形成する。
【０００６】この後、図１１に示すように、上記シリコ
ン基板１０１の表面にイオン注入法によりｐ型の不純物
である、たとえばボロンを７ＫｅＶ程度の低い加速電圧
で１×１０15ｃｍ-2程度ドーピングし、８５０℃程度の
熱アニールによって活性化してソース・ドレインとなる
浅いｐ型拡散層１０７を形成する。
ン基板１０１の表面にイオン注入法によりｐ型の不純物
である、たとえばボロンを７ＫｅＶ程度の低い加速電圧
で１×１０15ｃｍ-2程度ドーピングし、８５０℃程度の
熱アニールによって活性化してソース・ドレインとなる
浅いｐ型拡散層１０７を形成する。
【０００７】続いて、図１２に示すように、たとえばＢ
ＰＳＧ（Boron-doped Phospho-Silicate Glass）膜のよ
うなシリコン酸化膜を主成分とする絶縁膜１０８を堆積
して、上記シリコン基板１０１の表面を平坦化する。
ＰＳＧ（Boron-doped Phospho-Silicate Glass）膜のよ
うなシリコン酸化膜を主成分とする絶縁膜１０８を堆積
して、上記シリコン基板１０１の表面を平坦化する。
【０００８】そして、その絶縁膜１０８と上記シリコン
酸化膜１０４とをフォトリソグラフィー工程とＲＩＥ法
とによりエッチングし、上記ｐ型拡散層１０７につなが
るコンタクトホール１０９を形成する。
酸化膜１０４とをフォトリソグラフィー工程とＲＩＥ法
とによりエッチングし、上記ｐ型拡散層１０７につなが
るコンタクトホール１０９を形成する。
【０００９】この後、図１３に示すように、再度、イオ
ン注入法によってボロンなどのｐ型の不純物を１５Ｋｅ
Ｖ程度の加速電圧で１×１０15ｃｍ-2程度ドーピング
し、８５０℃程度の熱アニールを行って拡散層１１０を
形成する。
ン注入法によってボロンなどのｐ型の不純物を１５Ｋｅ
Ｖ程度の加速電圧で１×１０15ｃｍ-2程度ドーピング
し、８５０℃程度の熱アニールを行って拡散層１１０を
形成する。
【００１０】これにより、上記コンタクトホール１０９
の形成において、上記ｐ型拡散層１０７に対するマスク
合わせずれによってオーバーエッチングされた部分にも
拡散層１１０が形成されて、後に形成されるメタル配線
と上記ｎ型ウェル領域１０３との間が絶縁される。
の形成において、上記ｐ型拡散層１０７に対するマスク
合わせずれによってオーバーエッチングされた部分にも
拡散層１１０が形成されて、後に形成されるメタル配線
と上記ｎ型ウェル領域１０３との間が絶縁される。
【００１１】しかる後、図１４に示すように、メタル配
線１１１の形成工程を経て、所望のＭＯＳＦＥＴが形成
される。しかしながら、上述した方法により形成される
ＭＯＳＦＥＴにおいては、ｐ型拡散層１０７を形成する
際の熱アニールによってドーピンクした不純物が外方拡
散し、ｐ型拡散層１０７の不純物濃度が低下する。この
ため、上記ｐ型拡散層１０７の抵抗が上昇し、ＭＯＳＦ
ＥＴのドレイン電流の低下を引き起こしたり、コンタク
ト抵抗の増加を招くという問題があった。
線１１１の形成工程を経て、所望のＭＯＳＦＥＴが形成
される。しかしながら、上述した方法により形成される
ＭＯＳＦＥＴにおいては、ｐ型拡散層１０７を形成する
際の熱アニールによってドーピンクした不純物が外方拡
散し、ｐ型拡散層１０７の不純物濃度が低下する。この
ため、上記ｐ型拡散層１０７の抵抗が上昇し、ＭＯＳＦ
ＥＴのドレイン電流の低下を引き起こしたり、コンタク
ト抵抗の増加を招くという問題があった。
【００１２】また、マスクの合わせずれによってｐ型拡
散層１０７とｎ型ウェル領域１０３とがショートするの
を防止する目的で拡散層１１０を形成し直さなければな
らず、この再拡散のための工程が必要となっていた。
散層１０７とｎ型ウェル領域１０３とがショートするの
を防止する目的で拡散層１１０を形成し直さなければな
らず、この再拡散のための工程が必要となっていた。
【００１３】
【発明が解決しようとする課題】上記したように、従来
においては、活性化アニール時の不純物の外方拡散によ
って拡散層の不純物濃度が低下し、拡散層の抵抗の上昇
によるドレイン電流の低下やコンタクト抵抗の増加を招
くという問題があった。
においては、活性化アニール時の不純物の外方拡散によ
って拡散層の不純物濃度が低下し、拡散層の抵抗の上昇
によるドレイン電流の低下やコンタクト抵抗の増加を招
くという問題があった。
【００１４】また、拡散層を形成し直すための再拡散の
工程が必要で、その分、工程数が多いという問題があっ
た。そこで、この発明は、不純物の外方拡散による拡散
層の抵抗の増加を防止でき、かつ、工程数を大幅に削減
することが可能な半導体装置の製造方法を提供すること
を目的としている。
工程が必要で、その分、工程数が多いという問題があっ
た。そこで、この発明は、不純物の外方拡散による拡散
層の抵抗の増加を防止でき、かつ、工程数を大幅に削減
することが可能な半導体装置の製造方法を提供すること
を目的としている。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置の製造方法にあっては、半
導体基板上に窒化膜を形成する工程と、この窒化膜を介
して前記基板中に不純物をイオン注入し、それを熱アニ
ールによって活性化して拡散層を形成する工程と、前記
窒化膜上に絶縁膜を形成する工程と、前記絶縁膜を選択
的に除去して、前記窒化膜に達する開孔を前記拡散層上
に形成する工程と、前記開孔の底面に露出する前記窒化
膜を除去して、前記拡散層に達するコンタクトホールを
形成する工程と、前記コンタクトホール内に導電性材料
を埋め込んで、前記拡散層につながる配線を形成する工
程とからなっている。
めに、この発明の半導体装置の製造方法にあっては、半
導体基板上に窒化膜を形成する工程と、この窒化膜を介
して前記基板中に不純物をイオン注入し、それを熱アニ
ールによって活性化して拡散層を形成する工程と、前記
窒化膜上に絶縁膜を形成する工程と、前記絶縁膜を選択
的に除去して、前記窒化膜に達する開孔を前記拡散層上
に形成する工程と、前記開孔の底面に露出する前記窒化
膜を除去して、前記拡散層に達するコンタクトホールを
形成する工程と、前記コンタクトホール内に導電性材料
を埋め込んで、前記拡散層につながる配線を形成する工
程とからなっている。
【００１６】
【作用】この発明は、上記した手段により、窒化膜を、
拡散層を形成する際の不純物の外方拡散ストッパーおよ
びコンタクトホールを形成する際のエッチングストッパ
ーとして利用できるようになるため、不純物の外方拡散
およびオーバーエッチングを抑制することが可能となる
ものである。
拡散層を形成する際の不純物の外方拡散ストッパーおよ
びコンタクトホールを形成する際のエッチングストッパ
ーとして利用できるようになるため、不純物の外方拡散
およびオーバーエッチングを抑制することが可能となる
ものである。
【００１７】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１〜図８は、ＭＯＳＦＥＴ（Metal
Oxide Semiconductor Field Effect Transistor ）の製
造プロセスを概略的に示すものである。なお、ここでは
ｐチャネルＭＯＳＦＥＴを例に述べる。
照して説明する。図１〜図８は、ＭＯＳＦＥＴ（Metal
Oxide Semiconductor Field Effect Transistor ）の製
造プロセスを概略的に示すものである。なお、ここでは
ｐチャネルＭＯＳＦＥＴを例に述べる。
【００１８】まず、図１に示すように、シリコン基板１
１上に素子分離領域１２およびｎ型ウェル領域１３を形
成した後、熱酸化法によって１０ｎｍ程度のシリコン酸
化膜１４を形成し、その上に２００ｎｍ程度のｐ型ポリ
シリコン膜１５を堆積する。
１上に素子分離領域１２およびｎ型ウェル領域１３を形
成した後、熱酸化法によって１０ｎｍ程度のシリコン酸
化膜１４を形成し、その上に２００ｎｍ程度のｐ型ポリ
シリコン膜１５を堆積する。
【００１９】続いて、図２に示すように、フォトリソグ
ラフィー工程とＲＩＥ（Reactive Ion Etching）法とを
用いて上記ｐ型ポリシリコン膜１５をエッチングし、ゲ
ート電極１６を形成する。
ラフィー工程とＲＩＥ（Reactive Ion Etching）法とを
用いて上記ｐ型ポリシリコン膜１５をエッチングし、ゲ
ート電極１６を形成する。
【００２０】そして、図３に示すように、たとえばＮＨ
4 Ｆ液を用いて上記シリコン酸化膜１４をウェットエッ
チングし、上記シリコン基板１１の表面を露出させる。
なお、このシリコン酸化膜１４の除去の工程は必ずしも
必要としない。
4 Ｆ液を用いて上記シリコン酸化膜１４をウェットエッ
チングし、上記シリコン基板１１の表面を露出させる。
なお、このシリコン酸化膜１４の除去の工程は必ずしも
必要としない。
【００２１】この後、図４に示すように、たとえばＣＶ
Ｄ（Chemical Vapour Deposition）法によって２０ｎｍ
程度のシリコン窒化膜１７を形成する。続いて、図５に
示すように、そのシリコン窒化膜１７を介して、上記シ
リコン基板１１の表面にイオン注入法によりｐ型の不純
物である、たとえばボロンを７ＫｅＶ程度の低い加速電
圧で１×１０15ｃｍ-2程度ドーピングし、８５０℃程度
の熱アニールによって活性化してソース・ドレインとな
る浅いｐ型拡散層１８を形成する。
Ｄ（Chemical Vapour Deposition）法によって２０ｎｍ
程度のシリコン窒化膜１７を形成する。続いて、図５に
示すように、そのシリコン窒化膜１７を介して、上記シ
リコン基板１１の表面にイオン注入法によりｐ型の不純
物である、たとえばボロンを７ＫｅＶ程度の低い加速電
圧で１×１０15ｃｍ-2程度ドーピングし、８５０℃程度
の熱アニールによって活性化してソース・ドレインとな
る浅いｐ型拡散層１８を形成する。
【００２２】このとき、上記シリコン窒化膜１７は、シ
リコン酸化膜に比べ偏析係数が小さく、しかも、上記シ
リコン基板１１よりも縮もうとする力が大きい。このた
め、シリコン基板１１の表面をシリコン窒化膜１７で覆
うことにより、不純物の外方拡散を抑えることが可能と
なる。したがって、不純物濃度が低下して上記ｐ型拡散
層１８の抵抗が上昇するのを防止でき、ＭＯＳＦＥＴの
ドレイン電流の低下やコンタクト抵抗の増加を防ぐこと
ができるものである。
リコン酸化膜に比べ偏析係数が小さく、しかも、上記シ
リコン基板１１よりも縮もうとする力が大きい。このた
め、シリコン基板１１の表面をシリコン窒化膜１７で覆
うことにより、不純物の外方拡散を抑えることが可能と
なる。したがって、不純物濃度が低下して上記ｐ型拡散
層１８の抵抗が上昇するのを防止でき、ＭＯＳＦＥＴの
ドレイン電流の低下やコンタクト抵抗の増加を防ぐこと
ができるものである。
【００２３】続いて、図６に示すように、たとえばＢＰ
ＳＧ（Boron-doped Phospho-Silicate Glass）膜のよう
なシリコン酸化膜を主成分とする層間絶縁膜１９を堆積
して、上記シリコン基板１１の表面を平坦化する。
ＳＧ（Boron-doped Phospho-Silicate Glass）膜のよう
なシリコン酸化膜を主成分とする層間絶縁膜１９を堆積
して、上記シリコン基板１１の表面を平坦化する。
【００２４】この後、図７に示すように、その層間絶縁
膜１９と上記シリコン窒化膜１７とを、フォトリソグラ
フィー工程とＲＩＥ法とによりフォトレジスト（マス
ク）２０にしたがってエッチングし、上記ｐ型拡散層１
８につながるコンタクトホール２１を形成する。
膜１９と上記シリコン窒化膜１７とを、フォトリソグラ
フィー工程とＲＩＥ法とによりフォトレジスト（マス
ク）２０にしたがってエッチングし、上記ｐ型拡散層１
８につながるコンタクトホール２１を形成する。
【００２５】このとき、まず、上記シリコン窒化膜１７
に対してエッチング選択比のとれるＲＩＥの条件で、上
記層間絶縁膜１９のエッチングが行われる。これによ
り、上記シリコン窒化膜１７上でエッチングがいったん
止められて、ホール２１のもととなる開口２１ａが形成
される（図６参照）。
に対してエッチング選択比のとれるＲＩＥの条件で、上
記層間絶縁膜１９のエッチングが行われる。これによ
り、上記シリコン窒化膜１７上でエッチングがいったん
止められて、ホール２１のもととなる開口２１ａが形成
される（図６参照）。
【００２６】次いで、ＲＩＥ法によって上記開口２１ａ
に露出するシリコン窒化膜１７のエッチングが行われ、
極めてオーバーエッチングの抑えられたコンタクトホー
ル２１が完成される。この場合、上記シリコン窒化膜１
７の膜厚を２０ｎｍ程度と薄く形成しておくことで、エ
ッチングの量を容易に制御することが可能である。
に露出するシリコン窒化膜１７のエッチングが行われ、
極めてオーバーエッチングの抑えられたコンタクトホー
ル２１が完成される。この場合、上記シリコン窒化膜１
７の膜厚を２０ｎｍ程度と薄く形成しておくことで、エ
ッチングの量を容易に制御することが可能である。
【００２７】すなわち、２０ｎｍ程度の薄いシリコン窒
化膜１７をエッチングすることで、たとえマスクの上記
ｐ型拡散層１８との合わせずれがあったとしても、上記
素子分離領域１２のオーバーエッチング量を減少でき
る。したがって、ｐ型拡散層１８と上記シリコン基板１
１（ｎ型ウェル領域１３）とがショートするのを防止で
きるため、再拡散によって拡散層を形成し直す必要をな
くすことが可能となるものである。
化膜１７をエッチングすることで、たとえマスクの上記
ｐ型拡散層１８との合わせずれがあったとしても、上記
素子分離領域１２のオーバーエッチング量を減少でき
る。したがって、ｐ型拡散層１８と上記シリコン基板１
１（ｎ型ウェル領域１３）とがショートするのを防止で
きるため、再拡散によって拡散層を形成し直す必要をな
くすことが可能となるものである。
【００２８】上記フォトレジスト２０を除去した後、図
８に示すように、メタル配線２２の形成工程を経て、所
望のｐチャネルＭＯＳＦＥＴが形成される。上記したよ
うに、シリコン窒化膜を、ｐ型拡散層を形成する際の不
純物の外方拡散ストッパーおよびコンタクトホールを形
成する際のエッチングストッパーとして利用できるよう
にしている。
８に示すように、メタル配線２２の形成工程を経て、所
望のｐチャネルＭＯＳＦＥＴが形成される。上記したよ
うに、シリコン窒化膜を、ｐ型拡散層を形成する際の不
純物の外方拡散ストッパーおよびコンタクトホールを形
成する際のエッチングストッパーとして利用できるよう
にしている。
【００２９】すなわち、シリコン基板の表面をシリコン
酸化膜よりも偏析係数の小さなシリコン窒化膜で覆うよ
うにしている。これにより、イオン注入によってドーピ
ングした不純物を活性化するための熱アニール時に不純
物が外方拡散するのを抑えることが可能となる。したが
って、不純物濃度が低下してｐ型拡散層の抵抗が上昇す
るのを防止でき、ＭＯＳＦＥＴのドレイン電流の低下や
コンタクト抵抗の増加を防ぐことができるものである。
酸化膜よりも偏析係数の小さなシリコン窒化膜で覆うよ
うにしている。これにより、イオン注入によってドーピ
ングした不純物を活性化するための熱アニール時に不純
物が外方拡散するのを抑えることが可能となる。したが
って、不純物濃度が低下してｐ型拡散層の抵抗が上昇す
るのを防止でき、ＭＯＳＦＥＴのドレイン電流の低下や
コンタクト抵抗の増加を防ぐことができるものである。
【００３０】また、シリコン窒化膜をコンタクトホール
を開口する際のセルフ・アライン・コンタクトのストッ
パーとして利用することが可能となる。したがって、た
とえマスクの合わせずれがあったとしても素子分離領域
のオーバーエッチング量を極めて抑えることができ、拡
散層を形成し直すための再拡散の工程を不要にできるも
のである。
を開口する際のセルフ・アライン・コンタクトのストッ
パーとして利用することが可能となる。したがって、た
とえマスクの合わせずれがあったとしても素子分離領域
のオーバーエッチング量を極めて抑えることができ、拡
散層を形成し直すための再拡散の工程を不要にできるも
のである。
【００３１】なお、上記実施例においては、ｐチャネル
ＭＯＳＦＥＴを例にｐ型不純物としてボロンを用いた場
合について説明したが、これに限らず、たとえばフッ化
ボロンやインジウムなどを用いることもできる。
ＭＯＳＦＥＴを例にｐ型不純物としてボロンを用いた場
合について説明したが、これに限らず、たとえばフッ化
ボロンやインジウムなどを用いることもできる。
【００３２】また、層間絶縁膜としてはＢＰＳＧ膜に限
らず、たとえばＰＳＧ（Phospho-Silicate Glass）膜や
シリコン酸化膜であっても良い。この場合にも、シリコ
ン窒化膜に対して選択比のとれるエッチング条件を用い
てコンタクトホールの形成を行うようにすれば良い。
らず、たとえばＰＳＧ（Phospho-Silicate Glass）膜や
シリコン酸化膜であっても良い。この場合にも、シリコ
ン窒化膜に対して選択比のとれるエッチング条件を用い
てコンタクトホールの形成を行うようにすれば良い。
【００３３】また、シリコン窒化膜はＣＶＤ法によって
形成する以外に、たとえば熱窒化法やＰＶＤ（Physical
Vapour Deposition）法によって形成することもでき
る。また、ｐチャネルＭＯＳＦＥＴに限らず、ｎチャネ
ルＭＯＳＦＥＴにも同様に適用できる。この場合、ウェ
ル領域をｐ型、ポリシリコン膜をｎ型とし、拡散層の不
純物にｎ型のリンやひ素もしくはアンチモンなどを用い
るようにすれば良い。
形成する以外に、たとえば熱窒化法やＰＶＤ（Physical
Vapour Deposition）法によって形成することもでき
る。また、ｐチャネルＭＯＳＦＥＴに限らず、ｎチャネ
ルＭＯＳＦＥＴにも同様に適用できる。この場合、ウェ
ル領域をｐ型、ポリシリコン膜をｎ型とし、拡散層の不
純物にｎ型のリンやひ素もしくはアンチモンなどを用い
るようにすれば良い。
【００３４】さらに、ｐチャネルＭＯＳＦＥＴのみなら
ずｎチャネルＭＯＳＦＥＴにも適用できることから、Ｃ
ＭＯＳ構造の半導体装置に適用することも可能である。
その他、この発明の要旨を変えない範囲において、種々
変形実施可能なことは勿論である。
ずｎチャネルＭＯＳＦＥＴにも適用できることから、Ｃ
ＭＯＳ構造の半導体装置に適用することも可能である。
その他、この発明の要旨を変えない範囲において、種々
変形実施可能なことは勿論である。
【００３５】
【発明の効果】以上、詳述したようにこの発明によれ
ば、不純物の外方拡散による拡散層の抵抗の増加を防止
でき、かつ、工程数を大幅に削減することが可能な半導
体装置の製造方法を提供できる。
ば、不純物の外方拡散による拡散層の抵抗の増加を防止
でき、かつ、工程数を大幅に削減することが可能な半導
体装置の製造方法を提供できる。
【図１】この発明の一実施例にかかる、ｐチャネルＭＯ
ＳＦＥＴの製造プロセスを説明するために示す概略断面
図。
ＳＦＥＴの製造プロセスを説明するために示す概略断面
図。
【図２】同じく、ｐチャネルＭＯＳＦＥＴの製造プロセ
スを説明するために示す概略断面図。
スを説明するために示す概略断面図。
【図３】同じく、ｐチャネルＭＯＳＦＥＴの製造プロセ
スを説明するために示す概略断面図。
スを説明するために示す概略断面図。
【図４】同じく、ｐチャネルＭＯＳＦＥＴの製造プロセ
スを説明するために示す概略断面図。
スを説明するために示す概略断面図。
【図５】同じく、ｐチャネルＭＯＳＦＥＴの製造プロセ
スを説明するために示す概略断面図。
スを説明するために示す概略断面図。
【図６】同じく、ｐチャネルＭＯＳＦＥＴの製造プロセ
スを説明するために示す概略断面図。
スを説明するために示す概略断面図。
【図７】同じく、ｐチャネルＭＯＳＦＥＴの製造プロセ
スを説明するために示す概略断面図。
スを説明するために示す概略断面図。
【図８】同じく、ｐチャネルＭＯＳＦＥＴを示す概略断
面図。
面図。
【図９】従来技術とその問題点を説明するためにｐチャ
ネルＭＯＳＦＥＴの製造プロセスを示す概略断面図。
ネルＭＯＳＦＥＴの製造プロセスを示す概略断面図。
【図１０】同じく、従来のｐチャネルＭＯＳＦＥＴの製
造プロセスの概略断面図。
造プロセスの概略断面図。
【図１１】同じく、従来のｐチャネルＭＯＳＦＥＴの製
造プロセスの概略断面図。
造プロセスの概略断面図。
【図１２】同じく、従来のｐチャネルＭＯＳＦＥＴの製
造プロセスの概略断面図。
造プロセスの概略断面図。
【図１３】同じく、従来のｐチャネルＭＯＳＦＥＴの製
造プロセスの概略断面図。
造プロセスの概略断面図。
【図１４】同じく、従来のｐチャネルＭＯＳＦＥＴの概
略断面図。
略断面図。
１１…シリコン基板、１２…素子分離領域、１３…ｎ型
ウェル領域、１４…シリコン酸化膜、１５…ｐ型ポリシ
リコン膜、１６…ゲート電極、１７…シリコン窒化膜、
１８…ｐ型拡散層、１９…層間絶縁膜、２０…フォトレ
ジスト（マスク）、２１…コンタクトホール、２１ａ…
開口、２２…メタル配線。
ウェル領域、１４…シリコン酸化膜、１５…ｐ型ポリシ
リコン膜、１６…ゲート電極、１７…シリコン窒化膜、
１８…ｐ型拡散層、１９…層間絶縁膜、２０…フォトレ
ジスト（マスク）、２１…コンタクトホール、２１ａ…
開口、２２…メタル配線。
Claims (2)
- 【請求項１】 半導体基板上に窒化膜を形成する工程
と、 この窒化膜を介して前記基板中に不純物をイオン注入
し、それを熱アニールによって活性化して拡散層を形成
する工程と、 前記窒化膜上に絶縁膜を形成する工程と、 前記絶縁膜を選択的に除去して、前記窒化膜に達する開
孔を前記拡散層上に形成する工程と、 前記開孔の底面に露出する前記窒化膜を除去して、前記
拡散層に達するコンタクトホールを形成する工程と、 前記コンタクトホール内に導電性材料を埋め込んで、前
記拡散層につながる配線を形成する工程とからなること
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記開孔を形成する工程は、前記窒化膜
に対して選択比のとれるＲＩＥの条件でエッチングが行
われることを特徴とする請求項１に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15927495A JPH098135A (ja) | 1995-06-26 | 1995-06-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15927495A JPH098135A (ja) | 1995-06-26 | 1995-06-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098135A true JPH098135A (ja) | 1997-01-10 |
Family
ID=15690206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15927495A Pending JPH098135A (ja) | 1995-06-26 | 1995-06-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098135A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11214656A (ja) * | 1998-01-29 | 1999-08-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6207486B1 (en) | 1997-09-12 | 2001-03-27 | Kabushiki Kaisha Toshiba | Semiconductor device and a method of manufacturing the same |
| JP2001168323A (ja) * | 1999-12-06 | 2001-06-22 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6395598B1 (en) | 1998-12-08 | 2002-05-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| KR20030056607A (ko) * | 2001-12-28 | 2003-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100451513B1 (ko) * | 2002-05-07 | 2004-10-06 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성 방법 |
| JP2007526652A (ja) * | 2004-03-04 | 2007-09-13 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 半導体デバイス製造の間のｓｔｉディボット形成を減少する方法 |
| JP2009065176A (ja) * | 2008-10-02 | 2009-03-26 | Renesas Technology Corp | 半導体装置及びその製造方法 |
-
1995
- 1995-06-26 JP JP15927495A patent/JPH098135A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6207486B1 (en) | 1997-09-12 | 2001-03-27 | Kabushiki Kaisha Toshiba | Semiconductor device and a method of manufacturing the same |
| JPH11214656A (ja) * | 1998-01-29 | 1999-08-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6395598B1 (en) | 1998-12-08 | 2002-05-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2001168323A (ja) * | 1999-12-06 | 2001-06-22 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR20030056607A (ko) * | 2001-12-28 | 2003-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100451513B1 (ko) * | 2002-05-07 | 2004-10-06 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성 방법 |
| JP2007526652A (ja) * | 2004-03-04 | 2007-09-13 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 半導体デバイス製造の間のｓｔｉディボット形成を減少する方法 |
| JP2009065176A (ja) * | 2008-10-02 | 2009-03-26 | Renesas Technology Corp | 半導体装置及びその製造方法 |
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