JPH096595A - 演算結果の表示方法 - Google Patents

Abstract

(57)【要約】 【課題】符号付ディジット表示の高速処理を行うこと。 【解決手段】本発明の表示方法は、演算結果をｍビット
からなる符号付ディジット表示で演算手段から出力し
（１２）、前記ｍビットの内の一部のビットに関して２
進法の大きさの表示に変換する（２２）と共に、前記ｍ
ビットの符号付ディッジト表示に対する丸め情報を計算
し（２４）、前記変換された２進法表示、並びに、前記
計算された丸め情報に基づいて、ｎビットからなる２進
法表示を出力する（２８）ステップを含む演算結果の表
示方法である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は演算結果の表示方法
に関し、より詳細には、符号付ディジット表示を２進法
の大きさの表示に変換して出力する表示方法に関する。

【０００２】

【従来の技術及び問題点】計算機、信号処理装置及びプ
ロセス制御装置のような多くのシステムでは、浮動小数
点数の高速計算が重要な設計要素である。数の浮動小数
点表示は、その大きなダイナミック・レンジのため、一
般にこれらのシステムに使用される。先進技術により、
高度な並列技術を用いて浮動小数点数を乗算して速度を
増すことができる集積回路を製作することが可能にな
る。並列アレイ乗算器は、全ての部分積を同時に発生
し、それから加算器のアレイでその部分積を加算する。
加算器のアレイは部分積の数字を、和ストリームと桁上
げストリームとしてしばしば言及される２個の数字に変
形する。それから、和及び桁上げストリームを最終の加
算器で組み合わせて、積を生じる。最終の加算には部分
積の加算時間と同じくらいの時間が必要だが、これは低
命令ビットがそれよりもずっと高いビットへ桁上げ伝播
されることになる可能性があるためで、桁上げ連鎖と呼
ばれるものである。ゆえに、加算器アレイと最終加算器
との間にパイプライン・レジスタがしばしば挿入され
る。いくつかの乗算器では符号付冗長数字表示を用い
て、並列方法で部分積を加算する一方、回路密度を増加
しかつ配列が容易な反復構造が維持されるツリー方式を
利用する。符号付ディジット表示は各ビット位置ごとに
２個のビットを用いて、１、０、或いは−１を表わす。
符号付ディジット加算器では長い桁上げ連鎖及びそれと
関連する遅延が回避される。符号付ディジット加算器ア
レイは部分積を単一の符号付ディジット数字に加算す
る。しかし、符号付ディジット表示は共通様式ではない
ので、２進法の大きさの表示等の従来表示に変換しなけ
ればならない。変換回路は並列アレイ方式の最終加算器
と非常に類似している。符号付ディジット加算は、ＩＥ
ＥＥトランザクションズ・オン・コンピューターズ誌、
Ｃ−３４巻、第９号（１９８５年９月号）所載のＮ．タ
カギ他の論文「冗長２進加算ツリーを用いた高速ＶＬＳ
Ｉ乗算アルゴリズム」により詳細に説明されている。

【０００３】更に、浮動小数点乗算では、最上位ビット
が「１」となるように積を「正規化」しなければならな
い。オペランド仮数がｎビットの長さである場合、結果
の積仮数の長さは多くて２ｎビットである。ｎビット長
の最初の浮動小数点様式に合わせるため、積を正規化し
て丸める。最初の仮数が正規化された場合、正規化シフ
トは多くて１ビットになる。しかし、丸めによって桁上
げがｎビット数全体に伝播されることになる。ゆえに、
乗算器は最終の積を変換し、正規化して丸めなければな
らない。典型的には、変換は最初に実行されるが、これ
は符号付ディジット表示では、同等の大きさの数の先行
ビットが「０」か「１」かを変換の前に決定するのに長
期間掛かるからである。次に正規化が実行されるが、こ
れは正規化シフトがどのビットを丸めるかを決定するか
らである。変換も丸めもどちらも長い桁上げ連鎖を要す
るので、この方式は乗算の速度を相当遅くしてしまう。
従って、部分積の和を高速で変換し、正規化し、丸める
必要性が生じてきた。

【０００４】

【問題点を解決するための手段】本発明に従い、従来の
表示方法に伴う欠点及び問題を実質的になくすかまたは
少なくする表示方法を提供する。本発明の演算結果の表
示方法は、演算結果をｍビットからなる符号付ディジッ
ト表示で演算手段から出力し、前記ｍビットの内の一部
のビットに関して２進法の大きさの表示に変換すると共
に、前記ｍビットの符号付ディジット表示に対する丸め
情報を計算し、前記変換された２進法表示、並びに、前
記計算された丸め情報に基づいて、ｎビットからなる２
進法表示を出力するステップを含む演算結果の表示方法
である。本発明及びその利点をより完全に理解するため
に、次に、添付図面と関連する以下の説明を参照する。

【０００５】

【実施の形態】本発明の好ましい実施例は図１−図３の
図面を参照することにより最もよく理解されるが、図面
中、同一番号は種々の図面の同一及び相当部分に使用さ
れている。図１は、最終の積を変換し、正規化し、丸め
る回路（以下、「丸め回路」１０と称する）のブロック
図を示す。丸め回路１０は、部分積の和を形成するのに
典型的に用いられる加算器アレイ１２の出力に接続され
ている。説明する実施例において、符号付ディジット加
算器では、加算器アレイの出力の各「ビット」を各ビッ
ト位置で１、０、或いは−１を示す２ビットで表わすと
する。ｎビット入力の場合、乗算器の加算器アレイの出
力は２ｎビットの長さとなり、ビット「０」からビット
２ｎ−１までが含まれる。ビット「０」乃至ビットｎ−
３はスティッキー・ビット発生器１４に接続されてい
る。スティッキー・ビット発生器１４の出力、ビットｎ
−１及びビットｎ−２は借り計算器１６に接続されてい
る。ビットｎ乃至ビット２ｎ−１は増分器１８に接続さ
れている。増分器１８の出力及びビットｎ乃至ビット２
ｎ−１はマルチプレクサ２０に接続されているが、この
マルチプレクサは借り計算器１６からの出力によって選
択される。マルチプレクサの出力は変換器／減分器２２
に接続されている。借り計算器１６はまた、丸め器２４
にも接続されている。丸め器２４は、望ましい丸めモー
ドを選択する制御回路２６に接続されている。変換器／
減分器２２の出力及び丸め器２４の出力はセレクタ／シ
フタ２８に接続されている。変換され、正規化された丸
められた積（「最終値」）はセレクタ／シフタ２８の出
力のところで得られる。

【０００６】動作について言うと、丸め回路１０は、加
算器アレイ１２の出力の変換と同時に丸め計算を行なう
ことにより高速度を獲得する。更に、加算器アレイ１２
の出力が変換の前に増分され、それにより符号付ディジ
ット表示に増分が実行できるようになり、上の方への丸
め動作の場合に長い桁上げ連鎖が回避される。スティッ
キー・ビット発生器１４は図２に関連して最もよく説明
されるが、同図は加算器アレイ１２からのビット出力を
示す。加算器アレイ１２はビット０乃至ビット２ｎ−１
としてインデックスされる２ｎビットを出力する。望ま
しい最終値は２進法の大きさの表示での正規化されたｎ
ビットである。浮動小数点数を正規化するために、最上
位ビットが「１」になるまでビットをシフトする。両方
の入力が正規化された場合、出力は多くて１シフト必要
とする。ゆえに、ビット２ｎ−１が「１」に等しい場
合、ｎ番目のビットは正規化された積の最下位ビットと
なり、ビットｎ−１は丸めのための用いられることにな
る。本明細書を明示するために、ビット「０」乃至ビッ
トｎ−２を「残りの丸めビット」と称し、同様に丸めの
ために使用する。ビット２ｎ−１が「０」に等しい場合
は、正規化された出力の最上位ビットはビット２ｎ−２
となり、正規化された出力の最下位ビットはビットｎ−
１となる。従って、丸めビットはビットｎ−２となり、
残りの丸めビットにはビット「０」乃至ビットｎ−３が
含まれることになる。

【０００７】正規化が必要でない場合は、下位のｎビッ
トが丸められ、逆に、正規化が必要な場合は、下位のｎ
−１ビットが丸められる。ＩＥＥＥ丸め標準７５４を実
現するには、丸めビット（正規化が必要かどうかによっ
て、ｎ−１或いはｎ−２）を知らされなければならず、
同様に、残りの丸めビットが正、負、或いは０の値を持
つかどうかも知らされなければならない。スティッキー
・ビット発生器１４は残りの丸めビット（０乃至ｎ−
３）が正、負、或いは０の値を持つかどうかを決定し、
そのように表示されるように「スティッキー・ビット」
を発生する。下位のｎ−３ビットの大きさが全てゼロの
場合、スティッキー・ビットの大きさが「０」である
が、その他の場合はスティッキー・ビットの大きさの値
は「１」である。大きさのビットの全てがゼロの大きさ
を有する場合、符号ビットが正であるが、その他の場合
はスティッキー・ビットの符号の値は下位のｎ−３ビッ
トの最上位のゼロでない大きさのビットの符号の値であ
る。言い換えると、残りのビット全部がゼロに等しい場
合のほかは、スティッキー・ビットは残りのビットのう
ちの最初のゼロでないビット（１或いは−１）に等し
い。部分積の加算を実行する場合、下位のビットは上位
のビットの前に決定される。従って、スティッキー・ビ
ットの発生は、加算器アレイの出力の上位のビットの発
生と同時に実行され、それにより計算時間に遅延が僅か
かまたは何も追加されない。

【０００８】符号付ディジット表示から２進法の大きさ
の表示への変換には、加算器アレイからの出力の負のデ
ィジットを加算器アレイから出力される正のディジット
から減算することが必要である。一例を図３に挙げる
が、この場合、「０１００」の符号ビットと「１１０
１」の大きさのビットを持つ符号付ディジット数は、負
のビット（１に等しい対応符号ビットを持つ大きさのビ
ット）を正のビット（ゼロに等しい符号ビットを持つ大
きさのビット）から減算することにより、２進法の大き
さの数に変換される。２ｎビットの数を変換する場合、
上位のｎ最終値は上記のｎ符号付ディジット数の直接変
換となる（正規化不要とする）が、２ｎビット全体の変
換が結果としてｎビット最終値の最下位ビットからの借
りとなる場合に、変換された上記のｎビットが下位のビ
ットの丸めにより「１」だけ増分される場合或いは、
「１」だけ減分される場合は除く。丸め回路１０では、
符号ディジット表示のまま、上位のｎビットの増分を実
行することにより、増分過程中の長い桁上げ連鎖の可能
性が回避される。結果の丸め動作によって増分が強行さ
れるかどうかにかかわらず、増分器１８において増分が
実行される。

【０００９】この増分過程と同時に、借り計算器１６
は、ビット位置ｎ−１及びｎ−２に対応する加算器出力
のビットをスティッキー・ビットと共に大きさの表示に
変換し、この数字を丸め器２４に送る。借り計算器１６
はまた、加算器アレイ１２からの２ｎビット値に対して
変換が実行される場合、借りが下位のｎビットと上位の
ｎビットとの間に生じるかどうかを計算する。もし借り
が何も生じない場合は、最終値は増分された値かまたは
上位のｎ符号付ディジットの値のどちらかになる。もし
借りが生じる場合は、最終値は上位のｎ符号付ディジッ
トの値かまたは減分された値のどちらかになる。借り計
算器１６の出力は、増分された値或いは増分されなかっ
た値がマルチプレクサ２０を通して送られるかどうかを
選択するために使用するが、増分された値は借りが何も
ない場合に送られ、借りがある場合は増分されなかった
値が送られる。選択された値はマルチプレクサ２０を通
して変換器／減分器２２に送られる。変換器／減分器２
２は上位のｎビットの変換された値と、１だけ減分され
た同一の値の両方を発生する。変換器／増分器２２は桁
上げ選択減算器で、これは所定数のビットのブロックに
オペランドをグループ分けし、各グループのビットごと
に減算を実行することによって減算の速度を上げるもの
である。どのグループがビットの減算についても、（第
１のブロックの場合は除くが）前のブロックによる借り
が必要かどうかが決定されるまでは計算することができ
ないので、桁上げ選択減算器は、各グループ分けの両方
の場合、すなわち、借りがあると減算の結果は「１」だ
け減分されるという場合と、借りがないと減算の結果は
減分されないという場合との両方の場合について計算す
る。下位のブロックがその計算を完了すると、各次のグ
ループの正しい値が、前のグループが借りを必要とする
かどうかに基づいて選択される。

【００１０】通常、桁上げ選択減算器の最下位グループ
は、第１のグループからの借りが何もないので、減分さ
れた値と減分されなかった値の両方とも計算しない。し
かし、本発明では、桁上げ選択減算器は、最下位グルー
プに対して実行される減算が減分された値と減分されな
かった値の両方を計算するように設計されている。従っ
て、ｎビット減算全体の減分された値と減分されなかっ
た値の両方が、ハードウェアを僅かに変更することによ
り、速度を落とさずに計算される。更に、桁上げ選択減
算器の論理は、符号付ディジット変換の場合単純にされ
るが、これは、いかなる所定のビット位置においても、
減数ビットかまたは被減数ビットのどちらかの大きさが
「０」でなければならないからである。変換器／減分器
２２の作動と同時に、丸め器２４を用いて制御回路２６
からの入力によって示される望ましい丸め計算を算出す
る。丸めモードは好ましいどのようなタイプ、すなわ
ち、ＩＥＥＥが指示する４つの丸めモードである切上
げ、切下げ、最も近いものへの丸め、及びゼロへの丸め
のうちのどのタイプであってもよい。丸め器２４は、ビ
ットｎ−１及びビットｎ−２とスティッキー・ビットと
に対応する借り計算器１６からの変換されたビットを受
け取る。丸めの二つの場合が計算される。第一の場合
は、正規化が何も必要でないとした場合で、従って、丸
めは、スティッキー・ビットと、ｎ−２及びｎ−１とに
対応する変換されたビットに対して計算される。第二の
場合は、正規化が必要となるとした場合で、従って、丸
めはスティッキー・ビット及びｎ−２に対応する変換さ
れたビットに対して計算され、ｎ−１のビットは最終値
の最初の最下位ビット（ＬＳＢ）として用いられる。こ
の二つのうちのどちらかの場合でも、丸め器２４は、Ｌ
ＳＢと、変換器／減分器２２からの減分された出力或い
は減分されなかった出力のどちらかを使用しなければな
らないかを示す選択信号とを送る。

【００１１】上述したケース１の場合の丸めを計算する
ために、スティッキー・ビット、ビットｎ−２及びビッ
トｎ−１に対応するビットに基づく丸めが切上げの場
合、選択信号は、変換器／減分器２２からの減分されな
かった値を使用しなければならないということを示す。
丸めが切上げでない場合は、選択信号は減分された出力
を使用しなければならないということを示す。ケース１
の場合、変換器／減分器２２の出力がｎビット全体を含
むので、ＬＳＢは計算する必要はない。ケース２では、
スティッキー・ビット及びビットｎ−２に対応するビッ
トに対して丸めが計算され、最初のＬＳＢはビットｎ−
１に設定される。もし丸めが切上げで、最初のＬＳＢが
１に設定された場合は、セレクタ／シフタ２８に出力さ
れるＬＳＢは「０」に等しく設定され、選択信号は減分
されなかった出力を使用しなければならないということ
を示す。もし丸めが切上げでなく、最初のＬＳＢが
「１」に設定された場合は、セレクタ／シフタ２８に送
られるＬＳＢは「１」に設定され、選択信号は減分され
た出力を使用しなければならないということを示す。も
し丸めが切り上げで、ＬＳＢが「0」に設定された場合
は、セレタク／シフタ２８に送られるＬＳＢは「１」に
設定され、選択信号は減分された出力を使用しなければ
ならないことを示す。もし丸めが切上げでなく、最初の
ＬＳＢが「０」に設定された場合は、セレタク／シフタ
２８に出力されるＬＳＢは「０」に設定され、選択信号
は減分された出力を使用しなければならないということ
を示す。

【００１２】上述したような丸め器２４からのＬＳＢ及
び選択出力の誘導は次の等式によって決定される： ＳＥＬ₁ ＝ＲＮＤ ＳＥＬ₂ ＝ＲＮＤ ＡＮＤ Ｂ（ｎ−１） ＬＳＢ₂ ＝ＲＮＤ ＸＯＲ Ｂ（ｎ−１） ここで、 ＳＥＬ₁ ＝ケース１の場合の選択信号 ＳＥＬ₂ ＝ケース２の場合の選択信号 ＬＳＢ₂ ＝ケース２の場合のＬＳＢ出力 ＲＮＤ＝切上げが実行される場合は「１」に等しく、そ
れ以外は「０」に等しい。 Ｂ（ｎ−１）＝ビット位置ｎ−１に対応する変換された
ビットの値。 上述の等式によって説明されるＳＥＬ信号は、減分され
なかった出力が使用される場合は「１」に等しく、減分
された出力が使用される場合は「０」に等しい。

【００１３】よってセレタク／シフタ２８は、丸め器２
４からの選択及びＬＳＢ信号と、変換器／減分器２２の
減分された出力及び減分されなかった出力の最上位ビッ
トとに基づいて、変換器／減分器２２の減分された出力
かまたは減分されなかった出力のどちらかを選択し、シ
フトする。もし変換器／減分器２２の減分された出力及
び減分されなかった出力の両方の最上位ビットが「１」
に等しい場合、正規化は必要ではない。ゆえに、セレタ
ク／シフタ２８はケース１に基づくＳＥＬ₁ 信号に基づ
いて、減分されなかった出力と減分された出力とのどち
らかを選択する。減分された出力及び減分されなかった
出力の両方の最上位ビットが「０」に等しい場合は、正
規化が必要となる。この場合、セレタク／シフタ２８
は、丸め器２４からのＬＳＢ₂ 及びＳＥＬ₂ 信号を選択
し、選択した出力のシフトを実行する。減分されなかっ
た出力の最上位ビットが「１」で、減分された出力の最
上位ビットが「０」の場合は、セレタク／シフタ２８は
丸め器２４からのＳＥＬ₂ 及びＬＳＢ₂ 信号を選択す
る。しかし、ＳＥＬ₂ 信号が減分されなかった出力を使
用しなければならないことを示す場合は、出力が既に正
規化されているので、シフトは実行されない。従って、
ＬＳＢ₂ 信号はこの場合使用されない。それ以外の場合
は全て、選択された出力がシフトされる。

【００１４】本発明の丸め回路では、加算器アレイの出
力の変換が正規化及び丸めと同時に実行されるので、増
加した速度という技術利点が提供される。本発明の丸め
回路を符号付ディジット加算器と関連して説明したが、
最終値を和及び桁上げストリームから変換しなければな
らないウォーレス・ツリー構造と関連して同様に用いる
ことができる。以上に本発明を詳細に説明したが、添付
の特許請求の範囲の項で定められるような本発明の精神
及び範囲にそむくことなく様々な変化、置換え、変更を
行うことができるということを理解されたい。 (1) 加算器アレイからのｍビットの出力をｎビットの２
進法の大きさの表示に変換し、丸める丸め回路であっ
て、前記ｍビットの数の所定の部分を２進法の大きさの
表示に変換する変換回路と、ｍビットの数の前記変換と
同時に前記ｍビットの数の丸め情報を計算する丸め回路
と、前記変換回路及び前記丸め回路の出力に基いて、ｎ
ビットの大きさの表示を形成する出力回路とを含む丸め
回路。 (2) 第(1）項に記載した丸め回路において、前記丸め回
路が、変換されたｍビットの数の正規化が必要でないと
仮定する前記丸め情報を計算する回路と、変換されたｍ
ビットの数の正規化が必要であると仮定する前記丸め情
報を計算する回路とを含む丸め回路。 (3) 第(2) 項に記載した丸め回路において、正規化を仮
定する丸めを計算する前記回路が、ｎビットの２進法の
大きさの表示の最下位ビットを計算する回路を含む丸め
回路。 (4) 第(3) 項に記載した丸め回路において、前記変換回
路が、ｍビットの大きさの表示の丸めが最下位のｎビッ
トへの桁上げという結果にならないと仮定する大きさの
表示に加算器アレイ出力の最下位のｎビットが変換され
る第１の値と、ｍビットの大きさの表示の丸めが最上位
のｎビットへの桁上げという結果になると仮定する大き
さの表示に加算器アレイ出力の最上位のｎビットが変換
される第２の値とを発生する丸め回路。 (5) 第(4) 項に記載した丸め回路において、前記出力回
路が前記変換された大きさの表示の正規化が必要かどう
かを検出する回路を含む丸め回路。 (6) 第(5) 項に記載した丸め回路において、前記出力回
路が更に、前記変換された大きさの表示を正規化するシ
フティング回路を含む丸め回路。 (7) 第(4) 項に記載した丸め回路であって更に、変換の
前に加算器アレイの出力を増分する増分回路を含み、丸
めによる桁上げ連鎖を回避する丸め回路。 (8) 加算器アレイのｍビットの出力を２進法の大きさの
表示に変換しその出力をｎビットの数に丸める丸め回路
であって、加算器アレイ出力の最上位のｎビットを１だ
け増分する増分回路と、ｍビットの数の変換が最上位の
ｎビットからの借りという結果になるかどうかを決定す
る借り計算回路と、前記借り計算回路による決定に基づ
いて、加算器アレイ出力の最上位のｎビットと増分され
た出力とのどちらかの出力を選択するマルチプレクサ回
路と、マルチプレクサ回路からの前記選択された出力を
２進法の大きさの数に変換し、かつ減分された２進法の
大きさの数を計算する変換器／減分器回路と、加算器ア
レイ出力の丸めの方向を計算する丸め回路と、前記変換
器／減分器回路によって計算された前記減分された数と
前記減分されなかった数のどちらかを選択するセレクタ
回路とを含む丸め回路。 (9) 第(8) 項に記載した丸め回路であって更に、加算器
アレイ出力の下位のｍ−ｎビットを２進法の大きさの数
に変換する丸め変換器回路を含み、前記丸め回路が前記
変換されたｍ−ｎビットに基づいて丸め方向を計算する
丸め回路。 (10) 第(8) 項に記載した丸め回路において、加算器が
符号付ディジット加算器であって更に、加算器アレイの
出力の最上位のゼロでないビット、ビット位置ｍ−（ｎ
−３）からビット位置ゼロまでに等しいスティッキー・
ビットを計算する回路であって、全てのビットがゼロに
等しい場合スティッキー・ビットがゼロに等しい回路
と、ビット位置ｍ−（ｎ−１）及びｍ−（ｎ−２）及び
前記スティッキー・ビットに対応する加算器アレイ出力
のビットを２進法の大きさの表示に変換する回路であっ
て、前記丸め回路が前記変換されたビットに基づいて丸
め方向を計算する回路とを含む丸め回路。 (11) 第(8) 項に記載した丸め回路において、前記変換
器／減分器回路が桁上げ選択減算器を含む丸め回路。 (12) 第(8) 項に記載した丸め回路であって更に、前記
セレクタ回路によって選択された前記数を選択的にシフ
トする回路を含む丸め回路。 (13) 第(12)項に記載した丸め回路であって更に、前記
減分された数及び減分されなかった数の最上位ビットに
基づいてシフトが必要かどうかを決定するシフト制御手
段を含む丸め回路。 (14) 第(13)項に記載した丸め回路において、前記丸め
回路が、加算器アレイ出力のｍ−（ｎ−１）ビットに基
づく第１の丸め方向、及び加算器アレイ出力のｍ−ｎビ
ットに基づく第２の丸め方向を計算する回路を含む丸め
回路。 (15) 第(14)項に記載した丸め回路において、前記丸め
回路が更に、前記シフティング回路がシフトを実行する
場合にｎビットの出力の最下位ビットを計算する回路を
含む丸め回路。 (16) 第(15)項に記載した丸め回路において、前記丸め
回路が更に前記計算された第１の丸め方向に基づく第１
の選択信号と、前記計算された第２の丸め方向と前記計
算された最下位ビットとに基づく第２の選択信号とを出
力する回路を含む丸め回路。 (17) 加算器アレイからのｍビットの出力をｎビットの
２進法の大きさの表示に変換し、丸める方法であって、
前記ｍビットの数の部分を２進法の大きさの表示に変換
する段階と、ｍビットの数の前記変換と同時に前記ｍビ
ットの数の丸め情報を計算する段階と、前記２進法の大
きさの表示及び前記丸め情報に基いて、ｎビットの大き
さの表示を形成する段階とを含む方法。 (18) 第(17)項に記載した方法において、前記丸めの段
階が、変換されたｍビットの数の正規化が必要でないと
仮定する前記丸め情報を計算する段階と、変換されたｍ
ビットの数の正規化が必要であると仮定する前記丸め情
報を計算する段階とを含む方法。 (19) 第(18)項に記載した方法において、正規化を仮定
する前記丸め情報を計算する前記段階が、ｎビットの大
きさの表示の最下位ビットを計算する段階を含む方法。 (20) 第(17)項に記載した方法において、前記変換段階
が、ｍビットの大きさの表示の丸めが最上位のｎビット
への桁上げという結果にならないと仮定する大きさの表
示に加算器アレイ出力の最上位のｎビットが変換される
第１値を発生する段階と、ｍビットの大きさの表示の丸
めが最上位のｎビットへの桁上げという結果になる仮定
する大きさの表示に加算器アレイ出力の最上位のｎビッ
トが変換される第２の値を発生する段階とを含む方法。 (21) 第(17)項に記載した方法において、ｎビットの大
きさの表示を形成する前記段階が、前記変換された大き
さの表示の正規化が必要かどうかを検出する段階を含む
方法。 (22) 第(20)項に記載した方法において、ｎビットの大
きさの表示を形成する前記段階が更に、前記ｎビットの
大きさの表示を正規化用にシフティングする段階を含む
方法。 (23) 加算器アレイ１２からのｍビットの出力をｎビッ
トの２進法の大きさの表示に変換し丸める丸め回路１０
が、変換の前に加算器アレイ１２の出力を増分する増分
器１８を含む。借り計算器１６は、ｍビットの数の変換
が上位のｎビットからの借りを必要とするかどうかを示
すマルチプレクサへの選択信号を発生する。選択信号は
増分された出力かまたは増分されなかった出力かを選択
するのに用いる。変換器／減分器２２は、マルチプレク
サ２０の選択された出力を２進法の大きさの数に変換
し、同様に、１だけ減分された大きさの表示を計算す
る。丸め回路２４は制御回路２６からの制御信号に基づ
いて丸め方向を計算する。丸め回路１０は、（ａ）変換
された値の正規化が必要でないと仮定する場合と、
（ｂ）変換された値の正規化が必要であると仮定する場
合の２つの場合に丸め情報を計算する。セレクタ／シフ
タ２８は丸め情報に基づいて減分された値と減分されな
かった値のいずれかを選ぶ。

【図面の簡単な説明】

【図１】本発明の丸め回路のブロック図を示す。

【図２】最終値の正規化が必要でない場合と、最終値の
正規化が必要な場合の加算器アレイの出力を示す。

【図３】負の大きさのビットを正の大きさのビットから
減算することによる符号付ディジット表示の変換を示
す。

【符号の説明】

１０ 丸め回路 １２ 加算器アレイ １４ スティッキー・ビット発生器 １６ 借り計算器 １８ 増分器 ２０ マルチプレクサ ２２ 変換器／減分器 ２４ 丸め器 ２６ 制御回路 ２８ セレクタ／シフタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 演算結果をｍビットからなる符号付ディ
   ジット表示で演算手段から出力し、 前記ｍビットの内の一部のビットに関して２進法の大き
   さの表示に変換すると共に、前記ｍビットの符号付ディ
   ジット表示に対する丸め情報を計算し、 前記変換された２進法表示、並びに、前記計算された丸
   め情報に基づいて、ｎビットからなる２進法表示を出力
   するステップを含む演算結果の表示方法。