JPH09274057A - Comparator circuit - Google Patents
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- JPH09274057A JPH09274057A JP8167796A JP8167796A JPH09274057A JP H09274057 A JPH09274057 A JP H09274057A JP 8167796 A JP8167796 A JP 8167796A JP 8167796 A JP8167796 A JP 8167796A JP H09274057 A JPH09274057 A JP H09274057A
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Abstract
(57)【要約】
【目的】 外部部品のないIC化を可能とする構成とし
て、小型化を図ったコンパレータ回路を提供する。
【構成】 チョッパコンパレータ1とDC成分抽出回路
2と切替回路3と制御回路4とを具備している。具体的
には、スイッチS1,S3を一定時間閉じて「入力電圧
Vin−リファレンス電圧Vref 」の直流電圧をコンデン
サ6にサンプリングする。しかる後、スイッチS1,S
3を開放し、スイッチS2またはスイッチS4を一定時
間閉じて、入力電圧Vinをヒステリシス電圧Vhis だけ
増,減させた入力電圧V2 を生成する。そして、DC成
分抽出回路2で抽出した直流電圧V1 とこの入力電圧V
2 とをチョッパコンパレータ1で比較し、入力電圧V1
の入力電圧V2 に対する大,小よって、H,Lレベルの
出力電圧Vout をチョッパコンパレータ1から出力す
る。
(57) [Abstract] [Purpose] To provide a miniaturized comparator circuit as a configuration that enables an IC without external parts. [Structure] A chopper comparator 1, a DC component extraction circuit 2, a switching circuit 3, and a control circuit 4 are provided. Specifically, the switches S1 and S3 are closed for a certain period of time, and the DC voltage of "input voltage Vin-reference voltage Vref" is sampled in the capacitor 6. Then switch S1, S
3 is opened and the switch S2 or the switch S4 is closed for a certain period of time to generate the input voltage V2 by increasing or decreasing the input voltage Vin by the hysteresis voltage Vhis. Then, the DC voltage V1 extracted by the DC component extraction circuit 2 and this input voltage V1
2 is compared with the chopper comparator 1, and the input voltage V1
The output voltage Vout of H or L level is output from the chopper comparator 1 depending on whether the input voltage V2 is large or small.
Description
【0001】[0001]
【発明の属する技術分野】本発明は、アナログ携帯電話
の復調時などにノイズが乗った信号を元の信号に戻すた
めのコンパレータに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a comparator for returning a signal having noise when an analog mobile phone is demodulated to an original signal.
【0002】[0002]
【従来の技術】アナログ携帯電話などにおいては、デー
タの変調,送信、及び受信、復調の際に、その信号が多
数の回路を通ってくるので、任意のDC(直流)オフセ
ットが付加され、ノイズが混入する。このため、DCオ
フセット除去型のヒステリシスコンパレータ回路を用い
て、ノイズが混入した信号を元のデータ(矩形波)に戻
すようにしている。従来、この種のコンパレータ回路と
しては、図3に示すような技術がある。このコンパレー
タ回路は、図3に示すように、入力電圧Vinの入力端子
100がカップリング用のコンデンサ101を介してコ
ンパレータ102の一方入力端に接続されている。そし
て、定電圧源110に直列に抵抗111〜114が接続
され、抵抗112,113との接続点が抵抗115を介
してコンデンサ101の出力側に接続されている。ま
た、抵抗111,112の接続点及び抵抗113,11
4の接続点のそれぞれは、スイッチS5,S6を介して
コンパレータ102の他方入力端に接続されている。か
かる構成により、DCオフセットを持った入力電圧Vin
がコンデンサ101によってカップリングされ、そのD
Cオフセット分が除去される。そして、コンデンサ10
1からの入力電圧Vinに所定電圧Vref が印加されて、
コンパレータ102の一方入力端に入力される。また、
コンパレータ102の他方入力端には、スイッチS5,
S6の開閉制御によって、「所定電圧Vref +ヒステリ
シス電圧Vhis 」または「所定電圧Vref −ヒステリシ
ス電圧Vhis 」の電圧が入力されるようになっている。
これにより、ノイズが混入した入力電圧Vinを矩形波の
出力電圧Vout に戻すようにしている。2. Description of the Related Art In an analog mobile phone or the like, when data is modulated, transmitted, received, and demodulated, a signal thereof passes through a large number of circuits, so that an arbitrary DC (direct current) offset is added to cause noise. Is mixed in. For this reason, a DC-offset-type hysteresis comparator circuit is used to restore the signal mixed with noise to the original data (rectangular wave). Conventionally, as a comparator circuit of this type, there is a technique as shown in FIG. In this comparator circuit, as shown in FIG. 3, an input terminal 100 for an input voltage Vin is connected to one input terminal of a comparator 102 via a coupling capacitor 101. The resistors 111 to 114 are connected in series to the constant voltage source 110, and the connection point with the resistors 112 and 113 is connected to the output side of the capacitor 101 via the resistor 115. Also, the connection point of the resistors 111 and 112 and the resistors 113 and 11
Each of the four connection points is connected to the other input end of the comparator 102 via the switches S5 and S6. With this configuration, the input voltage Vin having a DC offset
Is coupled by the capacitor 101 and its D
The C offset is removed. And the capacitor 10
When a predetermined voltage Vref is applied to the input voltage Vin from 1,
It is input to one input terminal of the comparator 102. Also,
At the other input end of the comparator 102, a switch S5,
By the opening / closing control of S6, a voltage of "predetermined voltage Vref + hysteresis voltage Vhis" or "predetermined voltage Vref-hysteresis voltage Vhis" is input.
As a result, the input voltage Vin in which noise is mixed is returned to the rectangular wave output voltage Vout.
【0003】[0003]
【発明が解決しようとする課題】しかし、上記した従来
のコンパレータ回路では、カップリング用のコンデンサ
101を、入力電圧Vinの入力端子100とコンパレー
タ102の入力端との間に介設した構成となっているの
で、次のような問題がある。高周波成分を有した入力電
圧Vinに対しては、コンデンサ101の容量を数10p
Fに設定することができる。したがって、コンデンサ1
01を含めたコンパレータ回路全体をIC化することが
可能である。しかしながら、数kHzという低周波成分
を有した入力電圧Vinの場合には、コンデンサ101の
容量を、μFのオーダに設定しなければならない。した
がって、コンデンサ101が大型となり、コンデンサ1
01をIC内に内蔵することが不可能となる。このた
め、コンデンサ101をICに外付けする構造としなけ
ればならず、しかも、ICにコンデンサ101用のピン
端子を設けなければならないことから、コンパレータ回
路全体が複雑且つ大型化してしまうという問題があっ
た。However, in the above-mentioned conventional comparator circuit, the coupling capacitor 101 is provided between the input terminal 100 of the input voltage Vin and the input terminal of the comparator 102. Therefore, there are the following problems. For the input voltage Vin having a high frequency component, the capacitance of the capacitor 101 is several tens p
Can be set to F. Therefore, the capacitor 1
The entire comparator circuit including 01 can be integrated into an IC. However, when the input voltage Vin has a low frequency component of several kHz, the capacitance of the capacitor 101 must be set to the order of μF. Therefore, the capacitor 101 becomes large and the capacitor 1
It becomes impossible to embed 01 in the IC. Therefore, the capacitor 101 must be externally attached to the IC, and the pin terminal for the capacitor 101 must be provided on the IC, which causes a problem that the entire comparator circuit becomes complicated and large. It was
【0004】本発明は上述した課題を解決するためにな
されたもので、外部部品のないIC化を可能とする構成
として、小型化を図ったコンパレータ回路を提供するこ
とを目的としている。The present invention has been made to solve the above problems, and an object of the present invention is to provide a miniaturized comparator circuit as a configuration that enables an IC without external parts.
【0005】[0005]
【課題を解決するための手段】上記課題を解決するため
に、請求項1の発明に係るコンパレータ回路は、入力電
圧から直流電圧成分を抽出可能な直流電圧抽出部と、上
記入力電圧,正の一定電圧,負の一定電圧のいずれかを
切り替えて出力可能な切替部と、上記切替部からの電圧
を蓄電する蓄電部と、上記蓄電部の蓄電電圧と上記直流
電圧抽出部の直流電圧成分とを比較し、上記蓄電電圧が
上記直流電圧成分よりも大きいときに高レベルの出力電
圧を出力し、上記蓄電電圧が上記直流電圧成分よりも小
さいときに低レベルの出力電圧を出力すると共に、その
レベルを保持可能な比較部と、上記入力電圧を上記切替
部から出力させた後、上記比較部が保持する上記レベル
に基づいて、上記正又は負の一定電圧を上記切替部から
出力させると共に上記比較部を作動させる制御部とを具
備する構成とした。In order to solve the above-mentioned problems, a comparator circuit according to the invention of claim 1 comprises a DC voltage extraction unit capable of extracting a DC voltage component from an input voltage, and the above-mentioned input voltage, positive A switching unit capable of switching and outputting either a constant voltage or a negative constant voltage, a power storage unit that stores the voltage from the switching unit, a storage voltage of the power storage unit, and a DC voltage component of the DC voltage extraction unit. The output voltage of high level is output when the storage voltage is larger than the DC voltage component, and the output voltage of low level is output when the storage voltage is smaller than the DC voltage component. After the comparison unit capable of holding the level and the input voltage are output from the switching unit, the positive or negative constant voltage is output from the switching unit based on the level held by the comparison unit. And the configuration and a control unit for actuating the serial comparison unit.
【0006】請求項2の発明は、請求項1に記載のコン
パレータ回路において、上記制御部は、上記比較部の保
持するレベルが高レベルの場合には、上記負の一定電圧
を上記切替部から出力させ、上記比較部の保持するレベ
ルが低レベルの場合には、上記負の一定電圧を上記切替
部から出力させる構成とした。According to a second aspect of the present invention, in the comparator circuit according to the first aspect, the control unit controls the negative constant voltage from the switching unit when the level held by the comparison unit is high. When the level held by the comparison section is low, the negative constant voltage is output from the switching section.
【0007】上記請求項1の発明によれば、入力電圧が
直流電圧抽出部に入力されると、直流電圧成分が抽出さ
れて、比較部に入力される。また、制御部によって、切
替部から出力された入力電圧は、蓄電部に蓄積される。
この状態で、切替部から正または負の一定電圧が出力さ
れると、蓄電部に、入力電圧に正または負の一定電圧が
加わった電圧が蓄積される。この結果、比較部におい
て、この蓄電部に蓄積された電圧と直流電圧成分とが比
較される。そして、蓄電電圧が直流電圧成分よりも大き
いときには、高レベルの出力電圧が比較部から出力さ
れ、蓄電電圧が直流電圧成分よりも小さいときには、低
レベルの出力電圧が出力される。また、比較部はそのレ
ベルを保持する。そして、制御部の制御によって、入力
電圧が切替部から再度出力されると、その入力電圧が蓄
電部に蓄積され、しかる後、比較部が保持するレベルに
基づいて、正又は負の一定電圧が切替部から出力され
る。According to the first aspect of the present invention, when the input voltage is input to the DC voltage extraction unit, the DC voltage component is extracted and input to the comparison unit. Further, the input voltage output from the switching unit is stored in the power storage unit by the control unit.
In this state, when the positive or negative constant voltage is output from the switching unit, the voltage obtained by adding the positive or negative constant voltage to the input voltage is accumulated in the power storage unit. As a result, the voltage stored in the power storage unit is compared with the DC voltage component in the comparison unit. When the stored voltage is higher than the DC voltage component, a high level output voltage is output from the comparison unit, and when the stored voltage is lower than the DC voltage component, a low level output voltage is output. Further, the comparison unit holds the level. Then, under the control of the control unit, when the input voltage is output again from the switching unit, the input voltage is accumulated in the power storage unit, and thereafter, based on the level held by the comparison unit, a positive or negative constant voltage is generated. It is output from the switching unit.
【0008】上記請求項2の発明によれば、比較部の保
持するレベルが高レベルの場合には、制御部の制御によ
って、負の一定電圧が切替部から出力されるので、蓄電
部には、入力電圧より一定電圧分だけ低い電圧が蓄積さ
れる。また、比較部の保持するレベルが低レベルの場合
には、正の一定電圧が切替部から出力されるので、蓄電
部には、入力電圧より一定電圧分だけ高い電圧が蓄積さ
れる。According to the second aspect of the present invention, when the level held by the comparison unit is high, a negative constant voltage is output from the switching unit under the control of the control unit, so that the storage unit stores it. , A voltage lower than the input voltage by a constant voltage is accumulated. Further, when the level held by the comparison unit is low, a positive constant voltage is output from the switching unit, so that a voltage higher than the input voltage by a constant voltage is stored in the power storage unit.
【0009】[0009]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図1は、本発明の一実施形
態に係るコンパレータ回路を示す回路図である。図1に
示すように、本実施形態のコンパレータ回路は、チョッ
パコンパレータ1(比較部)とDC成分抽出回路2(直
流電圧抽出部)と切替回路3(切替部)と制御回路4
(制御部)とコンデンサ6(蓄電部)とを具備してい
る。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram showing a comparator circuit according to an embodiment of the present invention. As shown in FIG. 1, the comparator circuit of this embodiment includes a chopper comparator 1 (comparing unit), a DC component extracting circuit 2 (DC voltage extracting unit), a switching circuit 3 (switching unit), and a control circuit 4.
(Control unit) and capacitor 6 (power storage unit).
【0010】チョッパコンパレータ1は、2入力1出力
のコンパレータであり、それぞれの入力端から入力され
た電圧V1 ,V2 の差電圧を増幅し、これを出力電圧V
outとして、出力端子11に出力する素子である。The chopper comparator 1 is a two-input one-output comparator, amplifies the difference voltage between the voltages V1 and V2 input from the respective input terminals, and outputs this as the output voltage V
It is an element that outputs to the output terminal 11 as out.
【0011】DC成分抽出回路2は、入力端子10とチ
ョッパコンパレータ1の一方入力端との間に接続されて
おり、直流電圧成分がオフセットされた入力電圧Vinか
らこの直流電圧成分を抽出し、これを入力電圧V1 とし
て、チョッパコンパレータ1の一方入力端に入力する回
路である。The DC component extraction circuit 2 is connected between the input terminal 10 and one input end of the chopper comparator 1, and extracts the DC voltage component from the input voltage Vin offset with the DC voltage component. Is an input voltage V1 and is input to one input end of the chopper comparator 1.
【0012】切替回路3は、チョッパコンパレータ1の
他方入力端に入力させる入力電圧V2 を切り替える回路
である。具体的には、基準電圧源5と接地間に、抵抗5
0と同抵抗値の抵抗51〜53とが直列に接続されてい
る。そして、抵抗50と抵抗51との接続点にスイッチ
S2が接続され、抵抗51と抵抗52との接続点にスイ
ッチS3が接続され、抵抗52と抵抗53との接続点に
スイッチS4が接続されている。また、入力端子10と
チョッパコンパレータ1の他方入力端の間には、スイッ
チS1が接続されている。コンデンサ6は、サンプリン
グ用のコンデンサであり、スイッチS1の出力端とスイ
ッチS2〜S4の接続点との間に接続されている。The switching circuit 3 is a circuit for switching the input voltage V2 input to the other input terminal of the chopper comparator 1. Specifically, a resistor 5 is provided between the reference voltage source 5 and ground.
0 and resistors 51 to 53 having the same resistance value are connected in series. The switch S2 is connected to the connection point between the resistors 50 and 51, the switch S3 is connected to the connection point between the resistors 51 and 52, and the switch S4 is connected to the connection point between the resistors 52 and 53. There is. A switch S1 is connected between the input terminal 10 and the other input terminal of the chopper comparator 1. The capacitor 6 is a sampling capacitor, and is connected between the output end of the switch S1 and the connection point of the switches S2 to S4.
【0013】制御回路4は、クロック信号CLKに基づ
いて、上記チョッパコンパレータ1と切替回路3とを制
御する回路である。具体的には、切替回路3のスイッチ
S1,S3をT0 時間だけ閉じた状態にし(以下、「オ
ン状態」という)、このオン状態をT1 時間間隔で繰り
返して、入力電圧Vinのサンプリングを行う。そして、
前の出力電圧Vout がLレベル(低レベル)の場合に
は、スイッチS1,S3を開放した後、切替回路3のス
イッチS2をT2 時間だけオン状態にし、出力電圧Vou
t がHレベル(高レベル)の場合には、スイッチS4を
T2 時間だけオン状態にする。この際、スイッチS2ま
たはスイッチS4のオン時における出力電圧Vout の結
果をチョッパコンパレータ1に保持させておき、上記の
如く、この結果に応じて次にオン状態にするスイッチS
2またはスイッチS4を決定するようになっている。The control circuit 4 is a circuit for controlling the chopper comparator 1 and the switching circuit 3 based on the clock signal CLK. Specifically, the switches S1 and S3 of the switching circuit 3 are closed for T0 time (hereinafter referred to as "on state"), and this on state is repeated at T1 time intervals to sample the input voltage Vin. And
When the previous output voltage Vout is at the L level (low level), after opening the switches S1 and S3, the switch S2 of the switching circuit 3 is turned on for the time T2 to output the output voltage Vou.
When t is at H level (high level), the switch S4 is turned on for T2 time. At this time, the result of the output voltage Vout when the switch S2 or the switch S4 is turned on is held in the chopper comparator 1, and as described above, the switch S to be turned on next according to this result.
2 or switch S4 is determined.
【0014】次に、本実施形態のコンパレータ回路が示
す動作について説明する。図2は、本実施形態のコンパ
レータ回路の動作時における各信号のタイムチャート図
である。図2の(f)に示す波形の入力電圧Vinが、図
1の入力端子10から入力されると、分岐されて、DC
成分抽出回路2と切替回路3とに入力される。そして、
DC成分抽出回路2に入力された入力電圧Vinは、直流
電圧成分が抽出され、この直流電圧成分が入力電圧V1
としてチョッパコンパレータ1の一方入力端に入力され
る。このとき、制御回路4の制御により、図2の(c)
に示すように、切替回路3のスイッチS1,S3がオン
状態にされると、入力電圧VinがスイッチS1を介して
チョッパコンパレータ1に入力されると共に、直流の
「入力電圧Vin−リファレンス電圧Vref 」がコンデン
サ6に印加される。これにより、図2の(b)の「S」
に示すように、コンデンサ6による入力電圧Vinのサン
プリングが行われる。そして、図2に示していないが、
このサンプリング前に行われたスイッチS2又はスイッ
チS4のオン時の出力電圧Vout がLレベルであったも
のとすると、上記サンプリング動作の終了後、制御回路
4の制御によって、図2の(b)及び(d)に示すよう
に、スイッチS1,S3がオフ状態にされた後、スイッ
チS2がオン状態にされる。これにより、「リファレン
ス電圧Vref +ヒステリシス電圧Vhis 」がコンデンサ
6に印加される。ここで、スイッチS2をオン状態にす
る直前まで、「入力電圧Vin−リファレンス電圧Vref
」がコンデンサ6に保持されているので、スイッチS
2をオン状態にすると、この電圧に「リファレンス電圧
Vref +ヒステリシス電圧Vhis 」が加わることとな
る。この結果、図2の(g)に示すように、入力電圧V
2 が直流の「入力電圧Vin+ヒステリシス電圧Vhis 」
となってチョッパコンパレータ1に入力される。すなわ
ち、上記サンプリングされた入力電圧Vinの最終直流電
圧にヒステリシス電圧Vhis 分だけ正のオフセットがか
けられた入力電圧V2 が、チョッパコンパレータ1に入
力することとなる。この状態が、図2の(b)の「H
C」に示すように、ほぼT2 時間保持された後、P1点
で示す時間に、制御回路4のチョッパコンパレータ1へ
の制御によって、この入力電圧V2 と入力電圧V1 とが
比較される。そして、入力電圧V2 の方が入力電圧V1
よりも高いことから、Lレベルの出力電圧Vout がチョ
ッパコンパレータ1から出力され、この比較結果が保持
される。Next, the operation of the comparator circuit of this embodiment will be described. FIG. 2 is a time chart of each signal during the operation of the comparator circuit of this embodiment. When the input voltage Vin having the waveform shown in (f) of FIG. 2 is input from the input terminal 10 of FIG.
It is input to the component extraction circuit 2 and the switching circuit 3. And
A DC voltage component is extracted from the input voltage Vin input to the DC component extraction circuit 2, and this DC voltage component is input voltage V1.
Is input to one input terminal of the chopper comparator 1. At this time, by the control of the control circuit 4, (c) of FIG.
As shown in FIG. 5, when the switches S1 and S3 of the switching circuit 3 are turned on, the input voltage Vin is input to the chopper comparator 1 via the switch S1, and the direct current “input voltage Vin−reference voltage Vref” is input. Is applied to the capacitor 6. As a result, “S” in FIG.
As shown in, the input voltage Vin is sampled by the capacitor 6. And, although not shown in FIG.
Assuming that the output voltage Vout when the switch S2 or the switch S4 is turned on before the sampling is at the L level, after the above sampling operation is completed, the control circuit 4 controls the output voltage Vout of FIG. As shown in (d), after the switches S1 and S3 are turned off, the switch S2 is turned on. As a result, “reference voltage Vref + hysteresis voltage Vhis” is applied to the capacitor 6. Here, until just before the switch S2 is turned on, "input voltage Vin-reference voltage Vref
Is held in the capacitor 6, the switch S
When 2 is turned on, "reference voltage Vref + hysteresis voltage Vhis" is added to this voltage. As a result, as shown in (g) of FIG.
2 is DC "input voltage Vin + hysteresis voltage Vhis"
Is input to the chopper comparator 1. That is, the input voltage V2 obtained by applying a positive offset to the final DC voltage of the sampled input voltage Vin by the hysteresis voltage Vhis is input to the chopper comparator 1. This state is "H" in FIG.
As shown in "C", after being held for about T2 time, the input voltage V2 and the input voltage V1 are compared by the control of the chopper comparator 1 of the control circuit 4 at the time indicated by the point P1. The input voltage V2 is the input voltage V1
Therefore, the output voltage Vout at the L level is output from the chopper comparator 1 and the comparison result is held.
【0015】しかる後、スイッチS2がオフ状態にさ
れ、切替回路3のスイッチS1,S3が再度オン状態に
されて、入力電圧Vinのサンプリングが行われる。そし
て、チョッパコンパレータ1に保持された比較結果がL
レベルであることから、再度スイッチS2がオン状態に
される。これにより、上記と同様に、サンプリングされ
た電圧にヒステリシス電圧Vhis 分だけ正のオフセット
がかけられた「入力電圧Vin+ヒステリシス電圧Vhi
s」の入力電圧V2 が、チョッパコンパレータ1に入力
されて、P2点で示す時間に、入力電圧V1 とが比較さ
れる。この場合には、入力電圧V2 の方が入力電圧V1
よりも低いことから、Hレベルの出力電圧Vout がチョ
ッパコンパレータ1から出力され、この比較結果が保持
される。Thereafter, the switch S2 is turned off, the switches S1 and S3 of the switching circuit 3 are turned on again, and the input voltage Vin is sampled. The comparison result held in the chopper comparator 1 is L
Since it is at the level, the switch S2 is turned on again. As a result, similarly to the above, the sampled voltage is positively offset by the hysteresis voltage Vhis, which is “input voltage Vin + hysteresis voltage Vhi”.
The input voltage V2 of "s" is input to the chopper comparator 1 and compared with the input voltage V1 at the time indicated by the point P2. In this case, the input voltage V2 is the input voltage V1
Therefore, the output voltage Vout of H level is output from the chopper comparator 1 and the comparison result is held.
【0016】そして、スイッチS2がオフ状態にされた
後、スイッチS1,S3が再度オン状態にされ、入力電
圧Vinのサンプリングが行われる。そして、チョッパコ
ンパレータ1に保持された比較結果がHレベルであるこ
とから、図2の(e)に示すように、スイッチS4がオ
ン状態にされる。これにより、「リファレンス電圧Vre
f −ヒステリシス電圧Vhis 」がコンデンサ6に印加さ
れる。ここで、スイッチS4をオン状態にする直前ま
で、「入力電圧Vin−リファレンス電圧Vref 」がコン
デンサ6に保持されているので、スイッチS4をオン状
態にすると、この電圧に「リファレンス電圧Vref −ヒ
ステリシス電圧Vhis 」が加わることとなる。この結
果、図2の(g)に示すように、入力電圧V2 が直流の
「入力電圧Vin−ヒステリシス電圧Vhis 」となってチ
ョッパコンパレータ1に入力される。すなわち、上記サ
ンプリングされた入力電圧Vinの最終電圧にヒステリシ
ス電圧Vhis 分だけ負のオフセットがかけられた入力電
圧V2 がチョッパコンパレータ1に入力することとな
る。この状態が、図2の(b)の「HC」に示すよう
に、ほぼT2 時間保持された後、P3点で示す時間に、
この入力電圧V2 と入力電圧V1 とが比較され、入力電
圧V2 の方が入力電圧V1 よりも低いことから、Hレベ
ルの出力電圧Vout がチョッパコンパレータ1から出力
され、この比較結果が保持される。After the switch S2 is turned off, the switches S1 and S3 are turned on again, and the input voltage Vin is sampled. Then, since the comparison result held in the chopper comparator 1 is at the H level, the switch S4 is turned on as shown in (e) of FIG. As a result, the "reference voltage Vre
f-hysteresis voltage Vhis "is applied to the capacitor 6. Here, "input voltage Vin-reference voltage Vref" is held in the capacitor 6 until just before the switch S4 is turned on. Therefore, when the switch S4 is turned on, "reference voltage Vref-hysteresis voltage" is added to this voltage. Vhis "will be added. As a result, as shown in (g) of FIG. 2, the input voltage V2 becomes a direct current "input voltage Vin-hysteresis voltage Vhis" and is input to the chopper comparator 1. That is, the input voltage V2 obtained by applying a negative offset to the final voltage of the sampled input voltage Vin by the hysteresis voltage Vhis is input to the chopper comparator 1. This state is maintained for approximately T2 hours, as shown by "HC" in FIG. 2B, and then at the time indicated by the point P3.
The input voltage V2 is compared with the input voltage V1. Since the input voltage V2 is lower than the input voltage V1, the H level output voltage Vout is output from the chopper comparator 1 and the comparison result is held.
【0017】しかる後、切替回路3のスイッチS1,S
3が再度オン状態にされ、入力電圧Vinのサンプリング
が行われ、チョッパコンパレータ1に保持された比較結
果がHレベルであることから、再度スイッチS4がオン
状態にされる。これにより、上記と同様に、サンプリン
グされた電圧にヒステリシス電圧Vhis 分だけ負のオフ
セットがかけられた「入力電圧Vin−ヒステリシス電圧
Vhis」の入力電圧V2 が、チョッパコンパレータ1に
入力されて、P4点で示す時間に、入力電圧V1 とが比
較される。この場合には、入力電圧V2 の方が入力電圧
V1 よりも高いことから、Lレベルの出力電圧Vout が
チョッパコンパレータ1から出力され、この比較結果が
保持される。Thereafter, the switches S1 and S of the switching circuit 3 are
3 is turned on again, the input voltage Vin is sampled, and the comparison result held in the chopper comparator 1 is at the H level, so the switch S4 is turned on again. As a result, similarly to the above, the input voltage V2 of "input voltage Vin-hysteresis voltage Vhis" obtained by applying a negative offset to the sampled voltage by the hysteresis voltage Vhis is input to the chopper comparator 1 and the P4 point. The input voltage V1 is compared at the time indicated by. In this case, since the input voltage V2 is higher than the input voltage V1, the L-level output voltage Vout is output from the chopper comparator 1 and the comparison result is held.
【0018】上記のようにして、コンデンサ6における
サンプリングとチョッパコンパレータ1における比較が
繰り返され、入力電圧Vinから図2の(h)示すような
矩形波の出力電圧Vout を得ることができる。As described above, the sampling in the capacitor 6 and the comparison in the chopper comparator 1 are repeated, and the rectangular wave output voltage Vout as shown in FIG. 2H can be obtained from the input voltage Vin.
【0019】このように、本実施形態のコンパレータ回
路によれば、カップリング用のコンデンサを用いず、直
流電圧を蓄電するサンプリング用のコンデンサ6を用い
て、矩形波の出力電圧Vout を生成する構成としたの
で、入力電圧Vinが低周波であっても、コンデンサ6の
容量を数10pFオーダに設定することができ、この結
果、コンデンサ6を組み込んだ回路全体の高集積化が可
能となり、外部部品やピン端子の不要な小型のコンパレ
ータ回路の製造が可能となった。しかも、任意のオフセ
ット直流電圧V1 を有した入力電圧Vinを一定のヒステ
リシスを持たせてコンパレートすることができる。As described above, according to the comparator circuit of this embodiment, the rectangular-wave output voltage Vout is generated by using the sampling capacitor 6 for storing the DC voltage without using the coupling capacitor. Therefore, even if the input voltage Vin is a low frequency, the capacitance of the capacitor 6 can be set in the order of several tens of pF, and as a result, it is possible to achieve high integration of the entire circuit incorporating the capacitor 6 and external parts. It has become possible to manufacture small comparator circuits that do not require pins or pin terminals. Moreover, the input voltage Vin having an arbitrary offset DC voltage V1 can be compared with a certain hysteresis.
【0020】[0020]
【発明の効果】以上詳しく説明したように、本発明のコ
ンパレータ回路によれば、蓄電部を入力電圧のカップリ
ング用として用いず、直流電圧を蓄電するいわゆるサン
プリング用として用いる構成としたので、高周波及び低
周波の入力電圧にかかわらず、蓄電部の容量を小さく設
定することができ、この結果、蓄電部を組み込んだ回路
全体の高集積化が可能となり、外部部品やピン端子の不
要な小型のコンパレータ回路を提供することができると
いう優れた効果がある。As described in detail above, according to the comparator circuit of the present invention, the power storage unit is not used for coupling the input voltage, but is used for so-called sampling for storing DC voltage. In addition, the capacity of the power storage unit can be set to a small value regardless of the low-frequency input voltage, and as a result, it is possible to achieve high integration of the entire circuit in which the power storage unit is incorporated and to reduce the size of the external components and pin terminals that are unnecessary. There is an excellent effect that a comparator circuit can be provided.
【図1】本発明の一実施形態に係るコンパレータ回路を
示す回路図である。FIG. 1 is a circuit diagram showing a comparator circuit according to an embodiment of the present invention.
【図2】図1のコンパレータ回路の動作時における各信
号のタイムチャート図である。FIG. 2 is a time chart diagram of each signal during operation of the comparator circuit of FIG.
【図3】従来例に係るコンパレータ回路を示す回路図で
ある。FIG. 3 is a circuit diagram showing a comparator circuit according to a conventional example.
1・・・チョッパコンパレータ、 2・・・DC成分抽
出回路、 3・・・切替回路、 4・・・制御回路、
5・・・基準電圧源、 6・・・コンデンサ、S1〜S
4・・・スイッチ、 Vin・・・入力電圧、 Vout ・
・・出力電圧、Vref ・・・リファレンス電圧、 Vhi
s ・・・ヒステリシス電圧。1 ... Chopper comparator, 2 ... DC component extraction circuit, 3 ... Switching circuit, 4 ... Control circuit,
5 ... Reference voltage source, 6 ... Capacitor, S1 to S
4 ... Switch, Vin ... Input voltage, Vout
..Output voltage, Vref ... Reference voltage, Vhi
s ... Hysteresis voltage.
Claims (2)
直流電圧抽出部と、 上記入力電圧,正の一定電圧,負の一定電圧のいずれか
を切り替えて出力可能な切替部と、 上記切替部からの電圧を蓄電する蓄電部と、 上記蓄電部の蓄電電圧と上記直流電圧抽出部の直流電圧
成分とを比較し、上記蓄電電圧が上記直流電圧成分より
も大きいときに高レベルの出力電圧を出力し、上記蓄電
電圧が上記直流電圧成分よりも小さいときに低レベルの
出力電圧を出力すると共に、そのレベルを保持可能な比
較部と、 上記入力電圧を上記切替部から出力させた後、上記比較
部が保持する上記レベルに基づいて、上記正又は負の一
定電圧を上記切替部から出力させると共に上記比較部を
作動させる制御部と、 を具備することを特徴とするコンパレータ回路。1. A DC voltage extraction unit capable of extracting a DC voltage component from an input voltage, a switching unit capable of switching and outputting any one of the input voltage, a positive constant voltage, and a negative constant voltage, and the switching unit. Comparing the stored voltage of the storage unit and the DC voltage component of the DC voltage extraction unit, a high-level output voltage when the stored voltage is larger than the DC voltage component. After outputting the output voltage and outputting a low level output voltage when the stored voltage is smaller than the DC voltage component, and outputting the input voltage from the switching unit and the comparison unit capable of holding the level, A comparator circuit comprising: a control unit that outputs the positive or negative constant voltage from the switching unit and operates the comparison unit based on the level held by the comparison unit.
いて、 上記制御部は、上記比較部の保持するレベルが高レベル
の場合には、上記負の一定電圧を上記切替部から出力さ
せ、上記比較部の保持するレベルが低レベルの場合に
は、上記負の一定電圧を上記切替部から出力させる、 ことを特徴とするコンパレータ回路。2. The comparator circuit according to claim 1, wherein the control unit causes the switching unit to output the negative constant voltage when the level held by the comparison unit is a high level. A comparator circuit, wherein the negative constant voltage is output from the switching unit when the level held by the unit is low.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167796A JPH09274057A (en) | 1996-04-03 | 1996-04-03 | Comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167796A JPH09274057A (en) | 1996-04-03 | 1996-04-03 | Comparator circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09274057A true JPH09274057A (en) | 1997-10-21 |
Family
ID=13752991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8167796A Pending JPH09274057A (en) | 1996-04-03 | 1996-04-03 | Comparator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09274057A (en) |
-
1996
- 1996-04-03 JP JP8167796A patent/JPH09274057A/en active Pending
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