JPH09203767A - スキャン記憶装置およびスキャンパス回路 - Google Patents
スキャン記憶装置およびスキャンパス回路Info
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- JPH09203767A JPH09203767A JP8010450A JP1045096A JPH09203767A JP H09203767 A JPH09203767 A JP H09203767A JP 8010450 A JP8010450 A JP 8010450A JP 1045096 A JP1045096 A JP 1045096A JP H09203767 A JPH09203767 A JP H09203767A
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- Japan
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- scan
- storage device
- signal
- circuit
- input terminal
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- Test And Diagnosis Of Digital Computers (AREA)
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Abstract
(57)【要約】
【課題】 回路面積およびコストの増加を抑制でき、消
費電力を低減でき、スキャン動作時の誤シフトを防止で
きるスキャン記憶装置を実現する。 【解決手段】 スキャンイネーブル信号ＳＥのに応じて
データ入力端子Ｄ1 またはスキャン信号入力端子ＳＩ1
の入力信号を選択し、クロック信号ＣＬＫの立ち上がり
エッジにおいて、出力端子Ｑ1 に出力し、さらにスキャ
ンイネーブル信号ＳＥの立ち下がりエッジにおいて選択
された入力信号をスキャン信号出力端子ＳＯ1 に出力
し、スキャンイネーブル信号ＳＥがハイレベルに保持さ
れているときスキャン信号出力端子ＳＯ1 の信号を転送
ゲートＴＧ7 とその出力端子の寄生容量により構成され
たダイナミック型ラッチ回路によって保持するので、ス
キャン信号出力端子ＳＯ1 の出力動作がクロック信号の
スキューに影響されず、クロック信号のスキューによる
誤シフトが回避できる。
費電力を低減でき、スキャン動作時の誤シフトを防止で
きるスキャン記憶装置を実現する。 【解決手段】 スキャンイネーブル信号ＳＥのに応じて
データ入力端子Ｄ1 またはスキャン信号入力端子ＳＩ1
の入力信号を選択し、クロック信号ＣＬＫの立ち上がり
エッジにおいて、出力端子Ｑ1 に出力し、さらにスキャ
ンイネーブル信号ＳＥの立ち下がりエッジにおいて選択
された入力信号をスキャン信号出力端子ＳＯ1 に出力
し、スキャンイネーブル信号ＳＥがハイレベルに保持さ
れているときスキャン信号出力端子ＳＯ1 の信号を転送
ゲートＴＧ7 とその出力端子の寄生容量により構成され
たダイナミック型ラッチ回路によって保持するので、ス
キャン信号出力端子ＳＯ1 の出力動作がクロック信号の
スキューに影響されず、クロック信号のスキューによる
誤シフトが回避できる。
Description
【０００１】
【発明の属する技術分野】本発明は、スキャンパス方式
テスト回路（以下、スキャンパス回路という）に用いら
れるスキャン記憶装置およびスキャンパス回路に関する
ものである。
テスト回路（以下、スキャンパス回路という）に用いら
れるスキャン記憶装置およびスキャンパス回路に関する
ものである。
【０００２】
【従来の技術】図７は従来のスキャン記憶装置によって
構成されたスキャンパス回路の一例を示す回路図であ
る。図７において、ＤＦ1 ，ＤＦ2 ，…，ＤＦn はスキ
ャン記憶装置、ＳＩ0 はスキャンパス入力端子、ＳＯは
スキャンパス出力端子、ＳＥ0 はスキャンパスイネーブ
ル信号入力端子、ＣＬＫ0 はクロック信号入力端子、Ｄ
1 ，Ｄ2 ，…，Ｄnは各スキャン記憶装置のデータ入力
端子、Ｑ1 ，Ｑ2 ，…，Ｑn は各スキャン記憶装置の出
力端子をそれぞれ示している。
構成されたスキャンパス回路の一例を示す回路図であ
る。図７において、ＤＦ1 ，ＤＦ2 ，…，ＤＦn はスキ
ャン記憶装置、ＳＩ0 はスキャンパス入力端子、ＳＯは
スキャンパス出力端子、ＳＥ0 はスキャンパスイネーブ
ル信号入力端子、ＣＬＫ0 はクロック信号入力端子、Ｄ
1 ，Ｄ2 ，…，Ｄnは各スキャン記憶装置のデータ入力
端子、Ｑ1 ，Ｑ2 ，…，Ｑn は各スキャン記憶装置の出
力端子をそれぞれ示している。
【０００３】図７に示すスキャンパス回路において、ス
キャンパス入力端子ＳＩ0 に入力されたスキャンデータ
が、クロック信号ＣＬＫの、たとえば、立ち上がりエッ
ジにおいて、スキャン記憶装置ＤＦ1 の出力端子Ｑ1 に
転送され、次段のスキャン記憶装置ＤＦ2 の入力端子に
入力されるので、クロック信号ＣＬＫが連続してハイレ
ベルとローレベルを相互にとることによって、スキャン
パス入力端子ＳＩ0 に入力されたスキャンデータが順次
に次段のスキャン記憶装置に転送され、最後にスキャン
パス出力端子ＳＯに出力される。
キャンパス入力端子ＳＩ0 に入力されたスキャンデータ
が、クロック信号ＣＬＫの、たとえば、立ち上がりエッ
ジにおいて、スキャン記憶装置ＤＦ1 の出力端子Ｑ1 に
転送され、次段のスキャン記憶装置ＤＦ2 の入力端子に
入力されるので、クロック信号ＣＬＫが連続してハイレ
ベルとローレベルを相互にとることによって、スキャン
パス入力端子ＳＩ0 に入力されたスキャンデータが順次
に次段のスキャン記憶装置に転送され、最後にスキャン
パス出力端子ＳＯに出力される。
【０００４】図８はスキャン記憶装置ＤＦ1 の構成を示
す回路図である。なお、他のスキャン記憶装置ＤＦ2 ，
…，ＤＦn の構成がすべてＤＦ1 と同様のため、ここ
で、スキャン記憶装置ＤＦ1 のみを例として説明する。
図８において、Ｄ1 はスキャン記憶装置ＤＦ1 のデータ
入力端子、ＳＩ1 はスキャンデータ入力端子、ＳＥ1 は
スキャンイネーブル信号入力端子、ＣＬＫ1 はクロック
信号ＣＬＫの入力端子、ＳＥはスキャンイネーブル信
号、ＣＫはクロック信号ＣＬＫの同相信号、ＸＣＫはク
ロック信号ＣＬＫの反転信号、Ｑ1 はスキャン記憶装置
ＤＦ1 のデータ出力端子、ＴＧ1 ，…，ＴＧ6 は転送ゲ
ート、ＩＮＶ1 ，…，ＩＮＶ7 はインバータ、ＮＤ1 ，
…，ＮＤ5 はノードをそれぞれ示している。
す回路図である。なお、他のスキャン記憶装置ＤＦ2 ，
…，ＤＦn の構成がすべてＤＦ1 と同様のため、ここ
で、スキャン記憶装置ＤＦ1 のみを例として説明する。
図８において、Ｄ1 はスキャン記憶装置ＤＦ1 のデータ
入力端子、ＳＩ1 はスキャンデータ入力端子、ＳＥ1 は
スキャンイネーブル信号入力端子、ＣＬＫ1 はクロック
信号ＣＬＫの入力端子、ＳＥはスキャンイネーブル信
号、ＣＫはクロック信号ＣＬＫの同相信号、ＸＣＫはク
ロック信号ＣＬＫの反転信号、Ｑ1 はスキャン記憶装置
ＤＦ1 のデータ出力端子、ＴＧ1 ，…，ＴＧ6 は転送ゲ
ート、ＩＮＶ1 ，…，ＩＮＶ7 はインバータ、ＮＤ1 ，
…，ＮＤ5 はノードをそれぞれ示している。
【０００５】転送ゲートＴＧ1 ，ＴＧ2 およびインバー
タＩＮＶ1 によって、選択回路ＳＥＬａが構成され、転
送ゲートＴＧ3 ，ＴＧ4 ，ＴＧ5 ，ＴＧ6 とインバータ
ＩＮＶ2 ，ＩＮＶ3 ，ＩＮＶ4 ，ＩＮＶ5 によって、フ
リップフロップＦＦａ（記憶素子）が構成されている。
タＩＮＶ1 によって、選択回路ＳＥＬａが構成され、転
送ゲートＴＧ3 ，ＴＧ4 ，ＴＧ5 ，ＴＧ6 とインバータ
ＩＮＶ2 ，ＩＮＶ3 ，ＩＮＶ4 ，ＩＮＶ5 によって、フ
リップフロップＦＦａ（記憶素子）が構成されている。
【０００６】図示のように、選択回路ＳＥＬａにおい
て、データ入力端子Ｄ1 が転送ゲートＴＧ1 を介してノ
ードＮＤ1 に接続され、スキャンデータ入力端子ＳＩ1
が転送ゲートＴＧ2 を介してノードＮＤ1 に接続されて
いる。また、転送ゲートＴＧ1を構成するｐＭＯＳトラ
ンジスタおよび転送ゲートＴＧ2 を構成するｎＭＯＳト
ランジスタのゲートがそれぞれスキャンイネーブル信号
入力端子ＳＥ1 に接続され、転送ゲートＴＧ1 を構成す
るｎＭＯＳトランジスタのゲートおよび転送ゲートＴＧ
2 を構成するｐＭＯＳトランジスタのゲートがそれぞれ
インバータＩＮＶ 1 の出力端子に接続され、インバータ
ＩＮＶ1 の入力端子がスキャンイネーブル信号入力端子
ＳＥ1 に接続されている。
て、データ入力端子Ｄ1 が転送ゲートＴＧ1 を介してノ
ードＮＤ1 に接続され、スキャンデータ入力端子ＳＩ1
が転送ゲートＴＧ2 を介してノードＮＤ1 に接続されて
いる。また、転送ゲートＴＧ1を構成するｐＭＯＳトラ
ンジスタおよび転送ゲートＴＧ2 を構成するｎＭＯＳト
ランジスタのゲートがそれぞれスキャンイネーブル信号
入力端子ＳＥ1 に接続され、転送ゲートＴＧ1 を構成す
るｎＭＯＳトランジスタのゲートおよび転送ゲートＴＧ
2 を構成するｐＭＯＳトランジスタのゲートがそれぞれ
インバータＩＮＶ 1 の出力端子に接続され、インバータ
ＩＮＶ1 の入力端子がスキャンイネーブル信号入力端子
ＳＥ1 に接続されている。
【０００７】フリップフロップＦＦａにおいて、転送ゲ
ートＴＧ3 の入力端子が選択回路ＳＥＬａのノードＮＤ
1 に接続され、転送ゲートＴＧ3 の出力端子がノードＮ
Ｄ2に接続されている。転送ゲートＴＧ3 を構成するｐ
ＭＯＳトランジスタのゲートがクロック信号ＣＬＫの同
相信号ＣＫの入力端子に接続され、転送ゲートＴＧ3を
構成するｎＭＯＳトランジスタのゲートがクロック信号
ＣＬＫの反転信号ＸＣＫの入力端子に接続されている。
ノードＮＤ2 がインバータＩＮＶ2 を介してノードＮＤ
3 に接続され、ノードＮＤ3 が直列に接続されたインバ
ータＩＮＶ3 と転送ゲートＴＧ4 を介して、ノードＮＤ
2 に接続されている。なお、転送ゲートＴＧ4 を構成す
るｐＭＯＳトランジスタのゲートがクロック信号ＣＬＫ
の反転信号ＸＣＫの入力端子に接続され、転送ゲートＴ
Ｇ4 を構成するｎＭＯＳトランジスタのゲートがクロッ
ク信号ＣＬＫの同相信号ＣＫの入力端子に接続されてい
る。
ートＴＧ3 の入力端子が選択回路ＳＥＬａのノードＮＤ
1 に接続され、転送ゲートＴＧ3 の出力端子がノードＮ
Ｄ2に接続されている。転送ゲートＴＧ3 を構成するｐ
ＭＯＳトランジスタのゲートがクロック信号ＣＬＫの同
相信号ＣＫの入力端子に接続され、転送ゲートＴＧ3を
構成するｎＭＯＳトランジスタのゲートがクロック信号
ＣＬＫの反転信号ＸＣＫの入力端子に接続されている。
ノードＮＤ2 がインバータＩＮＶ2 を介してノードＮＤ
3 に接続され、ノードＮＤ3 が直列に接続されたインバ
ータＩＮＶ3 と転送ゲートＴＧ4 を介して、ノードＮＤ
2 に接続されている。なお、転送ゲートＴＧ4 を構成す
るｐＭＯＳトランジスタのゲートがクロック信号ＣＬＫ
の反転信号ＸＣＫの入力端子に接続され、転送ゲートＴ
Ｇ4 を構成するｎＭＯＳトランジスタのゲートがクロッ
ク信号ＣＬＫの同相信号ＣＫの入力端子に接続されてい
る。
【０００８】ノードＮＤ3 が転送ゲートＴＧ5 を介し
て、ノードＮＤ4 に接続されている。なお、転送ゲート
ＴＧ5 を構成するｐＭＯＳトランジスタのゲートがクロ
ック信号ＣＬＫの反転信号ＸＣＫの入力端子に接続さ
れ、転送ゲートＴＧ5 を構成するｎＭＯＳトランジスタ
のゲートがクロック信号ＣＬＫの同相信号ＣＫの入力端
子に接続されている。ノードＮＤ4 がインバータＩＮＶ
4 を介してノードＮＤ5 に接続され、ノードＮＤ5 が直
列に接続されたインバータＩＮＶ5 と転送ゲートＴＧ6
を介して、ノードＮＤ4 に接続されている。ノードＮＤ
5 がスキャン記憶装置の出力端子Ｑ1 に接続されてい
る。
て、ノードＮＤ4 に接続されている。なお、転送ゲート
ＴＧ5 を構成するｐＭＯＳトランジスタのゲートがクロ
ック信号ＣＬＫの反転信号ＸＣＫの入力端子に接続さ
れ、転送ゲートＴＧ5 を構成するｎＭＯＳトランジスタ
のゲートがクロック信号ＣＬＫの同相信号ＣＫの入力端
子に接続されている。ノードＮＤ4 がインバータＩＮＶ
4 を介してノードＮＤ5 に接続され、ノードＮＤ5 が直
列に接続されたインバータＩＮＶ5 と転送ゲートＴＧ6
を介して、ノードＮＤ4 に接続されている。ノードＮＤ
5 がスキャン記憶装置の出力端子Ｑ1 に接続されてい
る。
【０００９】なお、転送ゲートＴＧ6 を構成するｐＭＯ
Ｓトランジスタのゲートがクロック信号ＣＬＫの同相信
号ＣＫの入力端子に接続され、転送ゲートＴＧ6 を構成
するｎＭＯＳトランジスタのゲートがクロック信号ＣＬ
Ｋの反転信号ＸＣＫの入力端子に接続されている。
Ｓトランジスタのゲートがクロック信号ＣＬＫの同相信
号ＣＫの入力端子に接続され、転送ゲートＴＧ6 を構成
するｎＭＯＳトランジスタのゲートがクロック信号ＣＬ
Ｋの反転信号ＸＣＫの入力端子に接続されている。
【００１０】選択回路ＳＥＬａにおいては、スキャンイ
ネーブル信号入力端子ＳＥ1 にハイレベルの信号が入力
された場合、転送ゲートＴＧ1 が非導通状態となり、転
送ゲートＴＧ2 が導通状態となるので、スキャンデータ
入力端子ＳＩ1 に入力された信号のみがスキャン記憶装
置ＤＦ1 のノードＮＤ1 に入力される。スキャンイネー
ブル信号入力端子ＳＥ1 にローレベルの信号が入力され
た場合、転送ゲートＴＧ1 が導通状態となり、転送ゲー
トＴＧ2 が非導通状態となるので、データ入力端子Ｄ1
に入力されたデータのみがスキャン記憶装置ＤＦ1 のノ
ードＮＤ1 に入力される。
ネーブル信号入力端子ＳＥ1 にハイレベルの信号が入力
された場合、転送ゲートＴＧ1 が非導通状態となり、転
送ゲートＴＧ2 が導通状態となるので、スキャンデータ
入力端子ＳＩ1 に入力された信号のみがスキャン記憶装
置ＤＦ1 のノードＮＤ1 に入力される。スキャンイネー
ブル信号入力端子ＳＥ1 にローレベルの信号が入力され
た場合、転送ゲートＴＧ1 が導通状態となり、転送ゲー
トＴＧ2 が非導通状態となるので、データ入力端子Ｄ1
に入力されたデータのみがスキャン記憶装置ＤＦ1 のノ
ードＮＤ1 に入力される。
【００１１】フリップフロップＦＦａにおいて、クロッ
ク信号ＣＬＫがローレベルのとき、転送ゲートＴＧ3 が
導通状態にあり、ノードＮＤ1 に入力された信号がノー
ドＮＤ2 に転送される。ノードＮＤ2 の信号がインバー
タＩＮＶ2 を介して、反転され、ノードＮＤ3 に出力さ
れる。なお、クロック信号ＣＬＫがローレベルに保持さ
れているとき、転送ゲートＴＧ5 が非導通状態にあるの
で、ノードＮＤ3 の信号が出力端子Ｑ1 に出力されな
い。なお、クロック信号ＣＬＫがローレベルに保持され
ている間、転送ゲートＴＧ 6 が導通状態にあり、ノード
ＮＤ4 の信号がインバータＩＮＶ4 、インバータＩＮＶ
5 と転送ゲートＴＧ6 を介して、ふたたびノードＮＤ4
にフィードバックされるので、出力端子Ｑ1 の信号がラ
ッチされ、保持されている。
ク信号ＣＬＫがローレベルのとき、転送ゲートＴＧ3 が
導通状態にあり、ノードＮＤ1 に入力された信号がノー
ドＮＤ2 に転送される。ノードＮＤ2 の信号がインバー
タＩＮＶ2 を介して、反転され、ノードＮＤ3 に出力さ
れる。なお、クロック信号ＣＬＫがローレベルに保持さ
れているとき、転送ゲートＴＧ5 が非導通状態にあるの
で、ノードＮＤ3 の信号が出力端子Ｑ1 に出力されな
い。なお、クロック信号ＣＬＫがローレベルに保持され
ている間、転送ゲートＴＧ 6 が導通状態にあり、ノード
ＮＤ4 の信号がインバータＩＮＶ4 、インバータＩＮＶ
5 と転送ゲートＴＧ6 を介して、ふたたびノードＮＤ4
にフィードバックされるので、出力端子Ｑ1 の信号がラ
ッチされ、保持されている。
【００１２】クロック信号ＣＬＫの立ち上がりエッジか
ら、転送ゲートＴＧ3 が非導通状態に切り換えられ、ノ
ードＮＤ2 がノードＮＤ1 と絶縁状態となる。このと
き、転送ゲートＴＧ4 と転送ゲートＴＧ5 がともに導通
状態にあり、ノードＮＤ2 の信号がインバータＩＮ
Ｖ2 、転送ゲートＴＧ5 、さらにインバータＩＮＶ4 を
介してノードＮＤ5 に転送され、出力端子Ｑ1 に出力さ
れる。また、転送ゲートＴＧ4 が導通状態にあるため、
ノードＮＤ2 の信号がインバータＩＮＶ2 、インバータ
ＩＮＶ3 転送ゲートＴＧ4 を介して、ふたたびノードＮ
Ｄ2 にフィードバックされるので、ノードＮＤ2 の信号
がラッチされ、保持されている。
ら、転送ゲートＴＧ3 が非導通状態に切り換えられ、ノ
ードＮＤ2 がノードＮＤ1 と絶縁状態となる。このと
き、転送ゲートＴＧ4 と転送ゲートＴＧ5 がともに導通
状態にあり、ノードＮＤ2 の信号がインバータＩＮ
Ｖ2 、転送ゲートＴＧ5 、さらにインバータＩＮＶ4 を
介してノードＮＤ5 に転送され、出力端子Ｑ1 に出力さ
れる。また、転送ゲートＴＧ4 が導通状態にあるため、
ノードＮＤ2 の信号がインバータＩＮＶ2 、インバータ
ＩＮＶ3 転送ゲートＴＧ4 を介して、ふたたびノードＮ
Ｄ2 にフィードバックされるので、ノードＮＤ2 の信号
がラッチされ、保持されている。
【００１３】上述のように、クロック信号ＣＬＫがロー
レベルに保持されている間、選択回路ＳＥＬａにおい
て、スキャンデータ入力端子ＳＩ1 またはデータ入力端
子Ｄ1に入力された信号がスキャンイネーブル信号ＳＥ
のレベルに応じて選択され、選択された信号がフリップ
フロップＦＦａに入力される。また、クロック信号ＣＬ
Ｋがローレベルに保持されている間、フリップフロップ
ＦＦａの出力信号がラッチされ、保持されている。クロ
ック信号ＣＬＫの立ち上がりエッジから、選択回路ＳＥ
Ｌａによって選択された入力信号がラッチされ、スキャ
ン記憶装置ＤＦ1 の出力端子Ｑ1 に出力される。
レベルに保持されている間、選択回路ＳＥＬａにおい
て、スキャンデータ入力端子ＳＩ1 またはデータ入力端
子Ｄ1に入力された信号がスキャンイネーブル信号ＳＥ
のレベルに応じて選択され、選択された信号がフリップ
フロップＦＦａに入力される。また、クロック信号ＣＬ
Ｋがローレベルに保持されている間、フリップフロップ
ＦＦａの出力信号がラッチされ、保持されている。クロ
ック信号ＣＬＫの立ち上がりエッジから、選択回路ＳＥ
Ｌａによって選択された入力信号がラッチされ、スキャ
ン記憶装置ＤＦ1 の出力端子Ｑ1 に出力される。
【００１４】図９は図７に示すスキャンパス回路の動作
時のタイミングチャートである。図９に示すように、ま
ずスキャンイネーブル信号ＳＥがローレベルのとき、ス
キャンパス回路の各スキャン記憶装置ＤＦ1 ，ＤＦ2 ，
…，ＤＦn において、通常モード動作が行われ、クロッ
ク信号ＣＬＫの立ち上がりエッジで、それぞれのデータ
入力端子Ｄ1 ，Ｄ2 ，…，Ｄn に入力されたデータが各
スキャン記憶装置の出力端子Ｑ1 ，Ｑ2 ，…，Ｑn に出
力される。
時のタイミングチャートである。図９に示すように、ま
ずスキャンイネーブル信号ＳＥがローレベルのとき、ス
キャンパス回路の各スキャン記憶装置ＤＦ1 ，ＤＦ2 ，
…，ＤＦn において、通常モード動作が行われ、クロッ
ク信号ＣＬＫの立ち上がりエッジで、それぞれのデータ
入力端子Ｄ1 ，Ｄ2 ，…，Ｄn に入力されたデータが各
スキャン記憶装置の出力端子Ｑ1 ，Ｑ2 ，…，Ｑn に出
力される。
【００１５】次いで、スキャンイネーブル信号ＳＥがハ
イレベルのとき、スキャンパス回路の各スキャン記憶装
置ＤＦ1 ，ＤＦ2 ，…，ＤＦn において、スキャンモー
ド動作が行われ、クロック信号ＣＬＫの立ち上がりエッ
ジで、それぞれのスキャンデータ入力端子ＳＩ1 ，ＳＩ
2 ，…，ＳＩn に入力されたスキャンデータが出力端子
Ｑ1 ，Ｑ2 ，…，Ｑn に出力される。そして、図７に示
すように、前段の出力端子Ｑi-1 が後段のスキャンデー
タ入力端子ＳＩi に接続されているので、クロック信号
ＣＬＫが連続してハイレベルとローレベルを相互にとる
ことによって、スキャンパス入力端子ＳＩ0 に入力され
た信号が各段のスキャン記憶装置ＤＦ1，ＤＦ2 ，…，
ＤＦn を経て、最終にスキャンパス出力端子ＳＯに出力
される。
イレベルのとき、スキャンパス回路の各スキャン記憶装
置ＤＦ1 ，ＤＦ2 ，…，ＤＦn において、スキャンモー
ド動作が行われ、クロック信号ＣＬＫの立ち上がりエッ
ジで、それぞれのスキャンデータ入力端子ＳＩ1 ，ＳＩ
2 ，…，ＳＩn に入力されたスキャンデータが出力端子
Ｑ1 ，Ｑ2 ，…，Ｑn に出力される。そして、図７に示
すように、前段の出力端子Ｑi-1 が後段のスキャンデー
タ入力端子ＳＩi に接続されているので、クロック信号
ＣＬＫが連続してハイレベルとローレベルを相互にとる
ことによって、スキャンパス入力端子ＳＩ0 に入力され
た信号が各段のスキャン記憶装置ＤＦ1，ＤＦ2 ，…，
ＤＦn を経て、最終にスキャンパス出力端子ＳＯに出力
される。
【００１６】
【発明が解決しようとする課題】ところで、上述した従
来のスキャンパス回路においては、スキャンモード動作
時に、クロックスキューによる誤シフトを生じる懸念が
ある。一般的に、チップ上にクロック信号は多くのスキ
ャン記憶装置へ並列的に配線されており、スキャンパス
のシフト動作を考慮した配線とはならない。このため、
縦列に接続されたスキャン記憶装置間でクロックスキュ
ーと呼ばれるクロック信号の到達時間差が生じ、これに
よりスキャンモード動作時に誤シフトするという問題が
ある。
来のスキャンパス回路においては、スキャンモード動作
時に、クロックスキューによる誤シフトを生じる懸念が
ある。一般的に、チップ上にクロック信号は多くのスキ
ャン記憶装置へ並列的に配線されており、スキャンパス
のシフト動作を考慮した配線とはならない。このため、
縦列に接続されたスキャン記憶装置間でクロックスキュ
ーと呼ばれるクロック信号の到達時間差が生じ、これに
よりスキャンモード動作時に誤シフトするという問題が
ある。
【００１７】図１０はクロック信号の配線の一例を示す
図であり、クロックスキューの生じる原因を説明するた
めの図である。図１０の回路構成は、図７に示すスキャ
ンパス回路と同様である。ただし、図１０においては、
ＣＬＫａはスキャン記憶装置ＤＦ1 に入力されたクロッ
ク信号、ＣＬＫｂはスキャン記憶装置ＤＦ2 に入力され
たクロック信号、ＣＬＫ1 はスキャン記憶装置ＤＦ1 の
クロック信号入力端子、ＣＬＫ2 はスキャン記憶装置Ｄ
Ｆ2 のクロック信号入力端子をそれぞれ示している。
図であり、クロックスキューの生じる原因を説明するた
めの図である。図１０の回路構成は、図７に示すスキャ
ンパス回路と同様である。ただし、図１０においては、
ＣＬＫａはスキャン記憶装置ＤＦ1 に入力されたクロッ
ク信号、ＣＬＫｂはスキャン記憶装置ＤＦ2 に入力され
たクロック信号、ＣＬＫ1 はスキャン記憶装置ＤＦ1 の
クロック信号入力端子、ＣＬＫ2 はスキャン記憶装置Ｄ
Ｆ2 のクロック信号入力端子をそれぞれ示している。
【００１８】図１１は図１０に示すスキャンパス回路に
おけるスキャンモード動作時のタイミングチャートであ
る。上述したように、クロック信号ＣＬＫの配線の状況
によって、スキャン記憶装置へのクロック信号ＣＬＫの
到達時間差が生じる。
おけるスキャンモード動作時のタイミングチャートであ
る。上述したように、クロック信号ＣＬＫの配線の状況
によって、スキャン記憶装置へのクロック信号ＣＬＫの
到達時間差が生じる。
【００１９】たとえば、時間ｔ1 において、クロック信
号ＣＬＫａの立ち上がりエッジがスキャン記憶装置ＤＦ
1 のクロック信号入力端子ＣＬＫ1 に到達し、これによ
って、時間ｔ1 直前にスキャン記憶装置ＤＦ1 のスキャ
ンデータ入力端子ＳＩ1 に入力されたスキャンデータが
スキャン記憶装置ＤＦ1 の出力端子Ｑ1 に出力される。
次いで、時間ｔ2 において、クロック信号ＣＬＫｂの立
ち上がりエッジがスキャン記憶装置ＤＦ2 のクロック信
号入力端子ＣＬＫ2 に到達し、これによって、時間ｔ2
直前にスキャン記憶装置ＤＦ2 のスキャンデータ入力端
子ＳＩ2 に入力されたスキャンデータ、すなわち、スキ
ャン記憶装置ＤＦ1 の出力端子Ｑ1 の信号がスキャン記
憶装置ＤＦ2 の出力端子Ｑ2 に出力される。
号ＣＬＫａの立ち上がりエッジがスキャン記憶装置ＤＦ
1 のクロック信号入力端子ＣＬＫ1 に到達し、これによ
って、時間ｔ1 直前にスキャン記憶装置ＤＦ1 のスキャ
ンデータ入力端子ＳＩ1 に入力されたスキャンデータが
スキャン記憶装置ＤＦ1 の出力端子Ｑ1 に出力される。
次いで、時間ｔ2 において、クロック信号ＣＬＫｂの立
ち上がりエッジがスキャン記憶装置ＤＦ2 のクロック信
号入力端子ＣＬＫ2 に到達し、これによって、時間ｔ2
直前にスキャン記憶装置ＤＦ2 のスキャンデータ入力端
子ＳＩ2 に入力されたスキャンデータ、すなわち、スキ
ャン記憶装置ＤＦ1 の出力端子Ｑ1 の信号がスキャン記
憶装置ＤＦ2 の出力端子Ｑ2 に出力される。
【００２０】本来、時間ｔ1 直前におけるスキャン記憶
装置ＤＦ1 の出力端子Ｑ1 の信号がスキャン記憶装置Ｄ
Ｆ2 によってその出力端子Ｑ2 に出力されるべきである
が、スキャン記憶装置ＤＦ2 へのクロック信号ＣＬＫｂ
の到達の遅れによって、時間ｔ1 直前のスキャン記憶装
置ＤＦ1 の出力端子Ｑ1 の信号がスキャン記憶装置ＤＦ
2 の出力端子Ｑ2 に出力されなくなり、時間ｔ1 直前に
おけるスキャン記憶装置ＤＦ1 の入力端子ＳＩ1 に入力
された信号が時間ｔ2 の直後に、スキャン記憶装置ＤＦ
2 の出力端子Ｑ2 に出力されてしまう。すなわち、クロ
ックスキューによって、スキャンパス回路に誤シフトが
生じ、スキャンデータが正しくシフトされなくなる。
装置ＤＦ1 の出力端子Ｑ1 の信号がスキャン記憶装置Ｄ
Ｆ2 によってその出力端子Ｑ2 に出力されるべきである
が、スキャン記憶装置ＤＦ2 へのクロック信号ＣＬＫｂ
の到達の遅れによって、時間ｔ1 直前のスキャン記憶装
置ＤＦ1 の出力端子Ｑ1 の信号がスキャン記憶装置ＤＦ
2 の出力端子Ｑ2 に出力されなくなり、時間ｔ1 直前に
おけるスキャン記憶装置ＤＦ1 の入力端子ＳＩ1 に入力
された信号が時間ｔ2 の直後に、スキャン記憶装置ＤＦ
2 の出力端子Ｑ2 に出力されてしまう。すなわち、クロ
ックスキューによって、スキャンパス回路に誤シフトが
生じ、スキャンデータが正しくシフトされなくなる。
【００２１】このようなクロック信号のスキューによる
誤動作を回避するため、種々の対策が考案された。図１
２はクロックスキューによる誤シフトを防止できるスキ
ャンパス回路の一例を示す。図１２において、ＤＦ
ａ1 ，ＤＦａ2 ，…，ＤＦａn はスキャン記憶装置、Ｓ
Ｉ0 はスキャンパス入力端子、ＳＯはスキャンパス出力
端子、ＣＬＫ0 はクロック信号ＣＬＫの入力端子、ＳＡ
Ｋ0 ，ＳＢＫ0 は２相クロック信号ＳＡＫ，ＳＢＫの入
力端子、Ｄ1 ，Ｄ2 ，…，Ｄn は各スキャン記憶装置の
データ入力端子、Ｑ1 ，Ｑ2 ，…，Ｑn は各スキャン記
憶装置の出力端子をそれぞれ示している。
誤動作を回避するため、種々の対策が考案された。図１
２はクロックスキューによる誤シフトを防止できるスキ
ャンパス回路の一例を示す。図１２において、ＤＦ
ａ1 ，ＤＦａ2 ，…，ＤＦａn はスキャン記憶装置、Ｓ
Ｉ0 はスキャンパス入力端子、ＳＯはスキャンパス出力
端子、ＣＬＫ0 はクロック信号ＣＬＫの入力端子、ＳＡ
Ｋ0 ，ＳＢＫ0 は２相クロック信号ＳＡＫ，ＳＢＫの入
力端子、Ｄ1 ，Ｄ2 ，…，Ｄn は各スキャン記憶装置の
データ入力端子、Ｑ1 ，Ｑ2 ，…，Ｑn は各スキャン記
憶装置の出力端子をそれぞれ示している。
【００２２】図１３は図１２に示すスキャンパス回路の
スキャン記憶装置ＤＦａ1 の構成を示す回路である。な
お、図１２に示すスキャンパス回路においては、スキャ
ン記憶装置ＤＦａ1，ＤＦａ2 ，…，ＤＦａn がすべて
同様な構成を有するので、ここで、スキャン記憶装置Ｄ
Ｆａ1 のみを例として説明を行う。
スキャン記憶装置ＤＦａ1 の構成を示す回路である。な
お、図１２に示すスキャンパス回路においては、スキャ
ン記憶装置ＤＦａ1，ＤＦａ2 ，…，ＤＦａn がすべて
同様な構成を有するので、ここで、スキャン記憶装置Ｄ
Ｆａ1 のみを例として説明を行う。
【００２３】図１３において、Ｄ1 はスキャン記憶装置
ＤＦａ1 のデータ入力端子、ＳＩ1はスキャンデータ入
力端子、ＳＥ1 はスキャンイネーブル信号入力端子、Ｃ
ＬＫ 1 はクロック信号ＣＬＫの入力端子、ＳＡＫ1 ，Ｓ
ＢＫ1 は２相クロック信号ＳＡＫ，ＳＢＫの入力端子、
Ｑ1 はスキャン記憶装置ＤＦａ1 のデータ出力端子、Ｔ
Ｇ1 ，…，ＴＧ8 は転送ゲート、ＩＮＶ1 ，…，ＩＮＶ
8 はインバータ、ＮＤ 1 ，…，ＮＤ4 はノード、ＣＫは
クロック信号ＣＬＫの同相信号、ＸＣＫはクロック信号
ＣＬＫの反転信号、ＡＫは２相クロック信号ＳＡＫの同
相信号、ＸＡＫ２相クロック信号ＳＡＫの反転信号、Ｂ
Ｋは２相クロック信号ＳＢＫの同相信号、ＸＢＫは２相
クロック信号ＳＢＫの反転信号をそれぞれ示している。
ＤＦａ1 のデータ入力端子、ＳＩ1はスキャンデータ入
力端子、ＳＥ1 はスキャンイネーブル信号入力端子、Ｃ
ＬＫ 1 はクロック信号ＣＬＫの入力端子、ＳＡＫ1 ，Ｓ
ＢＫ1 は２相クロック信号ＳＡＫ，ＳＢＫの入力端子、
Ｑ1 はスキャン記憶装置ＤＦａ1 のデータ出力端子、Ｔ
Ｇ1 ，…，ＴＧ8 は転送ゲート、ＩＮＶ1 ，…，ＩＮＶ
8 はインバータ、ＮＤ 1 ，…，ＮＤ4 はノード、ＣＫは
クロック信号ＣＬＫの同相信号、ＸＣＫはクロック信号
ＣＬＫの反転信号、ＡＫは２相クロック信号ＳＡＫの同
相信号、ＸＡＫ２相クロック信号ＳＡＫの反転信号、Ｂ
Ｋは２相クロック信号ＳＢＫの同相信号、ＸＢＫは２相
クロック信号ＳＢＫの反転信号をそれぞれ示している。
【００２４】転送ゲートＴＧ1 ，ＴＧ2 によって、選択
回路ＳＥＬｂが構成され、転送ゲートＴＧ3 ，ＴＧ4 ，
…，ＴＧ8 とインバータＩＮＶ1 ，ＩＮＶ2 ，ＩＮ
Ｖ3 ，ＩＮＶ4 によって、フリップフロップＦＦｂが構
成される。
回路ＳＥＬｂが構成され、転送ゲートＴＧ3 ，ＴＧ4 ，
…，ＴＧ8 とインバータＩＮＶ1 ，ＩＮＶ2 ，ＩＮ
Ｖ3 ，ＩＮＶ4 によって、フリップフロップＦＦｂが構
成される。
【００２５】選択回路ＳＥＬｂにおいて、スキャン記憶
装置ＤＦａ1 のデータ入力端子Ｄ1が転送ゲートＴＧ1
を介してノードＮＤ1 に接続され、スキャンデータ入力
端子ＳＩ1 が転送ゲートＴＧ2 を介してノードＮＤ1 に
接続されている。また、転送ゲートＴＧ1 を構成するｐ
ＭＯＳトランジスタのゲートがクロック信号ＣＬＫの同
相信号ＣＫの入力端子に接続され、転送ゲートＴＧ1 を
構成するｎＭＯＳトランジスタのゲートがクロック信号
ＣＬＫの反転信号ＸＣＫの入力端子に接続されている。
さらに、転送ゲートＴＧ2 を構成するｐＭＯＳトランジ
スタのゲートが２相クロック信号ＳＡＫの同相信号ＡＫ
の入力端子に接続され、転送ゲートＴＧ1 を構成するｎ
ＭＯＳトランジスタのゲートが２相クロック信号ＳＡＫ
の反転信号ＸＡＫの入力端子に接続されている。
装置ＤＦａ1 のデータ入力端子Ｄ1が転送ゲートＴＧ1
を介してノードＮＤ1 に接続され、スキャンデータ入力
端子ＳＩ1 が転送ゲートＴＧ2 を介してノードＮＤ1 に
接続されている。また、転送ゲートＴＧ1 を構成するｐ
ＭＯＳトランジスタのゲートがクロック信号ＣＬＫの同
相信号ＣＫの入力端子に接続され、転送ゲートＴＧ1 を
構成するｎＭＯＳトランジスタのゲートがクロック信号
ＣＬＫの反転信号ＸＣＫの入力端子に接続されている。
さらに、転送ゲートＴＧ2 を構成するｐＭＯＳトランジ
スタのゲートが２相クロック信号ＳＡＫの同相信号ＡＫ
の入力端子に接続され、転送ゲートＴＧ1 を構成するｎ
ＭＯＳトランジスタのゲートが２相クロック信号ＳＡＫ
の反転信号ＸＡＫの入力端子に接続されている。
【００２６】フリップフロップＦＦｂにおいて、選択回
路ＳＥＬｂのノードＮＤ1 がインバータＩＮＶ1 を介し
てノードＮＤ2 と接続され、さらにノードＮＤ2 が直列
に接続されたインバータＩＮＶ2 、転送ゲートＴＧ4 、
転送ゲートＴＧ3 を介して、ノードＮＤ1 に接続されて
いる。また、転送ゲートＴＧ3 を構成するｐＭＯＳトラ
ンジスタのゲートがクロック信号ＣＬＫの反転信号ＸＣ
Ｋの入力端子に接続され、転送ゲートＴＧ3 を構成する
ｎＭＯＳトランジスタのゲートがクロック信号ＣＬＫの
同相信号ＣＫの入力端子に接続されている。さらに、転
送ゲートＴＧ4 構成するｐＭＯＳトランジスタのゲート
が２相クロック信号ＳＡＫの反転信号ＸＡＫの入力端子
に接続され、転送ゲートＴＧ4 を構成するｎＭＯＳトラ
ンジスタのゲートが２相クロック信号ＳＡＫの同相信号
ＡＫの入力端子に接続されている。
路ＳＥＬｂのノードＮＤ1 がインバータＩＮＶ1 を介し
てノードＮＤ2 と接続され、さらにノードＮＤ2 が直列
に接続されたインバータＩＮＶ2 、転送ゲートＴＧ4 、
転送ゲートＴＧ3 を介して、ノードＮＤ1 に接続されて
いる。また、転送ゲートＴＧ3 を構成するｐＭＯＳトラ
ンジスタのゲートがクロック信号ＣＬＫの反転信号ＸＣ
Ｋの入力端子に接続され、転送ゲートＴＧ3 を構成する
ｎＭＯＳトランジスタのゲートがクロック信号ＣＬＫの
同相信号ＣＫの入力端子に接続されている。さらに、転
送ゲートＴＧ4 構成するｐＭＯＳトランジスタのゲート
が２相クロック信号ＳＡＫの反転信号ＸＡＫの入力端子
に接続され、転送ゲートＴＧ4 を構成するｎＭＯＳトラ
ンジスタのゲートが２相クロック信号ＳＡＫの同相信号
ＡＫの入力端子に接続されている。
【００２７】ノードＮＤ2 が転送ゲートＴＧ5 、転送ゲ
ートＴＧ6 を介して、ノードＮＤ3に接続され、さらに
ノードＮＤ3 がインバータＩＮＶ3 を介して、ノードＮ
Ｄ4に接続され、ノードＮＤ4 が出力端子Ｑ1 に接続さ
れている。転送ゲートＴＧ5 構成するｐＭＯＳトランジ
スタのゲートが２相クロック信号ＳＢＫの反転信号ＸＢ
Ｋの入力端子に接続され、転送ゲートＴＧ5 を構成する
ｎＭＯＳトランジスタのゲートが２相クロック信号ＳＢ
Ｋの同相信号ＢＫの入力端子に接続されている。転送ゲ
ートＴＧ6 を構成するｐＭＯＳトランジスタのゲートが
クロック信号ＣＬＫの反転信号ＸＣＫの入力端子に接続
され、転送ゲートＴＧ6 を構成するｎＭＯＳトランジス
タのゲートがクロック信号ＣＬＫの同相信号ＣＫの入力
端子に接続されている。
ートＴＧ6 を介して、ノードＮＤ3に接続され、さらに
ノードＮＤ3 がインバータＩＮＶ3 を介して、ノードＮ
Ｄ4に接続され、ノードＮＤ4 が出力端子Ｑ1 に接続さ
れている。転送ゲートＴＧ5 構成するｐＭＯＳトランジ
スタのゲートが２相クロック信号ＳＢＫの反転信号ＸＢ
Ｋの入力端子に接続され、転送ゲートＴＧ5 を構成する
ｎＭＯＳトランジスタのゲートが２相クロック信号ＳＢ
Ｋの同相信号ＢＫの入力端子に接続されている。転送ゲ
ートＴＧ6 を構成するｐＭＯＳトランジスタのゲートが
クロック信号ＣＬＫの反転信号ＸＣＫの入力端子に接続
され、転送ゲートＴＧ6 を構成するｎＭＯＳトランジス
タのゲートがクロック信号ＣＬＫの同相信号ＣＫの入力
端子に接続されている。
【００２８】ノードＮＤ4 がインバータＩＮＶ4 を介し
て、さらに並列に接続されている転送ゲートＴＧ7 ，Ｔ
Ｇ8 を介してノードＮＤ3 に接続されている。また、転
送ゲートＴＧ7 を構成するｐＭＯＳトランジスタのゲー
トがクロック信号ＣＬＫの同相信号ＣＫの入力端子に接
続され、転送ゲートＴＧ7 を構成するｎＭＯＳトランジ
スタのゲートがクロック信号ＣＬＫの反転信号ＸＣＫの
入力端子に接続されている。さらに、転送ゲートＴＧ8
構成するｐＭＯＳトランジスタのゲートが２相クロック
信号ＳＢＫの同相信号ＢＫの入力端子に接続され、転送
ゲートＴＧ8 を構成するｎＭＯＳトランジスタのゲート
が２相クロック信号ＳＢＫの反転信号ＸＢＫの入力端子
に接続されている。
て、さらに並列に接続されている転送ゲートＴＧ7 ，Ｔ
Ｇ8 を介してノードＮＤ3 に接続されている。また、転
送ゲートＴＧ7 を構成するｐＭＯＳトランジスタのゲー
トがクロック信号ＣＬＫの同相信号ＣＫの入力端子に接
続され、転送ゲートＴＧ7 を構成するｎＭＯＳトランジ
スタのゲートがクロック信号ＣＬＫの反転信号ＸＣＫの
入力端子に接続されている。さらに、転送ゲートＴＧ8
構成するｐＭＯＳトランジスタのゲートが２相クロック
信号ＳＢＫの同相信号ＢＫの入力端子に接続され、転送
ゲートＴＧ8 を構成するｎＭＯＳトランジスタのゲート
が２相クロック信号ＳＢＫの反転信号ＸＢＫの入力端子
に接続されている。
【００２９】上記の構成において、たとえば、クロック
信号ＣＬＫがローレベルに保持されている間に、転送ゲ
ートＴＧ1 が導通状態に保持され、データ入力端子Ｄ1
に入力された信号がノードＮＤ1 に出力される。一方、
２相クロック信号ＳＡＫがローレベルに保持されている
間に、転送ゲートＴＧ2 が導通状態に保持され、スキャ
ンデータ入力端子ＳＩ1 に入力された信号がノードＮＤ
1 に出力される。
信号ＣＬＫがローレベルに保持されている間に、転送ゲ
ートＴＧ1 が導通状態に保持され、データ入力端子Ｄ1
に入力された信号がノードＮＤ1 に出力される。一方、
２相クロック信号ＳＡＫがローレベルに保持されている
間に、転送ゲートＴＧ2 が導通状態に保持され、スキャ
ンデータ入力端子ＳＩ1 に入力された信号がノードＮＤ
1 に出力される。
【００３０】クロック信号ＣＬＫがハイレベルに保持さ
れ、かつ、２相クロック信号ＳＡＫもハイレベルに保持
されている間に、転送ゲートＴＧ3 と転送ゲートＴＧ4
がともに導通状態に保持され、ノードＮＤ1 の信号がイ
ンバータＩＮＶ1 、インバータＩＮＶ2 さらに導通状態
にある転送ゲートＴＧ3 と転送ゲートＴＧ4 を介して、
ノードＮＤ2 にフィードバックされるので、ノードＮＤ
1 の信号がラッチされる。
れ、かつ、２相クロック信号ＳＡＫもハイレベルに保持
されている間に、転送ゲートＴＧ3 と転送ゲートＴＧ4
がともに導通状態に保持され、ノードＮＤ1 の信号がイ
ンバータＩＮＶ1 、インバータＩＮＶ2 さらに導通状態
にある転送ゲートＴＧ3 と転送ゲートＴＧ4 を介して、
ノードＮＤ2 にフィードバックされるので、ノードＮＤ
1 の信号がラッチされる。
【００３１】クロック信号ＣＬＫがハイレベルに保持さ
れ、かつ、２相クロック信号ＳＢＫもハイレベルに保持
されている間に、転送ゲートＴＧ5 と転送ゲートＴＧ6
がともに導通状態に保持され、ノードＮＤ2 の信号がこ
れら導通状態にある転送ゲートを介して、ノードＮＤ3
に転送され、さらにインバータＩＮＶ3 を介して、反転
されノードＮＤ4 に転送され、出力端子Ｑ1 に出力され
る。また、クロック信号ＣＬＫ、あるいは２相クロック
信号ＳＢＫの何れかがローレベルに保持されている間
に、転送ゲートＴＧ7 あるいは転送ゲートＴＧ8 の何れ
かが導通状態に保持されるので、ノードＮＤ3 の信号が
インバータＩＮＶ3 、インバータＩＮＶ4 と何れか導通
状態にある転送ゲートＴＧ7 あるいは転送ゲートＴＧ8
を介して、ノードＮＤ3 にフィードバックされるので、
ノードＮＤ3 の信号がラッチされる。
れ、かつ、２相クロック信号ＳＢＫもハイレベルに保持
されている間に、転送ゲートＴＧ5 と転送ゲートＴＧ6
がともに導通状態に保持され、ノードＮＤ2 の信号がこ
れら導通状態にある転送ゲートを介して、ノードＮＤ3
に転送され、さらにインバータＩＮＶ3 を介して、反転
されノードＮＤ4 に転送され、出力端子Ｑ1 に出力され
る。また、クロック信号ＣＬＫ、あるいは２相クロック
信号ＳＢＫの何れかがローレベルに保持されている間
に、転送ゲートＴＧ7 あるいは転送ゲートＴＧ8 の何れ
かが導通状態に保持されるので、ノードＮＤ3 の信号が
インバータＩＮＶ3 、インバータＩＮＶ4 と何れか導通
状態にある転送ゲートＴＧ7 あるいは転送ゲートＴＧ8
を介して、ノードＮＤ3 にフィードバックされるので、
ノードＮＤ3 の信号がラッチされる。
【００３２】図１４は図１２に示すスキャンパス回路の
動作を示すタイミングチャートである。図１４に示すよ
うに、２相クロック信号ＳＡＫ，ＳＢＫがともにハイレ
ベルに保持されているとき、スキャンパス回路の各スキ
ャン記憶装置ＤＦａ1 ，…，ＤＦａn において、クロッ
ク信号ＣＬＫによって、各スキャン記憶装置のデータ入
力端子Ｄi に入力された信号が出力端子Ｑi にそれぞれ
出力される。なお、入力信号の出力端子Ｑi への出力が
クロック信号ＣＬＫの立ち上がりエッジにおいて行わ
れ、クロック信号ＣＬＫがハイレベルのとき、各スキャ
ン記憶装置ＤＦａi において、ノードＮＤ1 の信号がラ
ッチされ、保持されている。また、クロック信号ＣＬＫ
がローレベルに切り換えられたあと、各スキャン記憶装
置ＤＦａi において、ノードＮＤ3 の信号がラッチさ
れ、保持されているので、各スキャン記憶装置ＤＦａi
の出力端子Ｑi の信号が保持されている。
動作を示すタイミングチャートである。図１４に示すよ
うに、２相クロック信号ＳＡＫ，ＳＢＫがともにハイレ
ベルに保持されているとき、スキャンパス回路の各スキ
ャン記憶装置ＤＦａ1 ，…，ＤＦａn において、クロッ
ク信号ＣＬＫによって、各スキャン記憶装置のデータ入
力端子Ｄi に入力された信号が出力端子Ｑi にそれぞれ
出力される。なお、入力信号の出力端子Ｑi への出力が
クロック信号ＣＬＫの立ち上がりエッジにおいて行わ
れ、クロック信号ＣＬＫがハイレベルのとき、各スキャ
ン記憶装置ＤＦａi において、ノードＮＤ1 の信号がラ
ッチされ、保持されている。また、クロック信号ＣＬＫ
がローレベルに切り換えられたあと、各スキャン記憶装
置ＤＦａi において、ノードＮＤ3 の信号がラッチさ
れ、保持されているので、各スキャン記憶装置ＤＦａi
の出力端子Ｑi の信号が保持されている。
【００３３】クロック信号ＣＬＫがハイレベルに保持さ
れているとき、スキャン記憶装置ＤＦａi のスキャンデ
ータ入力端子ＳＩi に入力された信号が２相クロック信
号ＳＡＫの立ち上がりエッジにおいて、各スキャン記憶
装置ＤＦａi のノードＮＤ1に転送され、さらに、２相
クロック信号ＳＢＫの立ち上がりエッジにおいて、出力
端子Ｑi に出力される。また、２相クロック信号ＳＡＫ
がハイレベルのとき、ノードＮＤ1 の信号がラッチさ
れ、２相クロック信号ＳＢＫがローレベルのとき、ノー
ドＮＤ3 の信号がラッチされ、保持される。
れているとき、スキャン記憶装置ＤＦａi のスキャンデ
ータ入力端子ＳＩi に入力された信号が２相クロック信
号ＳＡＫの立ち上がりエッジにおいて、各スキャン記憶
装置ＤＦａi のノードＮＤ1に転送され、さらに、２相
クロック信号ＳＢＫの立ち上がりエッジにおいて、出力
端子Ｑi に出力される。また、２相クロック信号ＳＡＫ
がハイレベルのとき、ノードＮＤ1 の信号がラッチさ
れ、２相クロック信号ＳＢＫがローレベルのとき、ノー
ドＮＤ3 の信号がラッチされ、保持される。
【００３４】図１２に示すスキャンパス回路において、
前段のスキャン記憶装置ＤＦａi-1の出力端子Ｑi-1 が
後段のスキャンデータ入力端子ＳＩi にそれぞれ接続さ
れているので、２相クロック信号ＳＡＫがローレベルの
とき、各スキャン記憶装置ＤＦａi の入力端子ＳＩi に
入力された前段の出力端子Ｑi-1 の信号が読み込まれ、
そして２相クロック信号ＳＢＫの立ち上がりエッジにお
いて、読み込まれた信号が各スキャン記憶装置ＤＦａi
の出力端子Ｑi に出力される。
前段のスキャン記憶装置ＤＦａi-1の出力端子Ｑi-1 が
後段のスキャンデータ入力端子ＳＩi にそれぞれ接続さ
れているので、２相クロック信号ＳＡＫがローレベルの
とき、各スキャン記憶装置ＤＦａi の入力端子ＳＩi に
入力された前段の出力端子Ｑi-1 の信号が読み込まれ、
そして２相クロック信号ＳＢＫの立ち上がりエッジにお
いて、読み込まれた信号が各スキャン記憶装置ＤＦａi
の出力端子Ｑi に出力される。
【００３５】図１４に示すように、２相クロック信号Ｓ
ＡＫとＳＢＫがともにハイレベルに保持され、クロック
信号ＣＬＫが同期して、相互にハイレベルとローレベル
をとる場合、スキャン記憶装置ＤＦａ1 が通常モード動
作が行われ、クロック信号ＣＬＫの立ち上がりエッジで
各スキャン記憶装置ＤＦａ1 のデータ入力端子Ｄi に入
力された信号が出力端子Ｑi に出力される。一方、クロ
ック信号ＣＬＫがハイレベルに固定され、２相クロック
信号ＳＡＫとＳＢＫが同期して相互にハイレベルとロー
レベルをとることによって、スキャンパス回路のスキャ
ンパス入力端子ＳＩ0 に入力された信号が最終的にスキ
ャンパス出力端子ＳＯに出力され、スキャンモード動作
が行われる。
ＡＫとＳＢＫがともにハイレベルに保持され、クロック
信号ＣＬＫが同期して、相互にハイレベルとローレベル
をとる場合、スキャン記憶装置ＤＦａ1 が通常モード動
作が行われ、クロック信号ＣＬＫの立ち上がりエッジで
各スキャン記憶装置ＤＦａ1 のデータ入力端子Ｄi に入
力された信号が出力端子Ｑi に出力される。一方、クロ
ック信号ＣＬＫがハイレベルに固定され、２相クロック
信号ＳＡＫとＳＢＫが同期して相互にハイレベルとロー
レベルをとることによって、スキャンパス回路のスキャ
ンパス入力端子ＳＩ0 に入力された信号が最終的にスキ
ャンパス出力端子ＳＯに出力され、スキャンモード動作
が行われる。
【００３６】このように、スキャンパス回路におけるシ
フト動作が互いに独立した２相クロック信号ＳＡＫとＳ
ＢＫとが相互にゆっくりと動作されることによって行わ
れ、各スキャン記憶装置へのクロック信号配線の不均衡
に影響されず、確実にシフト動作ができる。
フト動作が互いに独立した２相クロック信号ＳＡＫとＳ
ＢＫとが相互にゆっくりと動作されることによって行わ
れ、各スキャン記憶装置へのクロック信号配線の不均衡
に影響されず、確実にシフト動作ができる。
【００３７】しかし、このようなスキャンパス回路は各
スキャン記憶装置の回路規模が大きくなり、論理回路の
面積が増加し、製造コストが増大し、回路の動作速度が
低下するなどの欠点がある。また、このようにスキャン
パス回路においては、通常モード動作時にも、各スキャ
ン記憶装置の論理レベルの変化に伴ってシフトレジスタ
を構成する配線が充放電するため、回路の消費電力が増
加するという問題がある。
スキャン記憶装置の回路規模が大きくなり、論理回路の
面積が増加し、製造コストが増大し、回路の動作速度が
低下するなどの欠点がある。また、このようにスキャン
パス回路においては、通常モード動作時にも、各スキャ
ン記憶装置の論理レベルの変化に伴ってシフトレジスタ
を構成する配線が充放電するため、回路の消費電力が増
加するという問題がある。
【００３８】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、回路面積およびコストの増加を
抑制でき、消費電力を低減でき、スキャン動作時の誤シ
フトを防止できるスキャン記憶装置およびスキャンパス
回路を提供することにある。
のであり、その目的は、回路面積およびコストの増加を
抑制でき、消費電力を低減でき、スキャン動作時の誤シ
フトを防止できるスキャン記憶装置およびスキャンパス
回路を提供することにある。
【００３９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、クロック信号に同期してデータの入出力
を行う記憶素子を有し、少なくとも通常モード時は当該
記憶素子に読み込んだデータをデータ出力パスに出力
し、スキャンモード時は記憶素子に読み込んだデータ
を、次段の回路に接続されたスキャン出力パスに出力す
るスキャン記憶装置であって、上記通常モード時と上記
スキャンモード時とで異なるレベルをとる制御信号の入
力レベルに応じて、通常のデータまたはスキャンデータ
のいずれかを選択して上記記憶素子に入力させる選択回
路と、上記制御信号が上記スキャンモード時のレベルで
入力されると、上記記憶素子の出力データを一定の時間
保持して、上記スキャン出力パスに出力するスキャンデ
ータ保持回路とを有する。
め、本発明は、クロック信号に同期してデータの入出力
を行う記憶素子を有し、少なくとも通常モード時は当該
記憶素子に読み込んだデータをデータ出力パスに出力
し、スキャンモード時は記憶素子に読み込んだデータ
を、次段の回路に接続されたスキャン出力パスに出力す
るスキャン記憶装置であって、上記通常モード時と上記
スキャンモード時とで異なるレベルをとる制御信号の入
力レベルに応じて、通常のデータまたはスキャンデータ
のいずれかを選択して上記記憶素子に入力させる選択回
路と、上記制御信号が上記スキャンモード時のレベルで
入力されると、上記記憶素子の出力データを一定の時間
保持して、上記スキャン出力パスに出力するスキャンデ
ータ保持回路とを有する。
【００４０】また、本発明では、上記スキャンデータ保
持回路はダイナミック型ラッチ回路によって構成されて
いる。
持回路はダイナミック型ラッチ回路によって構成されて
いる。
【００４１】また、本発明では、上記スキャンデータ保
持回路はスタティック型ラッチ回路によって構成されて
いる。
持回路はスタティック型ラッチ回路によって構成されて
いる。
【００４２】また、本発明では、上記スキャンデータ保
持回路は上記制御信号が通常モード時のレベルのとき、
リセットされる。
持回路は上記制御信号が通常モード時のレベルのとき、
リセットされる。
【００４３】また、本発明では、上記ダイナミック型ラ
ッチ回路はゲートへの上記制御信号の入力レベルに応じ
て、上記記憶素子の出力データの伝搬制御を行う転送ゲ
ートと、上記転送ゲートの出力側に設けられた論理回路
により構成されている。
ッチ回路はゲートへの上記制御信号の入力レベルに応じ
て、上記記憶素子の出力データの伝搬制御を行う転送ゲ
ートと、上記転送ゲートの出力側に設けられた論理回路
により構成されている。
【００４４】さらに、本発明では、上記スキャン記憶装
置が複数縦列して接続されたスキャンパス回路であっ
て、前段のスキャン記憶装置のスキャンデータ保持回路
の出力が次段のスキャン記憶装置の選択回路の一入力端
子に接続され、かつ、制御信号の入力端子が各スキャン
記憶装置制御信号入力端子に並列に接続されている。
置が複数縦列して接続されたスキャンパス回路であっ
て、前段のスキャン記憶装置のスキャンデータ保持回路
の出力が次段のスキャン記憶装置の選択回路の一入力端
子に接続され、かつ、制御信号の入力端子が各スキャン
記憶装置制御信号入力端子に並列に接続されている。
【００４５】本発明によれば、スキャン記憶装置が制御
信号に応じて、通常モードおよびスキャンモード動作が
行われる。制御信号に応じて通常モード動作が行われる
場合、選択回路によって通常のデータが選択され、クロ
ック信号の動作に同期して、選択されたデータが記憶素
子に入力され、データ出力パスに出力される。一方、制
御信号に応じてスキャンモード動作が行われる場合、選
択回路によってスキャンデータが選択され、クロック信
号に同期して記憶素子に入力され、さらに制御信号に同
期して、スキャンデータ保持回路に入力される。スキャ
ンデータ保持回路に入力されたスキャンデータが一定の
時間に保持され、スキャン出力パスに出力される。
信号に応じて、通常モードおよびスキャンモード動作が
行われる。制御信号に応じて通常モード動作が行われる
場合、選択回路によって通常のデータが選択され、クロ
ック信号の動作に同期して、選択されたデータが記憶素
子に入力され、データ出力パスに出力される。一方、制
御信号に応じてスキャンモード動作が行われる場合、選
択回路によってスキャンデータが選択され、クロック信
号に同期して記憶素子に入力され、さらに制御信号に同
期して、スキャンデータ保持回路に入力される。スキャ
ンデータ保持回路に入力されたスキャンデータが一定の
時間に保持され、スキャン出力パスに出力される。
【００４６】このようなスキャン記憶装置が複数直列に
接続され構成されたスキャンパス回路において、前段の
スキャンデータが後段の選択回路のスキャンデータ入力
端子に接続され、スキャンモード動作時、前段のスキャ
ンデータが後段の選択回路によって選択され、後段のス
キャンデータ出力パスに出力される。すなわち、スキャ
ンモード動作時に、データ転送のタイミングが制御信号
によって制御される。この結果、クロック信号にスキュ
ーが生じても、スキャンモード動作における誤シフトが
回避できる。
接続され構成されたスキャンパス回路において、前段の
スキャンデータが後段の選択回路のスキャンデータ入力
端子に接続され、スキャンモード動作時、前段のスキャ
ンデータが後段の選択回路によって選択され、後段のス
キャンデータ出力パスに出力される。すなわち、スキャ
ンモード動作時に、データ転送のタイミングが制御信号
によって制御される。この結果、クロック信号にスキュ
ーが生じても、スキャンモード動作における誤シフトが
回避できる。
【００４７】また、本発明に用いられたスキャンデータ
保持回路はダイナミック型まはたスタティック型のラッ
チ回路によって構成される。
保持回路はダイナミック型まはたスタティック型のラッ
チ回路によって構成される。
【００４８】さらに、本発明によれば、スキャンデータ
保持回路において、制御信号に応じて、スキャンデータ
パスに出力されたスキャンデータがリセットされるの
で、スキャンモード動作時以外にスキャンデータ保持回
路の出力信号が変化せず、消費電力の低減を図れる。
保持回路において、制御信号に応じて、スキャンデータ
パスに出力されたスキャンデータがリセットされるの
で、スキャンモード動作時以外にスキャンデータ保持回
路の出力信号が変化せず、消費電力の低減を図れる。
【００４９】
【発明の実施の形態】第１実施形態 図１は、本発明に係るスキャンパス回路の第１の実施形
態を示す回路図である。図１において、ＤＦＦ1 ，ＤＦ
Ｆ2 ，…，ＤＦＦn はスキャン記憶装置、ＳＩ 0 はスキ
ャンパス入力端子、ＳＯはスキャンパス出力端子、ＳＥ
0 はスキャンパスイネーブル信号入力端子、ＣＬＫ0 は
クロック信号入力端子、Ｄ1 ，Ｄ2 ，…，Ｄn は各スキ
ャン記憶装置のデータ入力端子、Ｑ1 ，Ｑ2 ，…，Ｑn
は各スキャン記憶装置の出力端子、ＳＩ1 ，ＳＩ2 ，
…，ＳＩn は各スキャン記憶装置のスキャンデータ入力
端子、ＳＯ1 ，ＳＯ2 ，…，ＳＯn は各スキャン記憶装
置のスキャンデータ出力端子をそれぞれ示している。
態を示す回路図である。図１において、ＤＦＦ1 ，ＤＦ
Ｆ2 ，…，ＤＦＦn はスキャン記憶装置、ＳＩ 0 はスキ
ャンパス入力端子、ＳＯはスキャンパス出力端子、ＳＥ
0 はスキャンパスイネーブル信号入力端子、ＣＬＫ0 は
クロック信号入力端子、Ｄ1 ，Ｄ2 ，…，Ｄn は各スキ
ャン記憶装置のデータ入力端子、Ｑ1 ，Ｑ2 ，…，Ｑn
は各スキャン記憶装置の出力端子、ＳＩ1 ，ＳＩ2 ，
…，ＳＩn は各スキャン記憶装置のスキャンデータ入力
端子、ＳＯ1 ，ＳＯ2 ，…，ＳＯn は各スキャン記憶装
置のスキャンデータ出力端子をそれぞれ示している。
【００５０】図１に示すように、スキャンパス回路のス
キャンパス入力端子ＳＩ0 が初段のスキャン記憶装置Ｄ
ＦＦ1 のスキャンデータ入力端子ＳＩ1 に接続され、初
段のスキャン記憶装置ＤＦＦ1 のスキャンデータ出力端
子ＳＯ1 が２段目のスキャン記憶装置ＤＦＦ2 のスキャ
ンデータ入力端子ＳＩ2 に接続され、さらに、図示して
いないが、２段目のスキャン記憶装置ＤＦＦ2 のスキャ
ンデータ出力端子ＳＯ 2 が３段目のスキャン記憶装置Ｄ
ＦＦ3 のスキャンデータ入力端子ＳＩ3 に接続されてい
る。最後のｎ段目のスキャン記憶装置ＤＦＦn のスキャ
ンデータ入力端子ＳＩn が前段のスキャン記憶装置ＤＦ
Ｆn-1 のスキャンデータ出力端子ＳＯn-1 に接続され、
スキャン記憶装置ＤＦＦn のスキャンデータ出力端子Ｓ
Ｏn がスキャンパス回路のスキャンパス出力端子ＳＯに
接続されている。
キャンパス入力端子ＳＩ0 が初段のスキャン記憶装置Ｄ
ＦＦ1 のスキャンデータ入力端子ＳＩ1 に接続され、初
段のスキャン記憶装置ＤＦＦ1 のスキャンデータ出力端
子ＳＯ1 が２段目のスキャン記憶装置ＤＦＦ2 のスキャ
ンデータ入力端子ＳＩ2 に接続され、さらに、図示して
いないが、２段目のスキャン記憶装置ＤＦＦ2 のスキャ
ンデータ出力端子ＳＯ 2 が３段目のスキャン記憶装置Ｄ
ＦＦ3 のスキャンデータ入力端子ＳＩ3 に接続されてい
る。最後のｎ段目のスキャン記憶装置ＤＦＦn のスキャ
ンデータ入力端子ＳＩn が前段のスキャン記憶装置ＤＦ
Ｆn-1 のスキャンデータ出力端子ＳＯn-1 に接続され、
スキャン記憶装置ＤＦＦn のスキャンデータ出力端子Ｓ
Ｏn がスキャンパス回路のスキャンパス出力端子ＳＯに
接続されている。
【００５１】スキャンモード動作時、スキャンパス回路
のスキャンパス入力端子ＳＩ0 に入力されたスキャンデ
ータが、クロック信号ＣＬＫおよびスキャンイネーブル
信号ＳＥに応じて、各スキャン記憶装置ＤＦＦ1 ，ＤＦ
Ｆ2 ，…，ＤＦＦn を経て、順次転送され、最後にスキ
ャンパス回路のスキャンパス出力端子ＳＯに出力され
る。
のスキャンパス入力端子ＳＩ0 に入力されたスキャンデ
ータが、クロック信号ＣＬＫおよびスキャンイネーブル
信号ＳＥに応じて、各スキャン記憶装置ＤＦＦ1 ，ＤＦ
Ｆ2 ，…，ＤＦＦn を経て、順次転送され、最後にスキ
ャンパス回路のスキャンパス出力端子ＳＯに出力され
る。
【００５２】図２は図１に示すスキャンパス回路におけ
るスキャン記憶装置ＤＦＦ1 の構成を示す回路図であ
る。なお、図１のスキャンパス回路における各スキャン
記憶装置ＤＦＦ1 ，ＤＦＦ2 ，…，ＤＦＦn が同様な構
成を有するので、ここで、スキャン記憶装置ＤＦＦ1 を
例に説明する。図２において、Ｄ1 はスキャン記憶装置
ＤＦＦ1 のデータ入力端子、ＳＩ1 はスキャンデータ入
力端子、ＳＥ1 はスキャンイネーブル信号入力端子、Ｓ
Ｅはスキャンイネーブル信号、ＸＳＥはスキャンイネー
ブル信号ＳＥの反転信号、ＣＬＫ1 はクロック信号ＣＬ
Ｋの入力端子、ＣＫはクロック信号ＣＬＫの同相信号、
ＸＣＫはクロック信号ＣＬＫの反転信号、Ｑ1 はスキャ
ン記憶装置ＤＦＦ1 のデータ出力端子、ＳＯ1 はスキャ
ンデータ出力端子、ＴＧ1 ，…，ＴＧ7 は転送ゲート、
ＩＮＶ1 ，…，ＩＮＶ8 はインバータ、ＮＤ1 ，…，Ｎ
Ｄ5 はノードをそれぞれ示している。
るスキャン記憶装置ＤＦＦ1 の構成を示す回路図であ
る。なお、図１のスキャンパス回路における各スキャン
記憶装置ＤＦＦ1 ，ＤＦＦ2 ，…，ＤＦＦn が同様な構
成を有するので、ここで、スキャン記憶装置ＤＦＦ1 を
例に説明する。図２において、Ｄ1 はスキャン記憶装置
ＤＦＦ1 のデータ入力端子、ＳＩ1 はスキャンデータ入
力端子、ＳＥ1 はスキャンイネーブル信号入力端子、Ｓ
Ｅはスキャンイネーブル信号、ＸＳＥはスキャンイネー
ブル信号ＳＥの反転信号、ＣＬＫ1 はクロック信号ＣＬ
Ｋの入力端子、ＣＫはクロック信号ＣＬＫの同相信号、
ＸＣＫはクロック信号ＣＬＫの反転信号、Ｑ1 はスキャ
ン記憶装置ＤＦＦ1 のデータ出力端子、ＳＯ1 はスキャ
ンデータ出力端子、ＴＧ1 ，…，ＴＧ7 は転送ゲート、
ＩＮＶ1 ，…，ＩＮＶ8 はインバータ、ＮＤ1 ，…，Ｎ
Ｄ5 はノードをそれぞれ示している。
【００５３】転送ゲートＴＧ1 ，ＴＧ2 およびインバー
タＩＮＶ1 によって、選択回路ＳＥＬが構成され、転送
ゲートＴＧ3 ，ＴＧ4 ，ＴＧ5 ，ＴＧ6 とインバータＩ
ＮＶ 2 ，ＩＮＶ3 ，ＩＮＶ4 ，ＩＮＶ5 によって、フリ
ップフロップＦＦ（記憶素子）が構成され、転送ゲート
ＴＧ7 とインバータＩＮＶ8 によって、ラッチ回路ＬＡ
Ｔ（スキャンデータ保持回路）が構成される。
タＩＮＶ1 によって、選択回路ＳＥＬが構成され、転送
ゲートＴＧ3 ，ＴＧ4 ，ＴＧ5 ，ＴＧ6 とインバータＩ
ＮＶ 2 ，ＩＮＶ3 ，ＩＮＶ4 ，ＩＮＶ5 によって、フリ
ップフロップＦＦ（記憶素子）が構成され、転送ゲート
ＴＧ7 とインバータＩＮＶ8 によって、ラッチ回路ＬＡ
Ｔ（スキャンデータ保持回路）が構成される。
【００５４】図２に示すように、選択回路ＳＥＬにおい
て、データ入力端子Ｄ1 が転送ゲートＴＧ1 を介してノ
ードＮＤ1 に接続され、スキャンデータ入力端子ＳＩ1
が転送ゲートＴＧ2 を介してノードＮＤ1 に接続されて
いる。また、転送ゲートＴＧ1 を構成するｐＭＯＳトラ
ンジスタおよび転送ゲートＴＧ2 を構成するｎＭＯＳト
ランジスタのゲートがそれぞれスキャンイネーブル信号
ＳＥの入力端子ＳＥ1 に接続され、転送ゲートＴＧ1 を
構成するｎＭＯＳトランジスタのゲートおよび転送ゲー
トＴＧ2 を構成するｐＭＯＳトランジスタのゲートがそ
れぞれインバータＩＮＶ1 の出力端子に接続され、イン
バータＩＮＶ1の入力端子がスキャンイネーブル信号Ｓ
Ｅの入力端子ＳＥ1 に接続されている。
て、データ入力端子Ｄ1 が転送ゲートＴＧ1 を介してノ
ードＮＤ1 に接続され、スキャンデータ入力端子ＳＩ1
が転送ゲートＴＧ2 を介してノードＮＤ1 に接続されて
いる。また、転送ゲートＴＧ1 を構成するｐＭＯＳトラ
ンジスタおよび転送ゲートＴＧ2 を構成するｎＭＯＳト
ランジスタのゲートがそれぞれスキャンイネーブル信号
ＳＥの入力端子ＳＥ1 に接続され、転送ゲートＴＧ1 を
構成するｎＭＯＳトランジスタのゲートおよび転送ゲー
トＴＧ2 を構成するｐＭＯＳトランジスタのゲートがそ
れぞれインバータＩＮＶ1 の出力端子に接続され、イン
バータＩＮＶ1の入力端子がスキャンイネーブル信号Ｓ
Ｅの入力端子ＳＥ1 に接続されている。
【００５５】フリップフロップＦＦにおいて、転送ゲー
トＴＧ3 の入力端子が選択回路ＳＥＬのノードＮＤ1 に
接続され、転送ゲートＴＧ3 の出力端子がノードＮＤ2
に接続されている。転送ゲートＴＧ3 を構成するｐＭＯ
Ｓトランジスタのゲートがクロック信号ＣＬＫの同相信
号ＣＫの入力端子に接続され、転送ゲートＴＧ3 を構成
するｎＭＯＳトランジスタのゲートがクロック信号ＣＬ
Ｋの反転信号ＸＣＫの入力端子に接続されている。ノー
ドＮＤ2 がインバータＩＮＶ2 を介してノードＮＤ3 に
接続され、ノードＮＤ3 が直列に接続されたインバータ
ＩＮＶ3 と転送ゲートＴＧ4 を介して、ノードＮＤ2 に
接続されている。なお、転送ゲートＴＧ4 を構成するｐ
ＭＯＳトランジスタのゲートがクロック信号ＣＬＫの反
転信号ＸＣＫの入力端子に接続され、転送ゲートＴＧ4
を構成するｎＭＯＳトランジスタのゲートがクロック信
号ＣＬＫの同相信号ＣＫの入力端子に接続されている。
トＴＧ3 の入力端子が選択回路ＳＥＬのノードＮＤ1 に
接続され、転送ゲートＴＧ3 の出力端子がノードＮＤ2
に接続されている。転送ゲートＴＧ3 を構成するｐＭＯ
Ｓトランジスタのゲートがクロック信号ＣＬＫの同相信
号ＣＫの入力端子に接続され、転送ゲートＴＧ3 を構成
するｎＭＯＳトランジスタのゲートがクロック信号ＣＬ
Ｋの反転信号ＸＣＫの入力端子に接続されている。ノー
ドＮＤ2 がインバータＩＮＶ2 を介してノードＮＤ3 に
接続され、ノードＮＤ3 が直列に接続されたインバータ
ＩＮＶ3 と転送ゲートＴＧ4 を介して、ノードＮＤ2 に
接続されている。なお、転送ゲートＴＧ4 を構成するｐ
ＭＯＳトランジスタのゲートがクロック信号ＣＬＫの反
転信号ＸＣＫの入力端子に接続され、転送ゲートＴＧ4
を構成するｎＭＯＳトランジスタのゲートがクロック信
号ＣＬＫの同相信号ＣＫの入力端子に接続されている。
【００５６】ノードＮＤ3 が転送ゲートＴＧ5 を介し
て、ノードＮＤ4 に接続されている。なお、転送ゲート
ＴＧ5 を構成するｐＭＯＳトランジスタのゲートがクロ
ック信号ＣＬＫの反転信号ＸＣＫの入力端子に接続さ
れ、転送ゲートＴＧ5 を構成するｎＭＯＳトランジスタ
のゲートがクロック信号ＣＬＫの同相信号ＣＫの入力端
子に接続されている。ノードＮＤ4 がインバータＩＮＶ
4 を介してノードＮＤ5 に接続され、ノードＮＤ5 が直
列に接続されたインバータＩＮＶ5 と転送ゲートＴＧ6
を介して、ノードＮＤ4 に接続されている。ノードＮＤ
5 がスキャン記憶装置の出力端子Ｑ1 に接続されてい
る。なお、転送ゲートＴＧ6 を構成するｐＭＯＳトラン
ジスタのゲートがクロック信号ＣＬＫの同相信号ＣＫの
入力端子に接続され、転送ゲートＴＧ6 を構成するｎＭ
ＯＳトランジスタのゲートがクロック信号ＣＬＫの反転
信号ＸＣＫの入力端子に接続されている。
て、ノードＮＤ4 に接続されている。なお、転送ゲート
ＴＧ5 を構成するｐＭＯＳトランジスタのゲートがクロ
ック信号ＣＬＫの反転信号ＸＣＫの入力端子に接続さ
れ、転送ゲートＴＧ5 を構成するｎＭＯＳトランジスタ
のゲートがクロック信号ＣＬＫの同相信号ＣＫの入力端
子に接続されている。ノードＮＤ4 がインバータＩＮＶ
4 を介してノードＮＤ5 に接続され、ノードＮＤ5 が直
列に接続されたインバータＩＮＶ5 と転送ゲートＴＧ6
を介して、ノードＮＤ4 に接続されている。ノードＮＤ
5 がスキャン記憶装置の出力端子Ｑ1 に接続されてい
る。なお、転送ゲートＴＧ6 を構成するｐＭＯＳトラン
ジスタのゲートがクロック信号ＣＬＫの同相信号ＣＫの
入力端子に接続され、転送ゲートＴＧ6 を構成するｎＭ
ＯＳトランジスタのゲートがクロック信号ＣＬＫの反転
信号ＸＣＫの入力端子に接続されている。
【００５７】ラッチ回路ＬＡＴにおいて、転送ゲートＴ
Ｇ7 の入力端子がフリップフロップＦＦのノードＮＤ4
に接続され、転送ゲートＴＧ7 の出力端子がインバータ
ＩＮＶ8 を介して、スキャンデータ出力端子ＳＯ1 に接
続されている。転送ゲートＴＧ7 を構成するｐＭＯＳト
ランジスタのゲートがスキャンイネーブル信号ＳＥの入
力端子ＳＥ1 に接続され、転送ゲートＴＧ7 を構成する
ｎＭＯＳトランジスタのゲートがスキャンイネーブル信
号ＳＥの反転信号ＸＳＥの入力端子に接続されている。
Ｇ7 の入力端子がフリップフロップＦＦのノードＮＤ4
に接続され、転送ゲートＴＧ7 の出力端子がインバータ
ＩＮＶ8 を介して、スキャンデータ出力端子ＳＯ1 に接
続されている。転送ゲートＴＧ7 を構成するｐＭＯＳト
ランジスタのゲートがスキャンイネーブル信号ＳＥの入
力端子ＳＥ1 に接続され、転送ゲートＴＧ7 を構成する
ｎＭＯＳトランジスタのゲートがスキャンイネーブル信
号ＳＥの反転信号ＸＳＥの入力端子に接続されている。
【００５８】上記のスキャン記憶装置の構成において
は、スキャンイネーブル信号入力端子ＳＥ1 にハイレベ
ルの信号が入力された場合、転送ゲートＴＧ1 が非導通
状態となり、転送ゲートＴＧ2 が導通状態となるので、
スキャンデータ入力端子ＳＩ1に入力された信号のみが
スキャン記憶装置ＤＦＦ1 のノードＮＤ1 に入力され
る。スキャンイネーブル信号入力端子ＳＥ1 にローレベ
ルの信号が入力された場合、転送ゲートＴＧ1 が導通状
態となり、転送ゲートＴＧ2 が非導通状態となるので、
データ入力端子Ｄ1 に入力されたデータのみがスキャン
記憶装置ＤＦＦ1 のノードＮＤ1 に入力される。
は、スキャンイネーブル信号入力端子ＳＥ1 にハイレベ
ルの信号が入力された場合、転送ゲートＴＧ1 が非導通
状態となり、転送ゲートＴＧ2 が導通状態となるので、
スキャンデータ入力端子ＳＩ1に入力された信号のみが
スキャン記憶装置ＤＦＦ1 のノードＮＤ1 に入力され
る。スキャンイネーブル信号入力端子ＳＥ1 にローレベ
ルの信号が入力された場合、転送ゲートＴＧ1 が導通状
態となり、転送ゲートＴＧ2 が非導通状態となるので、
データ入力端子Ｄ1 に入力されたデータのみがスキャン
記憶装置ＤＦＦ1 のノードＮＤ1 に入力される。
【００５９】クロック信号ＣＬＫがローレベルに保持さ
れているとき、転送ゲートＴＧ3 が導通状態にあり、ノ
ードＮＤ1 に入力された信号がノードＮＤ2 に出力され
る。また、このとき、転送ゲートＴＧ5 が非導通状態に
あるので、ノードＮＤ2 の信号が出力端子Ｑ1 に出力さ
れない。なお、クロック信号ＣＬＫがローレベルに保持
されている間、転送ゲートＴＧ 6 が導通状態にあり、ノ
ードＮＤ4 の信号がインバータＩＮＶ4 、インバータＩ
ＮＶ5 と転送ゲートＴＧ6 を介して、ふたたびノードＮ
Ｄ4 にフィードバックされるので、出力端子Ｑ1 の信号
がラッチされ、保持されている。
れているとき、転送ゲートＴＧ3 が導通状態にあり、ノ
ードＮＤ1 に入力された信号がノードＮＤ2 に出力され
る。また、このとき、転送ゲートＴＧ5 が非導通状態に
あるので、ノードＮＤ2 の信号が出力端子Ｑ1 に出力さ
れない。なお、クロック信号ＣＬＫがローレベルに保持
されている間、転送ゲートＴＧ 6 が導通状態にあり、ノ
ードＮＤ4 の信号がインバータＩＮＶ4 、インバータＩ
ＮＶ5 と転送ゲートＴＧ6 を介して、ふたたびノードＮ
Ｄ4 にフィードバックされるので、出力端子Ｑ1 の信号
がラッチされ、保持されている。
【００６０】クロック信号ＣＬＫの立ち上がりエッジか
ら、転送ゲートＴＧ3 が非導通状態となり、ノードＮＤ
2 がノードＮＤ1 と絶縁状態となる。このとき、転送ゲ
ートＴＧ4 と転送ゲートＴＧ5 がともに導通状態にあ
り、ノードＮＤ2 の信号がインバータＩＮＶ2 、転送ゲ
ートＴＧ5 、さらにインバータＩＮＶ4 を介してノード
ＮＤ5 に転送され、出力端子Ｑ1 に出力される。また、
転送ゲートＴＧ4 が導通状態にあり、ノードＮＤ2 の信
号がインバータＩＮＶ2 、インバータＩＮＶ3 さらに転
送ゲートＴＧ4 を介して、ふたたびノードＮＤ2 にフィ
ードバックされるので、ノードＮＤ2 の信号がラッチさ
れ、保持されている。
ら、転送ゲートＴＧ3 が非導通状態となり、ノードＮＤ
2 がノードＮＤ1 と絶縁状態となる。このとき、転送ゲ
ートＴＧ4 と転送ゲートＴＧ5 がともに導通状態にあ
り、ノードＮＤ2 の信号がインバータＩＮＶ2 、転送ゲ
ートＴＧ5 、さらにインバータＩＮＶ4 を介してノード
ＮＤ5 に転送され、出力端子Ｑ1 に出力される。また、
転送ゲートＴＧ4 が導通状態にあり、ノードＮＤ2 の信
号がインバータＩＮＶ2 、インバータＩＮＶ3 さらに転
送ゲートＴＧ4 を介して、ふたたびノードＮＤ2 にフィ
ードバックされるので、ノードＮＤ2 の信号がラッチさ
れ、保持されている。
【００６１】上述したように、クロック信号ＣＬＫがロ
ーレベルに保持されている間、スキャンデータ入力端子
ＳＩ1 またはデータ入力端子Ｄ1 に入力された信号がス
キャンイネーブル信号ＳＥのレベルに応じて選択され、
選択された信号がスキャン記憶装置ＤＦＦ1 に入力され
る。また、スキャン記憶装置ＤＦＦ1 の出力信号がラッ
チされ、保持されている。スキャンイネーブル信号ＳＥ
がハイレベルに保持されているとき、この選択回路によ
ってスキャンデータ入力端子ＳＩ1 に入力された信号が
選択され、ノードＮＤ1 に入力される。一方、スキャン
イネーブル信号ＳＥがローレベルに保持されていると
き、データ入力端子Ｄ1 に入力された信号が選択され、
ノードＮＤ1に入力される。クロック信号ＣＬＫの立ち
上がりエッジにおいて、その直前にデータ入力端子Ｄ1
またはスキャンデータ入力端子ＳＩ1 に入力された信号
がスキャンイネーブル信号ＳＥに応じて選択され、選択
された信号がラッチされ、スキャン記憶装置ＤＦＦ1 の
出力端子Ｑ1 に出力される。また、クロック信号ＣＬＫ
がハイレベルに保持されている間、出力端子に出力され
た信号が保持されている。
ーレベルに保持されている間、スキャンデータ入力端子
ＳＩ1 またはデータ入力端子Ｄ1 に入力された信号がス
キャンイネーブル信号ＳＥのレベルに応じて選択され、
選択された信号がスキャン記憶装置ＤＦＦ1 に入力され
る。また、スキャン記憶装置ＤＦＦ1 の出力信号がラッ
チされ、保持されている。スキャンイネーブル信号ＳＥ
がハイレベルに保持されているとき、この選択回路によ
ってスキャンデータ入力端子ＳＩ1 に入力された信号が
選択され、ノードＮＤ1 に入力される。一方、スキャン
イネーブル信号ＳＥがローレベルに保持されていると
き、データ入力端子Ｄ1 に入力された信号が選択され、
ノードＮＤ1に入力される。クロック信号ＣＬＫの立ち
上がりエッジにおいて、その直前にデータ入力端子Ｄ1
またはスキャンデータ入力端子ＳＩ1 に入力された信号
がスキャンイネーブル信号ＳＥに応じて選択され、選択
された信号がラッチされ、スキャン記憶装置ＤＦＦ1 の
出力端子Ｑ1 に出力される。また、クロック信号ＣＬＫ
がハイレベルに保持されている間、出力端子に出力され
た信号が保持されている。
【００６２】また、ラッチ回路ＬＡＴにおいて、スキャ
ンイネーブル信号ＳＥがハイレベルに保持されていると
き、転送ゲートＴＧ7 が非導通状態にあるので、ノード
ＮＤ 4 の信号がスキャンデータ出力端子ＳＯ1 に出力さ
れない。スキャンイネーブル信号ＳＥがローレベルに保
持されているとき、転送ゲートＴＧ7 が導通状態にある
ので、ノードＮＤ4 の信号がスキャンデータ出力端子Ｓ
Ｏ1 に出力される。
ンイネーブル信号ＳＥがハイレベルに保持されていると
き、転送ゲートＴＧ7 が非導通状態にあるので、ノード
ＮＤ 4 の信号がスキャンデータ出力端子ＳＯ1 に出力さ
れない。スキャンイネーブル信号ＳＥがローレベルに保
持されているとき、転送ゲートＴＧ7 が導通状態にある
ので、ノードＮＤ4 の信号がスキャンデータ出力端子Ｓ
Ｏ1 に出力される。
【００６３】なお、本実施形態においては、ラッチ回路
ＬＡＴは、転送ゲートＴＧ7 とその出力端子に寄生容量
によって構成されたダイナミック型のラッチ回路であ
る。転送ゲートＴＧ7 が導通状態に保持されたとき、転
送ゲートＴＧ7 の入力端子に入力された信号、すなわ
ち、ノードＮＤ4 の信号が転送ゲートＴＧ7 の出力端子
に転送される。そして、スキャンイネーブル信号ＳＥが
ハイレベルになって、転送ゲートＴＧ7 が非導通状態と
なったあと、転送ゲートＴＧ7 の出力端子の寄生容量に
よって、出力端子の信号レベルが一定の時間に保持され
る。
ＬＡＴは、転送ゲートＴＧ7 とその出力端子に寄生容量
によって構成されたダイナミック型のラッチ回路であ
る。転送ゲートＴＧ7 が導通状態に保持されたとき、転
送ゲートＴＧ7 の入力端子に入力された信号、すなわ
ち、ノードＮＤ4 の信号が転送ゲートＴＧ7 の出力端子
に転送される。そして、スキャンイネーブル信号ＳＥが
ハイレベルになって、転送ゲートＴＧ7 が非導通状態と
なったあと、転送ゲートＴＧ7 の出力端子の寄生容量に
よって、出力端子の信号レベルが一定の時間に保持され
る。
【００６４】転送ゲートＴＧ7 およびその出力端子にあ
る寄生容量によって構成されたダイナミック型のラッチ
回路ＬＡＴによって、スキャンデータ出力端子ＳＯ1 の
信号レベルが一定の時間に保持され、保持された信号が
次段のスキャン記憶装置ＤＦＦ2 のスキャンデータ入力
端子ＳＩ2 に入力され、クロック信号ＣＬＫの次の立ち
上がりエッジにおいて次段のスキャン記憶装置ＤＦＦ2
のスキャンデータ出力端子ＳＯ2 に出力される。
る寄生容量によって構成されたダイナミック型のラッチ
回路ＬＡＴによって、スキャンデータ出力端子ＳＯ1 の
信号レベルが一定の時間に保持され、保持された信号が
次段のスキャン記憶装置ＤＦＦ2 のスキャンデータ入力
端子ＳＩ2 に入力され、クロック信号ＣＬＫの次の立ち
上がりエッジにおいて次段のスキャン記憶装置ＤＦＦ2
のスキャンデータ出力端子ＳＯ2 に出力される。
【００６５】図３は図１に示すスキャンパス回路の動作
を示すタイミングチャートである。以下、このタイミン
グチャートを参照しながら、図１に示すスキャンパス回
路の動作について説明する。図３に示すように、スキャ
ンイネーブル信号ＳＥがローレベルに保持されていると
き、スキャンパス回路がスキャンモード動作を行わず、
各スキャン記憶装置ＤＦＦi において、それぞれのデー
タ入力端子Ｄi に入力された信号が選択回路ＳＥＬによ
って選択され、フリップフロップＦＦに入力される。ク
ロック信号ＣＬＫの立ち上がりエッジにおいて、それぞ
れの出力端子Ｑi に出力される。
を示すタイミングチャートである。以下、このタイミン
グチャートを参照しながら、図１に示すスキャンパス回
路の動作について説明する。図３に示すように、スキャ
ンイネーブル信号ＳＥがローレベルに保持されていると
き、スキャンパス回路がスキャンモード動作を行わず、
各スキャン記憶装置ＤＦＦi において、それぞれのデー
タ入力端子Ｄi に入力された信号が選択回路ＳＥＬによ
って選択され、フリップフロップＦＦに入力される。ク
ロック信号ＣＬＫの立ち上がりエッジにおいて、それぞ
れの出力端子Ｑi に出力される。
【００６６】スキャンイネーブル信号ＳＥとクロック信
号ＣＬＫが同期して、相互にハイレベルおよびローレベ
ルの信号をとることによって、図１に示すスキャンパス
回路においてスキャンモード動作が行われる。スキャン
イネーブル信号ＳＥがハイレベルに保持されていると
き、クロック信号ＣＬＫの立ち上がりエッジにおいて、
各スキャン記憶装置ＤＦＦi の選択回路によってそれぞ
れのスキャンデータ入力端子ＳＩi に入力された信号が
選択され、各スキャン記憶装置ＤＦＦi に入力され、ク
ロック信号ＣＬＫの立ち上がりエッジにおいてそれぞれ
の出力端子Ｑi に出力される。
号ＣＬＫが同期して、相互にハイレベルおよびローレベ
ルの信号をとることによって、図１に示すスキャンパス
回路においてスキャンモード動作が行われる。スキャン
イネーブル信号ＳＥがハイレベルに保持されていると
き、クロック信号ＣＬＫの立ち上がりエッジにおいて、
各スキャン記憶装置ＤＦＦi の選択回路によってそれぞ
れのスキャンデータ入力端子ＳＩi に入力された信号が
選択され、各スキャン記憶装置ＤＦＦi に入力され、ク
ロック信号ＣＬＫの立ち上がりエッジにおいてそれぞれ
の出力端子Ｑi に出力される。
【００６７】また、スキャンイネーブル信号ＳＥの立ち
下がりエッジにおいて、それぞれのスキャン記憶装置Ｄ
ＦＦi に保持されている信号がラッチ回路ＬＡＴのスキ
ャンデータ出力端子ＳＯi に出力され、次段のスキャン
記憶装置ＤＦＦi+1 のスキャンデータ入力端子ＳＩi+1
に入力される。また、各スキャン記憶装置ＤＦＦi のス
キャンデータ出力端子ＳＯi に出力された信号がダイナ
ミック型ラッチ回路によって、スキャンイネーブル信号
ＳＥがハイレベルになったあと、一定の時間に保持され
るので、次のクロック信号ＣＬＫの立ち上がりエッジに
おいて、次段のスキャン記憶装置ＤＦＦi+1 に読み込ま
れ、出力される。
下がりエッジにおいて、それぞれのスキャン記憶装置Ｄ
ＦＦi に保持されている信号がラッチ回路ＬＡＴのスキ
ャンデータ出力端子ＳＯi に出力され、次段のスキャン
記憶装置ＤＦＦi+1 のスキャンデータ入力端子ＳＩi+1
に入力される。また、各スキャン記憶装置ＤＦＦi のス
キャンデータ出力端子ＳＯi に出力された信号がダイナ
ミック型ラッチ回路によって、スキャンイネーブル信号
ＳＥがハイレベルになったあと、一定の時間に保持され
るので、次のクロック信号ＣＬＫの立ち上がりエッジに
おいて、次段のスキャン記憶装置ＤＦＦi+1 に読み込ま
れ、出力される。
【００６８】このように、スキャンイネーブル信号ＳＥ
とクロック信号ＣＬＫが同期して、相互にハイレベルと
ローレベルをとることによって、スキャンパス回路のス
キャンパス入力端子ＳＩ0 に入力されたスキャンデータ
がスキャン記憶装置ＤＦＦ1，ＤＦＦ2 ，…，ＤＦＦn
によって順次転送され、最後にスキャンパス回路のスキ
ャンパス出力端子ＳＯに出力される。また、スキャンデ
ータ出力端子ＳＯi の出力タイミングがスキャンイネー
ブル信号ＳＥによって制御されているので、クロック信
号ＣＬＫにスキューが生じても、スキャンモード動作に
おける誤シフトが回避される。
とクロック信号ＣＬＫが同期して、相互にハイレベルと
ローレベルをとることによって、スキャンパス回路のス
キャンパス入力端子ＳＩ0 に入力されたスキャンデータ
がスキャン記憶装置ＤＦＦ1，ＤＦＦ2 ，…，ＤＦＦn
によって順次転送され、最後にスキャンパス回路のスキ
ャンパス出力端子ＳＯに出力される。また、スキャンデ
ータ出力端子ＳＯi の出力タイミングがスキャンイネー
ブル信号ＳＥによって制御されているので、クロック信
号ＣＬＫにスキューが生じても、スキャンモード動作に
おける誤シフトが回避される。
【００６９】以上説明したように、本実施形態によれ
ば、複数のスキャン記憶装置ＤＦＦ1，ＤＦＦ2 ，…，
ＤＦＦn によって構成されたスキャンパス回路におい
て、スキャンパス入力端子ＳＩ0 が１段目のスキャン記
憶装置ＤＦＦ1 のスキャンデータ入力端子ＳＩ1 に接続
され、そして、前段のスキャンデータ出力端子ＳＯi が
後段のスキャン記憶装置ＤＦＦi+1 のスキャンデータ入
力端子ＳＩi+1 に接続され、最後段のスキャンデータ出
力端子ＳＯn がスキャンパス出力端子ＳＯに接続され、
スキャンイネーブルＳＥがハイレベルのとき、クロック
信号ＣＬＫの立ち上がりエッジでスキャンデータ入力端
子ＳＩi に入力された信号が選択され、スキャンイネー
ブル信号ＳＥの立ち下がりエッジでスキャンデータ出力
端子ＳＯi に出力されるので、スキャンイネーブル信号
ＳＥとクロック信号ＣＬＫが相互にハイレベルとローレ
ベルをとることによって、スキャンモード動作が行わ
れ、クロック信号ＣＬＫのスキューが生じても、誤シフ
トが回避でき、シフト動作が正しく行える。
ば、複数のスキャン記憶装置ＤＦＦ1，ＤＦＦ2 ，…，
ＤＦＦn によって構成されたスキャンパス回路におい
て、スキャンパス入力端子ＳＩ0 が１段目のスキャン記
憶装置ＤＦＦ1 のスキャンデータ入力端子ＳＩ1 に接続
され、そして、前段のスキャンデータ出力端子ＳＯi が
後段のスキャン記憶装置ＤＦＦi+1 のスキャンデータ入
力端子ＳＩi+1 に接続され、最後段のスキャンデータ出
力端子ＳＯn がスキャンパス出力端子ＳＯに接続され、
スキャンイネーブルＳＥがハイレベルのとき、クロック
信号ＣＬＫの立ち上がりエッジでスキャンデータ入力端
子ＳＩi に入力された信号が選択され、スキャンイネー
ブル信号ＳＥの立ち下がりエッジでスキャンデータ出力
端子ＳＯi に出力されるので、スキャンイネーブル信号
ＳＥとクロック信号ＣＬＫが相互にハイレベルとローレ
ベルをとることによって、スキャンモード動作が行わ
れ、クロック信号ＣＬＫのスキューが生じても、誤シフ
トが回避でき、シフト動作が正しく行える。
【００７０】第２実施形態 図４は、本発明に係るスキャン記憶装置の第２の実施形
態を示す回路図であり、本第２の実施形態におけるスキ
ャン記憶装置ＤＦＦａ1 の構成を示す図である。なお、
本第２の実施形態において、各スキャン記憶装置ＤＦＦ
ａ1 ，ＤＦＦａ 2 ，…，ＤＦＦａn によって構成された
スキャンパス回路は図１に示すスキャンパス回路と同様
な構成を有するため、本実施形態のスキャンパス回路の
回路図を省略する。また、本実施形態における各スキャ
ン記憶装置ＤＦＦａ1 ，ＤＦＦａ 2 ，…，ＤＦＦａn が
同様な構成を有するので、ここで、スキャン記憶装置Ｄ
ＦＦａ1 を例に説明する。
態を示す回路図であり、本第２の実施形態におけるスキ
ャン記憶装置ＤＦＦａ1 の構成を示す図である。なお、
本第２の実施形態において、各スキャン記憶装置ＤＦＦ
ａ1 ，ＤＦＦａ 2 ，…，ＤＦＦａn によって構成された
スキャンパス回路は図１に示すスキャンパス回路と同様
な構成を有するため、本実施形態のスキャンパス回路の
回路図を省略する。また、本実施形態における各スキャ
ン記憶装置ＤＦＦａ1 ，ＤＦＦａ 2 ，…，ＤＦＦａn が
同様な構成を有するので、ここで、スキャン記憶装置Ｄ
ＦＦａ1 を例に説明する。
【００７１】図２において、Ｄ1 はスキャン記憶装置Ｄ
ＦＦａ1 のデータ入力端子、ＳＩ1はスキャンデータ入
力端子、ＳＥ1 はスキャンイネーブル信号入力端子、Ｓ
Ｅはスキャンイネーブル信号、ＸＳＥはスキャンイネー
ブル信号ＳＥの反転信号、ＣＬＫ1 はクロック信号ＣＬ
Ｋの入力端子、ＣＫはクロック信号ＣＬＫの同相信号、
ＸＣＫはクロック信号ＣＬＫの反転信号、Ｑ1 はスキャ
ン記憶装置ＤＦＦａ1のデータ出力端子、ＳＯ1 はスキ
ャンデータ出力端子、ＴＧ1 ，…，ＴＧ7 は転送ゲー
ト、ＩＮＶ1 ，…，ＩＮＶ8 はインバータ、ＮＡＮＤは
ナンド回路、Ｎ1，Ｎ2 はナンド回路ＮＡＮＤの入力端
子、ＮＤ1 ，…，ＮＤ5 はノードをそれぞれ示してい
る。
ＦＦａ1 のデータ入力端子、ＳＩ1はスキャンデータ入
力端子、ＳＥ1 はスキャンイネーブル信号入力端子、Ｓ
Ｅはスキャンイネーブル信号、ＸＳＥはスキャンイネー
ブル信号ＳＥの反転信号、ＣＬＫ1 はクロック信号ＣＬ
Ｋの入力端子、ＣＫはクロック信号ＣＬＫの同相信号、
ＸＣＫはクロック信号ＣＬＫの反転信号、Ｑ1 はスキャ
ン記憶装置ＤＦＦａ1のデータ出力端子、ＳＯ1 はスキ
ャンデータ出力端子、ＴＧ1 ，…，ＴＧ7 は転送ゲー
ト、ＩＮＶ1 ，…，ＩＮＶ8 はインバータ、ＮＡＮＤは
ナンド回路、Ｎ1，Ｎ2 はナンド回路ＮＡＮＤの入力端
子、ＮＤ1 ，…，ＮＤ5 はノードをそれぞれ示してい
る。
【００７２】図４に示すように、転送ゲートＴＧ1 ，Ｔ
Ｇ2 およびインバータＩＮＶ1 によって、選択回路ＳＥ
Ｌが構成され、転送ゲートＴＧ3 ，ＴＧ4 ，ＴＧ5 ，Ｔ
Ｇ6とインバータＩＮＶ2 ，ＩＮＶ3 ，ＩＮＶ4 ，ＩＮ
Ｖ5 によって、フリップフロップＦＦが構成され、転送
ゲートＴＧ7 とナンド回路ＮＡＮＤによって、ラッチ回
路ＬＡＴａが構成される。
Ｇ2 およびインバータＩＮＶ1 によって、選択回路ＳＥ
Ｌが構成され、転送ゲートＴＧ3 ，ＴＧ4 ，ＴＧ5 ，Ｔ
Ｇ6とインバータＩＮＶ2 ，ＩＮＶ3 ，ＩＮＶ4 ，ＩＮ
Ｖ5 によって、フリップフロップＦＦが構成され、転送
ゲートＴＧ7 とナンド回路ＮＡＮＤによって、ラッチ回
路ＬＡＴａが構成される。
【００７３】図４と図２とを比べてみると、本第２の実
施形態におけるスキャン記憶装置ＤＦＦａ1 はスキャン
データ出力端子ＳＯ1 に接続されているラッチ回路ＬＡ
Ｔａが図２に示すスキャン記憶装置ＤＦＦ1 のラッチ回
路ＬＡＴとは異なる。他の回路構成はすべて同様である
ので、以下、転送ゲートＴＧ7 とナンド回路ＮＡＮＤに
よって構成されたラッチ回路についてのみ説明を行う。
施形態におけるスキャン記憶装置ＤＦＦａ1 はスキャン
データ出力端子ＳＯ1 に接続されているラッチ回路ＬＡ
Ｔａが図２に示すスキャン記憶装置ＤＦＦ1 のラッチ回
路ＬＡＴとは異なる。他の回路構成はすべて同様である
ので、以下、転送ゲートＴＧ7 とナンド回路ＮＡＮＤに
よって構成されたラッチ回路についてのみ説明を行う。
【００７４】図４に示すように、ラッチ回路ＬＡＴａに
おいて、転送ゲートＴＧ7 の入力端子がフリップフロッ
プＦＦのノードＮＤ4 に接続され、転送ゲートＴＧ7 の
出力端子がナンド回路ＮＡＮＤの入力端子Ｎ1 に接続さ
れ、ナンド回路ＮＡＮＤの入力端子Ｎ2 がスキャンイネ
ーブル信号ＳＥの入力端子に接続されている。転送ゲー
トＴＧ7 を構成するｐＭＯＳトランジスタのゲートがス
キャンイネーブル信号ＳＥの入力端子に接続され、転送
ゲートＴＧ7 を構成するｎＭＯＳトランジスタのゲート
がスキャンイネーブル信号ＳＥの反転信号ＸＳＥの入力
端子に接続されている。
おいて、転送ゲートＴＧ7 の入力端子がフリップフロッ
プＦＦのノードＮＤ4 に接続され、転送ゲートＴＧ7 の
出力端子がナンド回路ＮＡＮＤの入力端子Ｎ1 に接続さ
れ、ナンド回路ＮＡＮＤの入力端子Ｎ2 がスキャンイネ
ーブル信号ＳＥの入力端子に接続されている。転送ゲー
トＴＧ7 を構成するｐＭＯＳトランジスタのゲートがス
キャンイネーブル信号ＳＥの入力端子に接続され、転送
ゲートＴＧ7 を構成するｎＭＯＳトランジスタのゲート
がスキャンイネーブル信号ＳＥの反転信号ＸＳＥの入力
端子に接続されている。
【００７５】上述した構成において、スキャンイネーブ
ル信号ＳＥがハイレベルに保持されているとき、転送ゲ
ートＴＧ7 が非導通状態にあり、ノードＮＤ4 の信号が
ナンド回路ＮＡＮＤの入力端子に出力されず、転送ゲー
トＴＧ7 の出力端子にある寄生容量によって、転送ゲー
トＴＧ7 が非導通状態に切り換えられる直前の信号レベ
ルが保持され、ナンド回路ＮＡＮＤの入力端子Ｎ1 に入
力される。また、ナンド回路ＮＡＮＤの他方の入力端子
Ｎ2 にハイレベルのスキャンイネーブル信号ＳＥが入力
されているので、入力端子Ｎ1 の信号がナンド回路ＮＡ
ＮＤによって反転され、スキャンデータ出力端子ＳＯ1
に出力される。
ル信号ＳＥがハイレベルに保持されているとき、転送ゲ
ートＴＧ7 が非導通状態にあり、ノードＮＤ4 の信号が
ナンド回路ＮＡＮＤの入力端子に出力されず、転送ゲー
トＴＧ7 の出力端子にある寄生容量によって、転送ゲー
トＴＧ7 が非導通状態に切り換えられる直前の信号レベ
ルが保持され、ナンド回路ＮＡＮＤの入力端子Ｎ1 に入
力される。また、ナンド回路ＮＡＮＤの他方の入力端子
Ｎ2 にハイレベルのスキャンイネーブル信号ＳＥが入力
されているので、入力端子Ｎ1 の信号がナンド回路ＮＡ
ＮＤによって反転され、スキャンデータ出力端子ＳＯ1
に出力される。
【００７６】スキャンイネーブル信号ＳＥがローレベル
に保持されているとき、転送ゲートＴＧ7 が導通状態に
保持され、ノードＮＤ4 の信号が導通状態にある転送ゲ
ートＴＧ7 を介してナンド回路ＮＡＮＤの入力端子Ｎ1
に入力される。一方、ナンド回路ＮＡＮＤの入力端子Ｎ
2 にはローレベルのスキャンイネーブル信号ＳＥが入力
されているので、ナンド回路ＮＡＮＤの出力端子がハイ
レベルに保持される。すなわち、ラッチ回路ＬＡＴａが
リセットされる。
に保持されているとき、転送ゲートＴＧ7 が導通状態に
保持され、ノードＮＤ4 の信号が導通状態にある転送ゲ
ートＴＧ7 を介してナンド回路ＮＡＮＤの入力端子Ｎ1
に入力される。一方、ナンド回路ＮＡＮＤの入力端子Ｎ
2 にはローレベルのスキャンイネーブル信号ＳＥが入力
されているので、ナンド回路ＮＡＮＤの出力端子がハイ
レベルに保持される。すなわち、ラッチ回路ＬＡＴａが
リセットされる。
【００７７】上述したように、スキャンイネーブル信号
ＳＥがローレベルに保持されているとき、転送ゲートＴ
Ｇ7 が導通状態にあり、ノードＮＤ4 の信号が導通状態
にある転送ゲートＴＧ7 を介してナンド回路ＮＡＮＤの
入力端子Ｎ1 に入力される。また、このとき、ナンド回
路ＮＡＮＤの入力端子Ｎ2 にローレベルのスキャンイネ
ーブル信号ＳＥが入力されているので、ナンド回路ＮＡ
ＮＤの出力端子ＳＯ1がハイレベルに保持され、ラッチ
回路ＬＡＴａがリセットされる。
ＳＥがローレベルに保持されているとき、転送ゲートＴ
Ｇ7 が導通状態にあり、ノードＮＤ4 の信号が導通状態
にある転送ゲートＴＧ7 を介してナンド回路ＮＡＮＤの
入力端子Ｎ1 に入力される。また、このとき、ナンド回
路ＮＡＮＤの入力端子Ｎ2 にローレベルのスキャンイネ
ーブル信号ＳＥが入力されているので、ナンド回路ＮＡ
ＮＤの出力端子ＳＯ1がハイレベルに保持され、ラッチ
回路ＬＡＴａがリセットされる。
【００７８】一方、スキャンイネーブル信号ＳＥの立ち
上がりエッジにおいて、転送ゲートＴＧ7 が非導通状態
に切り換えられ、転送ゲートＴＧ7 の出力端子がその直
前のレベルの保持される。一方、ナンド回路ＮＡＮＤの
入力端子Ｎ2 に入力されたスキャンイネーブル信号ＳＥ
もローレベルからハイレベルに切り換わるので、ナンド
回路ＮＡＮＤの出力端子ＳＯ1 に入力端子Ｎ1 に入力さ
れた信号の反転信号が出力される。
上がりエッジにおいて、転送ゲートＴＧ7 が非導通状態
に切り換えられ、転送ゲートＴＧ7 の出力端子がその直
前のレベルの保持される。一方、ナンド回路ＮＡＮＤの
入力端子Ｎ2 に入力されたスキャンイネーブル信号ＳＥ
もローレベルからハイレベルに切り換わるので、ナンド
回路ＮＡＮＤの出力端子ＳＯ1 に入力端子Ｎ1 に入力さ
れた信号の反転信号が出力される。
【００７９】図５は本第２の実施形態におけるスキャン
パス回路の動作を示すタイミングチャートである。図４
に示すように、まず、スキャンイネーブル信号ＳＥがロ
ーレベルに保持されているとき、スキャンパス回路が通
常モード動作が行われ、各スキャン記憶装置の選択回路
ＳＥＬにおいては、データ入力端子Ｄi に入力された信
号が選択され、クロック信号ＣＬＫの立ち上がりエッジ
で選択された信号が各スキャン記憶装置のフリップフロ
ップＦＦに入力され、データ出力端子Ｑi に出力され
る。また、スキャンイネーブル信号ＳＥがローレベルに
保持されているとき、スキャンパス回路の各スキャン記
憶装置において、スキャンデータ出力端子ＳＯi がハイ
レベルに保持される。
パス回路の動作を示すタイミングチャートである。図４
に示すように、まず、スキャンイネーブル信号ＳＥがロ
ーレベルに保持されているとき、スキャンパス回路が通
常モード動作が行われ、各スキャン記憶装置の選択回路
ＳＥＬにおいては、データ入力端子Ｄi に入力された信
号が選択され、クロック信号ＣＬＫの立ち上がりエッジ
で選択された信号が各スキャン記憶装置のフリップフロ
ップＦＦに入力され、データ出力端子Ｑi に出力され
る。また、スキャンイネーブル信号ＳＥがローレベルに
保持されているとき、スキャンパス回路の各スキャン記
憶装置において、スキャンデータ出力端子ＳＯi がハイ
レベルに保持される。
【００８０】次いで、スキャンイネーブル信号ＳＥがク
ロック信号ＣＬＫに同期して相互にハイレベルとローレ
ベルをとる場合、スキャンパス回路がスキャンモード動
作が行われ、ラッチ回路ＬＡＴａにおいて、スキャンイ
ネーブル信号ＳＥの立ち上がりエッジで各スキャン記憶
装置のスキャンデータ出力端子ＳＯi に入力側の選択回
路ＳＥＬによって選択された入力信号が出力される。そ
して、クロック信号ＣＬＫの立ち上がりエッジで、スキ
ャンイネーブル信号ＳＥがハイレベルに保持されている
ので、入力側の選択回路によってスキャンデータ入力端
子ＳＩi に入力されたスキャンデータが選択され、各ス
キャン記憶装置のデータ出力端子Ｑi に出力される。
ロック信号ＣＬＫに同期して相互にハイレベルとローレ
ベルをとる場合、スキャンパス回路がスキャンモード動
作が行われ、ラッチ回路ＬＡＴａにおいて、スキャンイ
ネーブル信号ＳＥの立ち上がりエッジで各スキャン記憶
装置のスキャンデータ出力端子ＳＯi に入力側の選択回
路ＳＥＬによって選択された入力信号が出力される。そ
して、クロック信号ＣＬＫの立ち上がりエッジで、スキ
ャンイネーブル信号ＳＥがハイレベルに保持されている
ので、入力側の選択回路によってスキャンデータ入力端
子ＳＩi に入力されたスキャンデータが選択され、各ス
キャン記憶装置のデータ出力端子Ｑi に出力される。
【００８１】スキャンイネーブル信号ＳＥがローレベル
に保持されているとき、前述のように、各スキャン記憶
装置のラッチ回路ＬＡＴａがリセットされ、スキャンデ
ータ出力端子ＳＯi がハイレベルに保持され、そして、
スキャンイネーブル信号ＳＥの立ち上がりエッジで、ス
キャン記憶装置の選択回路によって選択されたスキャン
データがスキャンデータ出力端子ＳＯi に出力される。
に保持されているとき、前述のように、各スキャン記憶
装置のラッチ回路ＬＡＴａがリセットされ、スキャンデ
ータ出力端子ＳＯi がハイレベルに保持され、そして、
スキャンイネーブル信号ＳＥの立ち上がりエッジで、ス
キャン記憶装置の選択回路によって選択されたスキャン
データがスキャンデータ出力端子ＳＯi に出力される。
【００８２】なお、図５に示すように、スキャンイネー
ブル信号ＳＥとクロック信号ＣＬＫが同期して相互にハ
イレベルとローレベルをとるので、クロック信号ＣＬＫ
の立ち上がりエッジにおいて、スキャンイネーブル信号
ＳＥがハイレベルに保持され、各スキャン記憶装置の入
力側の選択回路ＳＥＬにおいて、スキャンデータ入力端
子ＳＩi に入力されたスキャンデータが選択されるの
で、スキャンイネーブル信号ＳＥとクロック信号ＣＬＫ
が同期して連続にハイレベルとローレベルを相互にとる
ことによって、スキャンパス入力端子ＳＩ0 に入力され
た信号が各スキャン記憶装置によって順次転送され、最
後にスキャンパス出力端子ＳＯに出力され、スキャンモ
ード動作が行われる。
ブル信号ＳＥとクロック信号ＣＬＫが同期して相互にハ
イレベルとローレベルをとるので、クロック信号ＣＬＫ
の立ち上がりエッジにおいて、スキャンイネーブル信号
ＳＥがハイレベルに保持され、各スキャン記憶装置の入
力側の選択回路ＳＥＬにおいて、スキャンデータ入力端
子ＳＩi に入力されたスキャンデータが選択されるの
で、スキャンイネーブル信号ＳＥとクロック信号ＣＬＫ
が同期して連続にハイレベルとローレベルを相互にとる
ことによって、スキャンパス入力端子ＳＩ0 に入力され
た信号が各スキャン記憶装置によって順次転送され、最
後にスキャンパス出力端子ＳＯに出力され、スキャンモ
ード動作が行われる。
【００８３】このように、スキャンモード動作時以外の
とき、たとえば、通常モードの動作時スキャンデータ出
力端子ＳＯi がハイレベルに設定されているので、スキ
ャンモード動作時以外のときラッチ回路の出力信号が変
化しないため、ラッチ回路およびスキャンパス配線の充
放電による消費電力の増加が抑制できる。また、スキャ
ンデータ出力端子ＳＯi の出力タイミングがスキャンイ
ネーブル信号ＳＥによって制御されるので、クロック信
号ＣＬＫにスキューが生じても、スキャンモード動作時
の誤シフトが回避される。
とき、たとえば、通常モードの動作時スキャンデータ出
力端子ＳＯi がハイレベルに設定されているので、スキ
ャンモード動作時以外のときラッチ回路の出力信号が変
化しないため、ラッチ回路およびスキャンパス配線の充
放電による消費電力の増加が抑制できる。また、スキャ
ンデータ出力端子ＳＯi の出力タイミングがスキャンイ
ネーブル信号ＳＥによって制御されるので、クロック信
号ＣＬＫにスキューが生じても、スキャンモード動作時
の誤シフトが回避される。
【００８４】以上説明したように、本実施形態におい
て、スキャンパス回路において各スキャン記憶装置の転
送ゲートＴＧ7 とナンド回路ＮＡＮＤによってラッチ回
路ＬＡＴａが構成され、スキャンイネーブル信号ＳＥが
ローレベルに保持されているとき、転送ゲートＴＧ7 が
導通状態に保持され、ノードＮＤ4 の信号がナンド回路
ＮＡＮＤの入力端子Ｎ1 に転送され、またナンド回路Ｎ
ＡＮＤの出力端子ＳＯ1がハイレベルに保持され、スキ
ャンイネーブル信号ＳＥの立ち上がりエッジで、転送ゲ
ートＴＧ7 が非導通状態に切り換えられ、転送ゲートＴ
Ｇ7 の出力端子の寄生容量によってその直前の状態が保
持され、ナンド回路ＮＡＮＤによって反転され、出力端
子ＳＯ1 に出力されるので、スキャンイネーブル信号Ｓ
Ｅとクロック信号ＣＬＫが同期して相互にハイレベルと
ローレベルをとることによって、各スキャン記憶装置の
選択回路によってスキャンデータ入力端子ＳＩi に入力
されたスキャンデータが選択され、スキャンイネーブル
信号ＳＥの立ち上がりエッジでスキャンデータ出力端子
ＳＯi に出力され、クロック信号ＣＬＫのスキューによ
る誤動作せずにスキャンモード動作が行われ、ラッチ回
路およびスキャンパス配線の低消費電力化が実現でき
る。
て、スキャンパス回路において各スキャン記憶装置の転
送ゲートＴＧ7 とナンド回路ＮＡＮＤによってラッチ回
路ＬＡＴａが構成され、スキャンイネーブル信号ＳＥが
ローレベルに保持されているとき、転送ゲートＴＧ7 が
導通状態に保持され、ノードＮＤ4 の信号がナンド回路
ＮＡＮＤの入力端子Ｎ1 に転送され、またナンド回路Ｎ
ＡＮＤの出力端子ＳＯ1がハイレベルに保持され、スキ
ャンイネーブル信号ＳＥの立ち上がりエッジで、転送ゲ
ートＴＧ7 が非導通状態に切り換えられ、転送ゲートＴ
Ｇ7 の出力端子の寄生容量によってその直前の状態が保
持され、ナンド回路ＮＡＮＤによって反転され、出力端
子ＳＯ1 に出力されるので、スキャンイネーブル信号Ｓ
Ｅとクロック信号ＣＬＫが同期して相互にハイレベルと
ローレベルをとることによって、各スキャン記憶装置の
選択回路によってスキャンデータ入力端子ＳＩi に入力
されたスキャンデータが選択され、スキャンイネーブル
信号ＳＥの立ち上がりエッジでスキャンデータ出力端子
ＳＯi に出力され、クロック信号ＣＬＫのスキューによ
る誤動作せずにスキャンモード動作が行われ、ラッチ回
路およびスキャンパス配線の低消費電力化が実現でき
る。
【００８５】第３実施形態 図６は、本発明に係るスキャン記憶装置の第３の実施形
態を示す回路図であり、本第３の実施形態におけるスキ
ャン記憶装置ＤＦＦｂ1 の構成を示す図である。なお、
本第３の実施形態における各スキャン記憶装置ＤＦＦｂ
1 ，ＤＦＦｂ2，…，ＤＦＦｂn が同様な構成を有する
ので、ここで、スキャン記憶装置ＤＦＦｂ1 を例に説明
する。図６において、Ｄ1 はスキャン記憶装置ＤＦＦｂ
1 のデータ入力端子、ＳＩ1はスキャンデータ入力端
子、ＳＥ1 はスキャンイネーブル信号入力端子、ＳＥは
スキャンイネーブル信号、ＸＳＥはスキャンイネーブル
信号ＳＥの反転信号、ＣＬＫ1 はクロック信号ＣＬＫの
入力端子、ＣＫはクロック信号ＣＬＫの同相信号、ＸＣ
Ｋはクロック信号ＣＬＫの反転信号、Ｑ1 はスキャン記
憶装置ＤＦＦｂ1のデータ出力端子、ＳＯ1 はスキャン
データ出力端子、ＴＧ1 ，…，ＴＧ8 は転送ゲート、Ｉ
ＮＶ1 ，…，ＩＮＶ9 はインバータ、ＮＤ1 ，…，ＮＤ
6 はノードをそれぞれ示している。
態を示す回路図であり、本第３の実施形態におけるスキ
ャン記憶装置ＤＦＦｂ1 の構成を示す図である。なお、
本第３の実施形態における各スキャン記憶装置ＤＦＦｂ
1 ，ＤＦＦｂ2，…，ＤＦＦｂn が同様な構成を有する
ので、ここで、スキャン記憶装置ＤＦＦｂ1 を例に説明
する。図６において、Ｄ1 はスキャン記憶装置ＤＦＦｂ
1 のデータ入力端子、ＳＩ1はスキャンデータ入力端
子、ＳＥ1 はスキャンイネーブル信号入力端子、ＳＥは
スキャンイネーブル信号、ＸＳＥはスキャンイネーブル
信号ＳＥの反転信号、ＣＬＫ1 はクロック信号ＣＬＫの
入力端子、ＣＫはクロック信号ＣＬＫの同相信号、ＸＣ
Ｋはクロック信号ＣＬＫの反転信号、Ｑ1 はスキャン記
憶装置ＤＦＦｂ1のデータ出力端子、ＳＯ1 はスキャン
データ出力端子、ＴＧ1 ，…，ＴＧ8 は転送ゲート、Ｉ
ＮＶ1 ，…，ＩＮＶ9 はインバータ、ＮＤ1 ，…，ＮＤ
6 はノードをそれぞれ示している。
【００８６】転送ゲートＴＧ1 ，ＴＧ2 およびインバー
タＩＮＶ1 によって、選択回路ＳＥＬが構成され、転送
ゲートＴＧ3 ，ＴＧ4 ，ＴＧ5 ，ＴＧ6 とインバータＩ
ＮＶ 2 ，ＩＮＶ3 ，ＩＮＶ4 ，ＩＮＶ5 によって、フリ
ップフロップＦＦが構成され、転送ゲートＴＧ7 ，ＴＧ
8 とインバータＩＮＶ8 ，ＩＮＶ9 によって、ラッチ回
路ＬＡＴｂが構成される。
タＩＮＶ1 によって、選択回路ＳＥＬが構成され、転送
ゲートＴＧ3 ，ＴＧ4 ，ＴＧ5 ，ＴＧ6 とインバータＩ
ＮＶ 2 ，ＩＮＶ3 ，ＩＮＶ4 ，ＩＮＶ5 によって、フリ
ップフロップＦＦが構成され、転送ゲートＴＧ7 ，ＴＧ
8 とインバータＩＮＶ8 ，ＩＮＶ9 によって、ラッチ回
路ＬＡＴｂが構成される。
【００８７】図６と図２とを比べてみると、本第３の実
施形態におけるスキャン記憶装置ＤＦＦｂ1 はスキャン
データ出力端子ＳＯ1 に接続されたラッチ回路ＬＡＴｂ
が図２に示すスキャン記憶装置ＤＦＦ1 のラッチ回路Ｌ
ＡＴとは異なる。他の回路構成はすべて同様であるの
で、以下、転送ゲートＴＧ7 ，ＴＧ8 とインバータＩＮ
Ｖ8 ，ＩＮＶ9 によって構成されたラッチ回路ＬＡＴｂ
についてのみ説明を行う。
施形態におけるスキャン記憶装置ＤＦＦｂ1 はスキャン
データ出力端子ＳＯ1 に接続されたラッチ回路ＬＡＴｂ
が図２に示すスキャン記憶装置ＤＦＦ1 のラッチ回路Ｌ
ＡＴとは異なる。他の回路構成はすべて同様であるの
で、以下、転送ゲートＴＧ7 ，ＴＧ8 とインバータＩＮ
Ｖ8 ，ＩＮＶ9 によって構成されたラッチ回路ＬＡＴｂ
についてのみ説明を行う。
【００８８】図６に示すように、本第３の実施形態にお
けるスキャン記憶装置ＤＦＦｂ1 のフリップフロップＦ
ＦのノードＮＤ4 とスキャンデータ出力端子ＳＯ1 との
間に、転送ゲートＴＧ7 ，ＴＧ8 とインバータＩＮ
Ｖ8 ，ＩＮＶ9 によって構成されたスタティック型ラッ
チ回路ＬＡＴｂが設けられているので、低電圧化に伴う
ダイナミック型ラッチ回路の動作不安定という問題が解
消でき、低電圧で動作する場合でも安定したスキャンモ
ード動作が実現できる。
けるスキャン記憶装置ＤＦＦｂ1 のフリップフロップＦ
ＦのノードＮＤ4 とスキャンデータ出力端子ＳＯ1 との
間に、転送ゲートＴＧ7 ，ＴＧ8 とインバータＩＮ
Ｖ8 ，ＩＮＶ9 によって構成されたスタティック型ラッ
チ回路ＬＡＴｂが設けられているので、低電圧化に伴う
ダイナミック型ラッチ回路の動作不安定という問題が解
消でき、低電圧で動作する場合でも安定したスキャンモ
ード動作が実現できる。
【００８９】ラッチ回路ＬＡＴｂにおいて、ノードＮＤ
4 が転送ゲートＴＧ7 を介してノードＮＤ6 に接続さ
れ、ノードＮＤ6 がインバータＩＮＶ8 を介してスキャ
ンデータ出力端子ＳＯ1 に接続され、さらに、スキャン
データ出力端子ＳＯ1 がインバータＩＮＶ9 、転送ゲー
トＴＧ8 を介して、ノードＮＤ6 に接続されている。
4 が転送ゲートＴＧ7 を介してノードＮＤ6 に接続さ
れ、ノードＮＤ6 がインバータＩＮＶ8 を介してスキャ
ンデータ出力端子ＳＯ1 に接続され、さらに、スキャン
データ出力端子ＳＯ1 がインバータＩＮＶ9 、転送ゲー
トＴＧ8 を介して、ノードＮＤ6 に接続されている。
【００９０】転送ゲートＴＧ7 を構成するｐＭＯＳトラ
ンジスタのゲートがスキャンイネーブル信号ＳＥの入力
端子に接続され、転送ゲートＴＧ7 を構成するｎＭＯＳ
トランジスタのゲートがスキャンイネーブル信号ＳＥの
反転信号ＸＳＥの入力端子に接続されている。転送ゲー
トＴＧ8 を構成するｐＭＯＳトランジスタのゲートがス
キャンイネーブル信号ＳＥの反転信号ＸＳＥの入力端子
に接続され、転送ゲートＴＧ8 を構成するｎＭＯＳトラ
ンジスタのゲートがスキャンイネーブル信号ＳＥの入力
端子に接続されている。
ンジスタのゲートがスキャンイネーブル信号ＳＥの入力
端子に接続され、転送ゲートＴＧ7 を構成するｎＭＯＳ
トランジスタのゲートがスキャンイネーブル信号ＳＥの
反転信号ＸＳＥの入力端子に接続されている。転送ゲー
トＴＧ8 を構成するｐＭＯＳトランジスタのゲートがス
キャンイネーブル信号ＳＥの反転信号ＸＳＥの入力端子
に接続され、転送ゲートＴＧ8 を構成するｎＭＯＳトラ
ンジスタのゲートがスキャンイネーブル信号ＳＥの入力
端子に接続されている。
【００９１】上述したように、転送ゲートＴＧ7 ，ＴＧ
8 とインバータＩＮＶ8 ，ＩＮＶ9によってスタティッ
ク型ラッチ回路ＬＡＴｂが構成される。スキャンイネー
ブル信号ＳＥがローレベルに保持されているとき、転送
ゲートＴＧ7 が導通状態に保持され、ノードＮＤ4 の信
号が導通状態にある転送ゲートＴＧ7 を介して、さらに
転送ゲートＴＧ7 と直列に接続されているインバータＩ
ＮＶ8 を介して反転され、スキャンデータ出力端子ＳＯ
1 に出力される。
8 とインバータＩＮＶ8 ，ＩＮＶ9によってスタティッ
ク型ラッチ回路ＬＡＴｂが構成される。スキャンイネー
ブル信号ＳＥがローレベルに保持されているとき、転送
ゲートＴＧ7 が導通状態に保持され、ノードＮＤ4 の信
号が導通状態にある転送ゲートＴＧ7 を介して、さらに
転送ゲートＴＧ7 と直列に接続されているインバータＩ
ＮＶ8 を介して反転され、スキャンデータ出力端子ＳＯ
1 に出力される。
【００９２】スキャンイネーブル信号ＳＥの立ち上がり
エッジにおいて、転送ゲートＴＧ7が非導通状態に切り
換えられ、転送ゲートＴＧ8 が導通状態に切り換えられ
る。このとき、ノードＮＤ6 の信号がインバータＩＮＶ
8 を介して反転され、スキャンデータ出力端子ＳＯ1 に
出力される。また、スキャンデータ出力端子ＳＯ1 の信
号がインバータＩＮＶ9 を介して反転され、さらにイン
バータＩＮＶ9 と直列に接続され、導通状態にある転送
ゲートＴＧ8 を介して、ノードＮＤ6 にフィードバック
されるので、ノードＮＤ6 の信号レベルがスキャンイネ
ーブル信号ＳＥがハイレベルに保持されている間、ラッ
チされる。
エッジにおいて、転送ゲートＴＧ7が非導通状態に切り
換えられ、転送ゲートＴＧ8 が導通状態に切り換えられ
る。このとき、ノードＮＤ6 の信号がインバータＩＮＶ
8 を介して反転され、スキャンデータ出力端子ＳＯ1 に
出力される。また、スキャンデータ出力端子ＳＯ1 の信
号がインバータＩＮＶ9 を介して反転され、さらにイン
バータＩＮＶ9 と直列に接続され、導通状態にある転送
ゲートＴＧ8 を介して、ノードＮＤ6 にフィードバック
されるので、ノードＮＤ6 の信号レベルがスキャンイネ
ーブル信号ＳＥがハイレベルに保持されている間、ラッ
チされる。
【００９３】以上説明したように、本第３の実施形態に
よれば、スキャン記憶装置のスキャンデータ出力端子Ｓ
Ｏ1 の前にスタティック型のラッチ回路ＬＡＴｂを設
け、スキャンイネーブル信号ＳＥによってラッチ回路の
導通状態およびラッチ動作を制御するので、クロック信
号ＣＬＫのスキューによる誤動作が回避でき、さらに、
スタティック型ラッチ回路を使用することによって、わ
ずかの回路面積の増加によって、低電圧で動作する場合
でも安定したスキャンモード動作を実現できる。
よれば、スキャン記憶装置のスキャンデータ出力端子Ｓ
Ｏ1 の前にスタティック型のラッチ回路ＬＡＴｂを設
け、スキャンイネーブル信号ＳＥによってラッチ回路の
導通状態およびラッチ動作を制御するので、クロック信
号ＣＬＫのスキューによる誤動作が回避でき、さらに、
スタティック型ラッチ回路を使用することによって、わ
ずかの回路面積の増加によって、低電圧で動作する場合
でも安定したスキャンモード動作を実現できる。
【００９４】
【発明の効果】以上説明したように、本発明のスキャン
記憶装置およびスキャンパス回路によれば、半導体基板
の面積の増加および製造コストの増加が少なく、スキャ
ンモード動作時のクロックスキューによる誤シフトを回
避できる。また、本発明によれば、スキャンモード動作
時以外のとき、回路の消費電力の低減を図れ、さらに低
電圧化の場合でも安定したスキャンモード動作が実現で
きる利点がある。
記憶装置およびスキャンパス回路によれば、半導体基板
の面積の増加および製造コストの増加が少なく、スキャ
ンモード動作時のクロックスキューによる誤シフトを回
避できる。また、本発明によれば、スキャンモード動作
時以外のとき、回路の消費電力の低減を図れ、さらに低
電圧化の場合でも安定したスキャンモード動作が実現で
きる利点がある。
【図１】本発明に係るスキャン記憶装置の第１の実施形
態を示す回路図である。
態を示す回路図である。
【図２】第１の実施形態におけるスキャン記憶装置の構
成を示す回路図である。
成を示す回路図である。
【図３】第１の実施形態におけるスキャンパス回路のタ
イミングチャートである。
イミングチャートである。
【図４】第２の実施形態におけるスキャン記憶装置の構
成を示す回路図である。
成を示す回路図である。
【図５】第２の実施形態におけるスキャンパス回路のタ
イミングチャートである。
イミングチャートである。
【図６】第３の実施形態におけるスキャン記憶装置の構
成を示す回路図である。
成を示す回路図である。
【図７】従来例１のスキャンパス回路を示す回路図であ
る。
る。
【図８】従来例１のスキャン記憶装置の構成を示す回路
図である。
図である。
【図９】従来例１のスキャンパス回路のタイミングチャ
ートである。
ートである。
【図１０】クロックスキューによる誤動作を示す概念図
である。
である。
【図１１】クロックスキューによる誤動作を示すタイミ
ングチャートである。
ングチャートである。
【図１２】従来例２のスキャンパス回路を示す回路図で
ある。
ある。
【図１３】従来例２のスキャン記憶装置の構成を示す回
路図である。
路図である。
【図１４】従来例２のスキャンパス回路のタイミングチ
ャートである。
ャートである。
ＤＦ1 ，ＤＦ2 ，…，ＤＦn ，ＤＦａ1 ，ＤＦａ2 ，
…，ＤＦａn …スキャン記憶装置 ＤＦＦ1 ，ＤＦＦ2 ，…，ＤＦＦn ，ＤＦＦａ1 ，ＤＦ
Ｆａ2 ，…，ＤＦＦａ n ，ＤＦＦｂ1 ，ＤＦＦｂ2 ，
…，ＤＦＦｂn …スキャン記憶装置 Ｄ1 ，Ｄ2 ，…，Ｄn …データ入力端子 Ｑ1 ，Ｑ2 ，…，Ｑn …出力端子 ＳＩ0 …スキャンパス入力端子 ＳＩ1 ，ＳＩ2 ，…，ＳＩn …スキャンデータ入力端子 ＳＯ1 ，ＳＯ2 ，…，ＳＯn …スキャンデータ出力端子 ＳＥ0 ，ＳＥ1 ，…，ＳＥn …スキャンイネーブル信号
入力端子 ＣＬＫ0 ，ＣＬＫ1 ，ＣＬＫ2 …クロック信号入力端子 ＳＯ…スキャンパス出力端子 ＣＫ…クロック信号の同相信号 ＸＣＫ…クロック信号の反転信号 ＳＥ…スキャンイネーブル信号 ＸＳＥ…スキャンイネーブル信号の反転信号 ＴＧ1 ，…，ＴＧ8 …転送ゲート ＩＮＶ1 ，…，ＩＮＶ9 …インバータ ＮＤ1 ，…，ＮＤ6 …ノード ＮＡＮＤ…ナンド回路 Ｎ1 ，Ｎ2 …ナンド回路の入力端子 ＳＥＬ，ＳＥＬａ…選択回路 ＦＦ，ＦＦａ，ＦＦｂ…フリップフロップ ＬＡＴ，ＬＡＴａ，ＬＡＴｂ…ラッチ回路
…，ＤＦａn …スキャン記憶装置 ＤＦＦ1 ，ＤＦＦ2 ，…，ＤＦＦn ，ＤＦＦａ1 ，ＤＦ
Ｆａ2 ，…，ＤＦＦａ n ，ＤＦＦｂ1 ，ＤＦＦｂ2 ，
…，ＤＦＦｂn …スキャン記憶装置 Ｄ1 ，Ｄ2 ，…，Ｄn …データ入力端子 Ｑ1 ，Ｑ2 ，…，Ｑn …出力端子 ＳＩ0 …スキャンパス入力端子 ＳＩ1 ，ＳＩ2 ，…，ＳＩn …スキャンデータ入力端子 ＳＯ1 ，ＳＯ2 ，…，ＳＯn …スキャンデータ出力端子 ＳＥ0 ，ＳＥ1 ，…，ＳＥn …スキャンイネーブル信号
入力端子 ＣＬＫ0 ，ＣＬＫ1 ，ＣＬＫ2 …クロック信号入力端子 ＳＯ…スキャンパス出力端子 ＣＫ…クロック信号の同相信号 ＸＣＫ…クロック信号の反転信号 ＳＥ…スキャンイネーブル信号 ＸＳＥ…スキャンイネーブル信号の反転信号 ＴＧ1 ，…，ＴＧ8 …転送ゲート ＩＮＶ1 ，…，ＩＮＶ9 …インバータ ＮＤ1 ，…，ＮＤ6 …ノード ＮＡＮＤ…ナンド回路 Ｎ1 ，Ｎ2 …ナンド回路の入力端子 ＳＥＬ，ＳＥＬａ…選択回路 ＦＦ，ＦＦａ，ＦＦｂ…フリップフロップ ＬＡＴ，ＬＡＴａ，ＬＡＴｂ…ラッチ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年３月１３日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 3/356 Ｃ
Claims (6)
- 【請求項１】 クロック信号に同期してデータの入出力
を行う記憶素子を有し、少なくとも通常モード時は当該
記憶素子に読み込んだデータをデータ出力パスに出力
し、スキャンモード時は記憶素子に読み込んだデータ
を、次段の回路に接続されたスキャン出力パスに出力す
るスキャン記憶装置であって、 上記通常モード時と上記スキャンモード時とで異なるレ
ベルをとる制御信号の入力レベルに応じて、通常のデー
タまたはスキャンデータのいずれかを選択して上記記憶
素子に入力させる選択回路と、 上記制御信号が上記スキャンモード時のレベルで入力さ
れると、上記記憶素子の出力データを一定の時間保持し
て、上記スキャン出力パスに出力するスキャンデータ保
持回路とを有するスキャン記憶装置。 - 【請求項２】 上記スキャンデータ保持回路はダイナミ
ック型ラッチ回路によって構成されている請求項１に記
載のスキャン記憶装置。 - 【請求項３】 上記スキャンデータ保持回路はスタティ
ック型ラッチ回路によって構成されている請求項１に記
載のスキャン記憶装置。 - 【請求項４】 上記スキャンデータ保持回路は上記制御
信号が通常モード時のレベルのとき、リセットされる請
求項１に記載のスキャン記憶装置。 - 【請求項５】 上記ダイナミック型ラッチ回路はゲート
への上記制御信号の入力レベルに応じて、上記記憶素子
の出力データの伝搬制御を行う転送ゲートと、 上記転送ゲートの出力側に設けられた論理素子により構
成されている請求項２に記載のスキャン記憶装置。 - 【請求項６】 請求項１に記載のスキャン記憶装置が複
数縦列して接続されたスキャンパス回路であって、 前段のスキャン記憶装置のスキャンデータ保持回路の出
力が次段のスキャン記憶装置の選択回路の一入力端子に
接続され、かつ、制御信号の入力端子が各スキャン記憶
装置制御信号入力端子に並列に接続されているスキャン
パス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8010450A JPH09203767A (ja) | 1996-01-24 | 1996-01-24 | スキャン記憶装置およびスキャンパス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8010450A JPH09203767A (ja) | 1996-01-24 | 1996-01-24 | スキャン記憶装置およびスキャンパス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09203767A true JPH09203767A (ja) | 1997-08-05 |
Family
ID=11750488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8010450A Pending JPH09203767A (ja) | 1996-01-24 | 1996-01-24 | スキャン記憶装置およびスキャンパス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09203767A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005328547A (ja) * | 2004-05-15 | 2005-11-24 | Samsung Electronics Co Ltd | 制御信号発生器、スキャニング機能を行うラッチ回路、フリップフロップ及び前記フリップフロップの動作の制御方法 |
| US7584393B2 (en) * | 2005-06-07 | 2009-09-01 | Kabushiki Kaisha Toshiba | Scan test circuit and method of arranging the same |
| JP2010183541A (ja) * | 2009-02-09 | 2010-08-19 | Nec Corp | フリップフロップ回路 |
| JP2017055332A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 半導体集積回路 |
-
1996
- 1996-01-24 JP JP8010450A patent/JPH09203767A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005328547A (ja) * | 2004-05-15 | 2005-11-24 | Samsung Electronics Co Ltd | 制御信号発生器、スキャニング機能を行うラッチ回路、フリップフロップ及び前記フリップフロップの動作の制御方法 |
| US7584393B2 (en) * | 2005-06-07 | 2009-09-01 | Kabushiki Kaisha Toshiba | Scan test circuit and method of arranging the same |
| JP2010183541A (ja) * | 2009-02-09 | 2010-08-19 | Nec Corp | フリップフロップ回路 |
| JP2017055332A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 半導体集積回路 |
| US10187043B2 (en) | 2015-09-11 | 2019-01-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
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