JPH09200046A - 位相差制御ｐｌｌ回路 - Google Patents
位相差制御ｐｌｌ回路Info
- Publication number
- JPH09200046A JPH09200046A JP8025898A JP2589896A JPH09200046A JP H09200046 A JPH09200046 A JP H09200046A JP 8025898 A JP8025898 A JP 8025898A JP 2589896 A JP2589896 A JP 2589896A JP H09200046 A JPH09200046 A JP H09200046A
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- JP
- Japan
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- pll circuit
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- phase difference
- phase
- vco
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】従来のＰＬＬ回路は遅延量をＶＣＯの出力信号
の波長で決めるため、位相調整を行うには少なくともＶ
ＣＯの周波数を所望の周波数の２〜数十倍に上げないと
実用的な調整ができず、ＰＬＬ回路の出力周波数の上限
性能がＶＣＯによって制限されると云う問題があった。
本発明は上記課題を解決するためになされたものであっ
て容易に位相差を調整する手段を提供することを目的と
する。 【解決手段】位相比較器、ＬＰＦ、ＶＣＯ及び分周器に
よって構成され且つ、前記ＬＰＦをオペアンプを用いて
実現したＰＬＬ回路において、オペアンプの基準電圧を
調整することにより所望の入出力位相差を得られるよう
にしたＰＬＬ回路。
の波長で決めるため、位相調整を行うには少なくともＶ
ＣＯの周波数を所望の周波数の２〜数十倍に上げないと
実用的な調整ができず、ＰＬＬ回路の出力周波数の上限
性能がＶＣＯによって制限されると云う問題があった。
本発明は上記課題を解決するためになされたものであっ
て容易に位相差を調整する手段を提供することを目的と
する。 【解決手段】位相比較器、ＬＰＦ、ＶＣＯ及び分周器に
よって構成され且つ、前記ＬＰＦをオペアンプを用いて
実現したＰＬＬ回路において、オペアンプの基準電圧を
調整することにより所望の入出力位相差を得られるよう
にしたＰＬＬ回路。
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ回路に関し、
特に、演算増幅器（以下、オペアンプと云う）で構成し
たＬＰＦの非反転入力端子の印加電圧で入出力の位相差
を調整したＰＬＬ回路に関する。
特に、演算増幅器（以下、オペアンプと云う）で構成し
たＬＰＦの非反転入力端子の印加電圧で入出力の位相差
を調整したＰＬＬ回路に関する。
【０００２】
【従来の技術】従属同期方式を用いるデジタル網では、
ネットワーク内の高安定な基準クロックから必要な各種
周波数を生成してデータの交換、分配および多重化等を
行っている。この様なネットワークに接続する機器は、
基準クロックから必要な各種クロックを生成するためＰ
ＬＬ（Phase Locked Loop）回路を用いるのが一般的で
ある。入力信号から生成される出力信号波は、入力信号
と周波数及び位相関係を明確にしておく必要があるた
め、上記ＰＬＬ回路には出力信号を一定量だけ遅延させ
る位相差調整用機能がある。これらの機能を実現するた
めに、従来のＰＬＬ回路では図３に示すように位相比較
器（Phase Comparator）、ＬＰＦ（Low Passfilter）、
ＶＣＯ（Voltage Controlled Oscillator）、分周器（D
ivider）を直列接続しループを構成し、更に、遅延回路
（Delay Circuit）を並列接続してＰＬＬ回路を構成し
ていた。
ネットワーク内の高安定な基準クロックから必要な各種
周波数を生成してデータの交換、分配および多重化等を
行っている。この様なネットワークに接続する機器は、
基準クロックから必要な各種クロックを生成するためＰ
ＬＬ（Phase Locked Loop）回路を用いるのが一般的で
ある。入力信号から生成される出力信号波は、入力信号
と周波数及び位相関係を明確にしておく必要があるた
め、上記ＰＬＬ回路には出力信号を一定量だけ遅延させ
る位相差調整用機能がある。これらの機能を実現するた
めに、従来のＰＬＬ回路では図３に示すように位相比較
器（Phase Comparator）、ＬＰＦ（Low Passfilter）、
ＶＣＯ（Voltage Controlled Oscillator）、分周器（D
ivider）を直列接続しループを構成し、更に、遅延回路
（Delay Circuit）を並列接続してＰＬＬ回路を構成し
ていた。
【０００３】図３においてはＶＣＯの出力を分周器と遅
延回路とに入力し、遅延回路には更に分周器の出力を入
力することによって、所望の位相差の出力信号を得る。
この場合、ＶＣＯ出力は位相差の調整量を可変する際の
基準時間となり、分周器出力は所望の出力周波数クロッ
クとなる。遅延回路は分周器出力を任意のＶＣＯ出力の
波長の整数倍だけ遅らせる。また、分周器の役割の１つ
はＶＣＯの出力周波数を所定の分周比で分周し入力周波
数にロックさせるため出力端子ａから出力を位相比較器
に供給することと、他はＶＣＯの出力を任意の分周器比
で分周し出力端子ｂから所望の種々の出力周波数を得る
ためである。図４に示すＰＬＬ回路は図３に示したＰＬ
Ｌ回路の遅延回路をシフトレジスターに置き換えた回路
である。シフトレジスターの機能は良く知られているよ
うにクロック周波数で出力周波数を遅延させることであ
る。
延回路とに入力し、遅延回路には更に分周器の出力を入
力することによって、所望の位相差の出力信号を得る。
この場合、ＶＣＯ出力は位相差の調整量を可変する際の
基準時間となり、分周器出力は所望の出力周波数クロッ
クとなる。遅延回路は分周器出力を任意のＶＣＯ出力の
波長の整数倍だけ遅らせる。また、分周器の役割の１つ
はＶＣＯの出力周波数を所定の分周比で分周し入力周波
数にロックさせるため出力端子ａから出力を位相比較器
に供給することと、他はＶＣＯの出力を任意の分周器比
で分周し出力端子ｂから所望の種々の出力周波数を得る
ためである。図４に示すＰＬＬ回路は図３に示したＰＬ
Ｌ回路の遅延回路をシフトレジスターに置き換えた回路
である。シフトレジスターの機能は良く知られているよ
うにクロック周波数で出力周波数を遅延させることであ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
成のＰＬＬ回路は前記遅延量を段階的に変化させるもの
であり、その分解能はＶＣＯの出力信号の波長で決まる
ため、位相調整を行うには少なくともＶＣＯの周波数を
所望の出力周波数の２〜数十倍に上げないと実用的な調
整ができなかった。前記位相差を微調整しようとすると
さらにＶＣＯ出力周波数を上げることが必要となり、Ｐ
ＬＬ回路の出力周波数の上限性能がＶＣＯによって制限
されると云う問題があった。さらに、ＰＬＬ回路の基本
構成である位相比較器、ＬＰＦ、ＶＣＯおよび分周器の
他に遅延回路を付加することになり、回路構成が大きく
なると云う問題もあった。
成のＰＬＬ回路は前記遅延量を段階的に変化させるもの
であり、その分解能はＶＣＯの出力信号の波長で決まる
ため、位相調整を行うには少なくともＶＣＯの周波数を
所望の出力周波数の２〜数十倍に上げないと実用的な調
整ができなかった。前記位相差を微調整しようとすると
さらにＶＣＯ出力周波数を上げることが必要となり、Ｐ
ＬＬ回路の出力周波数の上限性能がＶＣＯによって制限
されると云う問題があった。さらに、ＰＬＬ回路の基本
構成である位相比較器、ＬＰＦ、ＶＣＯおよび分周器の
他に遅延回路を付加することになり、回路構成が大きく
なると云う問題もあった。
【０００５】
【課題を解決するための手段】位相比較器、ＬＰＦ、Ｖ
ＣＯ及び分周器によって構成し且つ、オペアンプを用い
て前記ＬＰＦを実現したＰＬＬ回路においてオペアンプ
の基準電圧を調整することにより所望の入出力位相差を
得られるようにしたＰＬＬ回路。
ＣＯ及び分周器によって構成し且つ、オペアンプを用い
て前記ＬＰＦを実現したＰＬＬ回路においてオペアンプ
の基準電圧を調整することにより所望の入出力位相差を
得られるようにしたＰＬＬ回路。
【０００６】
【発明の実施の形態】以下、本発明を図面に示した実施
の形態に基づいて詳細に説明する。本発明の理解を助け
るため、実施の形態例の説明に先だってＰＬＬ回路につ
いて簡単に述べる。ＰＬＬ回路は入力信号に位相同期し
た発振出力がえられる位相同期回路である。図５に基本
的なブロック図を示すが、位相比較器は入力信号ｆｓと
ＶＣＯ（電圧制御発振器）の出力ｆ0との位相差を検出
して差信号電圧を出力する。差信号電圧はＬＰＦ（低域
フィルタ）で不要な高周波分を除去した後、ＶＣＯの制
御電圧端子に加えられ、ＶＣＯでは発振周波数ｆ0を入
力信号ｆｓとの差が縮まるように動作する。従って、ｆ
ｓとｆ0との差が比較的近ければｆ0はｆｓにロックし、
その位相差も０になる。実際にはＰＬＬ回路は回路構成
が複雑であるが、現在では、全ブロックをＩＣ化したも
のが市販されており、周波数を扱う種々の回路例えば、
シンセサイザー、ＴＶ受像機のＡＦＣや標準信号発生器
等に広く応用されている。
の形態に基づいて詳細に説明する。本発明の理解を助け
るため、実施の形態例の説明に先だってＰＬＬ回路につ
いて簡単に述べる。ＰＬＬ回路は入力信号に位相同期し
た発振出力がえられる位相同期回路である。図５に基本
的なブロック図を示すが、位相比較器は入力信号ｆｓと
ＶＣＯ（電圧制御発振器）の出力ｆ0との位相差を検出
して差信号電圧を出力する。差信号電圧はＬＰＦ（低域
フィルタ）で不要な高周波分を除去した後、ＶＣＯの制
御電圧端子に加えられ、ＶＣＯでは発振周波数ｆ0を入
力信号ｆｓとの差が縮まるように動作する。従って、ｆ
ｓとｆ0との差が比較的近ければｆ0はｆｓにロックし、
その位相差も０になる。実際にはＰＬＬ回路は回路構成
が複雑であるが、現在では、全ブロックをＩＣ化したも
のが市販されており、周波数を扱う種々の回路例えば、
シンセサイザー、ＴＶ受像機のＡＦＣや標準信号発生器
等に広く応用されている。
【０００７】位相比較器としてはＩＣ化に適したディジ
タル形位相比較器や二重平衡チョッパ形位相比較器等が
あり、ＶＣＯの代表的なものとしてエミッタ結合形マル
チバイブレータやシュミットトリガ形回路等がある。ま
た、ＬＰＦは位相比較器からの雑音や不要な高周波成分
を除去する他、系か何らか原因でロックからはずれを生
じた場合には保持回路として動作する。具体的にはＲＣ
フィルタの他に回路動作が安定なＲＣアクティブフィル
タが用いられる。
タル形位相比較器や二重平衡チョッパ形位相比較器等が
あり、ＶＣＯの代表的なものとしてエミッタ結合形マル
チバイブレータやシュミットトリガ形回路等がある。ま
た、ＬＰＦは位相比較器からの雑音や不要な高周波成分
を除去する他、系か何らか原因でロックからはずれを生
じた場合には保持回路として動作する。具体的にはＲＣ
フィルタの他に回路動作が安定なＲＣアクティブフィル
タが用いられる。
【０００８】図１に示したＰＬＬ回路は位相比較器、Ｌ
ＰＦ、ＶＣＯおよび分周器の直列接続で閉ループを構成
している。位相比較器、ＶＣＯおよび分周器について
は、一般的に用いられている回路でよい。前述したよう
に従属同期方式を用いるデジタル網では、基準信号から
生成される各種信号波は、基準信号と周波数及び位相関
係を明確にしておく必要があるため、位相調整機能を追
加してある。本発明の特徴はＬＰＦにあり、オペアンプ
の出力と反転入力端の間に帰還回路として直列ＲＣ回路
を挿入し非反転入力端に基準電圧を印加した積分型アク
ティブフィルタであって、さらにＰＬＬ回路の入出力信
号間位相差を調整するために基準電圧を任意に可変出来
るようにしたものである。例えば、非反転入力端に可変
分圧器を接続しこれによって基準電圧を可変し、簡単に
所望の位相差を得ることができる。このように極めて簡
単な構成で入力の位相差調整が可能となる。
ＰＦ、ＶＣＯおよび分周器の直列接続で閉ループを構成
している。位相比較器、ＶＣＯおよび分周器について
は、一般的に用いられている回路でよい。前述したよう
に従属同期方式を用いるデジタル網では、基準信号から
生成される各種信号波は、基準信号と周波数及び位相関
係を明確にしておく必要があるため、位相調整機能を追
加してある。本発明の特徴はＬＰＦにあり、オペアンプ
の出力と反転入力端の間に帰還回路として直列ＲＣ回路
を挿入し非反転入力端に基準電圧を印加した積分型アク
ティブフィルタであって、さらにＰＬＬ回路の入出力信
号間位相差を調整するために基準電圧を任意に可変出来
るようにしたものである。例えば、非反転入力端に可変
分圧器を接続しこれによって基準電圧を可変し、簡単に
所望の位相差を得ることができる。このように極めて簡
単な構成で入力の位相差調整が可能となる。
【０００９】本発明は図１のＰＬＬ回路におけるＬＰＦ
の構成に関するものであり、ＬＰＦ以外の装置は従来と
同様な動作を行う。本発明の動作原理について位相比較
器も含めた図２を用いて詳細に説明する。図２において
θｓは入力信号（基準信号）の位相、θ0は比較信号
（出力信号）の位相、αθは位相比較器の出力およびＲ
１、Ｒ２及びＣ２はオペアンプを用いたアクティブフィ
ルタを構成する抵抗及びコンデンサの素子値とする。ま
たＹはフィルタの出力、ｘは非反転入力端子に印加する
位相差調整電圧である。
の構成に関するものであり、ＬＰＦ以外の装置は従来と
同様な動作を行う。本発明の動作原理について位相比較
器も含めた図２を用いて詳細に説明する。図２において
θｓは入力信号（基準信号）の位相、θ0は比較信号
（出力信号）の位相、αθは位相比較器の出力およびＲ
１、Ｒ２及びＣ２はオペアンプを用いたアクティブフィ
ルタを構成する抵抗及びコンデンサの素子値とする。ま
たＹはフィルタの出力、ｘは非反転入力端子に印加する
位相差調整電圧である。
【００１０】図２において位相比較器出力は２つの入力
信号の位相差（θ0−θｓ）に比例した出力αθとな
る。即ち、αを任意の比例定数として
信号の位相差（θ0−θｓ）に比例した出力αθとな
る。即ち、αを任意の比例定数として
【００１１】
【数１】
【００１２】の様に表される。また、後段のアクティブ
フィルタは入力αθに対して出力Ｙを得る。式で表すと
フィルタは入力αθに対して出力Ｙを得る。式で表すと
【００１３】
【数２】
【００１４】となる。ここでｘ＝０であれば、通常の完
全積分型フィルタとなる。いま、ｘ＝α・Δθなる電圧
を加えると、出力Ｙは
全積分型フィルタとなる。いま、ｘ＝α・Δθなる電圧
を加えると、出力Ｙは
【００１５】
【数３】
【００１６】となる。ＰＬＬはロック状態で出力Ｙが一
定値Ｃに収束するので、この状態では
定値Ｃに収束するので、この状態では
【００１７】
【数４】
【００１８】が成り立つ。よって
【００１９】
【数５】
【００２０】従って
【００２１】
【数６】
【００２２】となり、位相差（θ0−θｓ）はΔθで安
定する。Δθはｘの変数であるから非反転入力端子に印
加する電圧を可変することによって、任意の位相差を設
定することが出来る。
定する。Δθはｘの変数であるから非反転入力端子に印
加する電圧を可変することによって、任意の位相差を設
定することが出来る。
【００２３】例えば、入力信号の位相をθｓ、比較信号
の位相をθ0とし、この２信号の位相差としてπ／４[ra
d]を得ようとする場合には
の位相をθ0とし、この２信号の位相差としてπ／４[ra
d]を得ようとする場合には
【００２４】
【数７】
【００２５】ボルトの電圧を印加すればよい。上述した
ように、本発明のＰＬＬ回路を用いれば基準信号に対し
種々の位相差を有する種々の周波数の出力信号を得るこ
とが容易にできる。
ように、本発明のＰＬＬ回路を用いれば基準信号に対し
種々の位相差を有する種々の周波数の出力信号を得るこ
とが容易にできる。
【００２６】
【発明の効果】本発明は、以上説明したように構成した
ので、従来に比べて本発明のＰＬＬ回路はオペアンプの
非反転入力端子に印加する基準電圧を変化させることに
より、ＰＬＬ回路の入出力信号の位相差を容易に微調整
することが出来、簡単な構成でしかも高精度の調整がで
きる。
ので、従来に比べて本発明のＰＬＬ回路はオペアンプの
非反転入力端子に印加する基準電圧を変化させることに
より、ＰＬＬ回路の入出力信号の位相差を容易に微調整
することが出来、簡単な構成でしかも高精度の調整がで
きる。
【図１】本発明のＬＰＦを含んで構成したＰＬＬ回路の
ブロック図を示す図である。
ブロック図を示す図である。
【図２】本発明のオペアンプを用いた積分型ＬＰＦと位
相比較器のブロック図を示す図である。
相比較器のブロック図を示す図である。
【図３】遅延回路を含んだ従来のＰＬＬ回路のブロック
図を示す図である。
図を示す図である。
【図４】シフトレジスタを含む従来のＰＬＬ回路のブロ
ック図を示す図である。
ック図を示す図である。
【図５】ＰＬＬ回路の動作原理を説明するブロック図示
す図である。
す図である。
θｓ……入力信号の位相 θ0……比較信号の位相 αθ……位相比較器の出力 Ｒ１、Ｒ２……抵抗 Ｃ２……コンデンサ Ｙ……アクティブフィルタの出力 ｘ……位相差調整電圧
Claims (1)
- 【請求項１】位相比較器、ＬＰＦ、ＶＣＯ及び分周器を
直列接続しループを構成したＰＬＬ回路において、前記
ＬＰＦをオペアンプを用いて構成すると共に前記オペア
ンプの基準電圧を調整することにより所望の入出力位相
差を得られるようにしたことを特徴とする位相差制御Ｐ
ＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8025898A JPH09200046A (ja) | 1996-01-19 | 1996-01-19 | 位相差制御ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8025898A JPH09200046A (ja) | 1996-01-19 | 1996-01-19 | 位相差制御ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09200046A true JPH09200046A (ja) | 1997-07-31 |
Family
ID=12178619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8025898A Pending JPH09200046A (ja) | 1996-01-19 | 1996-01-19 | 位相差制御ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09200046A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348198B1 (ko) * | 1999-10-19 | 2002-08-09 | 닛뽄덴끼 가부시끼가이샤 | 동작 전압의 증가 없이 위상 오프셋을 감소시킬 수 있는위상 동기 루프 회로 |
| KR100767319B1 (ko) * | 2000-06-28 | 2007-10-17 | 톰슨 라이센싱 | 고주파 발진기 |
| CN116436459A (zh) * | 2023-06-12 | 2023-07-14 | 牛芯半导体(深圳)有限公司 | 一种校准电路 |
-
1996
- 1996-01-19 JP JP8025898A patent/JPH09200046A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348198B1 (ko) * | 1999-10-19 | 2002-08-09 | 닛뽄덴끼 가부시끼가이샤 | 동작 전압의 증가 없이 위상 오프셋을 감소시킬 수 있는위상 동기 루프 회로 |
| KR100767319B1 (ko) * | 2000-06-28 | 2007-10-17 | 톰슨 라이센싱 | 고주파 발진기 |
| CN116436459A (zh) * | 2023-06-12 | 2023-07-14 | 牛芯半导体(深圳)有限公司 | 一种校准电路 |
| CN116436459B (zh) * | 2023-06-12 | 2024-03-01 | 牛芯半导体(深圳)有限公司 | 一种校准电路 |
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