JPH09160076A - 表示装置用アレイ基板及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 製造歩留まりを低下させることなく走査線と
画素電極とを重複させて補助容量を形成することがで
き、さらに高開口率化を達成することができる表示装置
用アレイ基板を提供する。 【解決手段】 走査線(111) と、この上の第１絶縁膜(1
15),(117) 、この上の半導体膜(120) 、半導体膜(120)
に電気的に接続されるソース電極(126b)及びドレイン電
極(126a)とを含む薄膜トランジスタ(112) と、ドレイン
電極(126a)から導出されて走査線(111) と略直交する信
号線(110) と、ソース電極(126b)と電気的に接続される
画素電極(131) とを備え、画素電極(131) は少なくとも
信号線(110) 上に配置される第２絶縁膜(127) を介して
ソース電極(126b)に電気的に接続され、かつ画素電極(1
31) は隣接する走査線(111) からの延在領域(113) と第
１及び第２絶縁膜(115),(117),(127) を介して重複して
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等の
平面表示装置に用いられる表示装置用アレイ基板及びそ
の製造方法に関する。

【０００２】

【従来の技術】近年、ＣＲＴディスプレイに代わる平面
型の表示装置が盛んに開発されており、中でも液晶表示
装置は軽量、薄型、低消費電力等の利点から特に注目を
集めている。

【０００３】例えば、各表示画素毎にスイッチ素子が配
置された光透過型のアクティブマトリクス型の液晶表示
装置を例にとり説明する。アクティブマトリクス型液晶
表示装置は、アレイ基板と対向基板との間に配向膜を介
して液晶層が保持されて成っている。アレイ基板は、ガ
ラスや石英等の透明絶縁基板上に複数本の信号線と走査
線とが格子状に配置され、各交点部分にアモルファスシ
リコン（以下、ａ−Ｓｉ：Ｈと略称する。）等の半導体
薄膜を用いた薄膜トランジスタ（以下、ＴＦＴと略称す
る。）が接続されている。そしてＴＦＴのゲート電極は
走査線に、ドレイン電極は信号線にそれぞれ電気的に接
続され、さらにソース電極は画素電極を構成する透明導
電材料、例えばＩＴＯ(Indium-Tin-Oxide)に電気的に接
続されている。

【０００４】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯから成る対向電極が配置され、またカラー表示を
実現するのであればカラーフィルタ層が配置されて構成
されている。

【０００５】

【発明が解決しようとする課題】ところで、上記した液
晶表示装置においては、ＴＦＴの寄生容量、あるいは画
素電極と対向電極間に生じるリーク電流等により、画素
電極の電位は変動するため、画素電極と絶縁膜を介して
重複して補助容量線を配することで画素容量（ＣＬｃ）
と並列な補助容量（Ｃｓ）を設け、これにより画素電位
の変動を抑えることが知られている。

【０００６】しかしながら、この補助容量線は、製造工
数の増大を防ぐため走査線材料等と同一材料である光不
透過性材料で構成されることが多く、このため補助容量
線の配置される領域は光不透過となり、開口率を低下さ
せてしまう。

【０００７】このようなことから、画素電極と、この画
素電極に隣接する走査線との間で補助容量を形成し、走
査線に印加される走査パルスを工夫することで画素電位
の変動を抑えつつ高い開口率を維持することが知られて
いる（特公平１−３４３９２号、米国特許第４６２１２
６０号）。

【０００８】しかしながら、このような構成にあって
は、走査線と画素電極との重複部分に層間ショートが生
じやすく、製造歩留まりの低下を招く。

【０００９】また、このような構成によれば、走査線形
状を画素電極の周辺領域と重複するよう工夫することに
より、画素電極の表示に寄与する画素領域を旨く画定す
ることができるが、画素電極と走査線との重複部分で構
成される補助容量（Ｃｓ）が画素電位の変動を抑えるた
めに必要な容量値以上に増大する。したがって、走査パ
ルスの遅延を招き、画素電極への書込み不足、さらには
コントラスト比の低下を招く。走査パルスの遅延を抑え
るために走査線幅を増大することも考えられるが、その
場合は開口率の低下を招く。

【００１０】本発明は上記した技術課題に対処して成さ
れたもので、走査線と画素電極とを重複させて補助容量
を形成する表示装置用アレイ基板に関するもので、製造
歩留まりに優れ、さらに高開口率化が達成される表示装
置用アレイ基板及びその製造方法を提供することを目的
としている。

【００１１】また、本発明は、少ないマスク数で、製造
歩留まりを低下させることなく、高い生産性が確保され
る表示装置用アレイ基板及びその製造方法を提供するこ
とを目的としている。

【００１２】一方、少ないマスク数で、製造歩留まりを
低下させることなく、高い生産性が確保される表示装置
用アレイ基板及びその製造方法が提案されている（特開
平６−２０２１５３号、特開平６−２０８１３７号、米
国特許第５４８３０８２号）。このアレイ基板は、下記
のような構造を有している。

【００１３】ゲート端子部が、ゲート端子下部電極と、
その上のゲート絶縁膜と共通の層をなす絶縁膜及びパッ
シベーション膜に開口したコンタクトホールを介してゲ
ート端子下部電極上に積層され、画素電極と同一材料の
透明電極からなるゲート端子上部電極とから構成され、
補助容量部は、Ｃｓ電極と、その上の絶縁膜及びｉ型半
導体層からなる誘電体膜と、その上のｎ＋型半導体層及
び金属層からなる対向電極とから構成されている。

【００１４】しかしながら、この構造のアレイ基板であ
ると、補助容量部に電圧を印加する場合に、同じ電位で
印加しにくいという問題点があった。

【００１５】そこで、本発明は、上記問題点に鑑み、各
補助容量部に同じ電位で容易に印加する構造を有するア
レイ基板を提供する。

【００１６】

【課題を解決するための手段】請求項１に記載される発
明は、基板上に配置される走査線と、この上に配置され
る第１絶縁膜、この上に配置される半導体膜、前記半導
体膜に電気的に接続されるソース電極及びドレイン電極
とを含む薄膜トランジスタと、前記ドレイン電極から導
出されて前記走査線と略直交する信号線と、前記ソース
電極と電気的に接続される画素電極とを備えた表示装置
用アレイ基板において、前記画素電極は少なくとも前記
信号線上に配置される第２絶縁膜を介して前記ソース電
極に電気的に接続され、かつ、前記画素電極は隣接する
前記走査線と前記第１及び第２絶縁膜を介して重複して
いることを特徴とする表示装置用アレイ基板にある。

【００１７】請求項４記載の発明は、基板上に配置され
る走査線と、この上に配置される第１絶縁膜、この上に
配置される半導体膜、前記半導体膜上に配置されるチャ
ネル保護膜、前記半導体膜に電気的に接続されるソース
電極及びドレイン電極とを含む薄膜トランジスタと、前
記ドレイン電極から導出されて前記走査線と略直交する
信号線と、前記ソース電極と電気的に接続される画素電
極とを備えた表示装置用アレイ基板の製造方法におい
て、前記基板上に前記走査線を含む第１配線層を形成す
る工程と、前記第１絶縁膜、半導体被膜を堆積する工程
と、金属薄膜を堆積し、少なくとも前記金属薄膜及び前
記半導体膜を同一マスクに基づいてパターニングして前
記信号線、前記ソース電極及び前記ドレイン電極を含む
第２配線層を形成する工程と、第２絶縁膜を堆積し、前
記ソース電極に対応する前記第２絶縁膜に第１コンタク
トホールを形成する工程と、前記コンタクトホールを介
して前記ソース電極に電気的に接続されると共に、前記
走査線と前記第１及び第２絶縁膜を介して重複する前記
画素電極を形成する工程とを備えたことを特徴とする表
示装置用アレイ基板の製造方法にある。

【００１８】請求項１から請求項５の表示装置用アレイ
基板及びその製造方法によれば、走査線や信号線に対し
て少なくとも画素電極が絶縁膜を介して配置されている
ので、画素電極を各配線に対して十分に近接して配置す
ることができ、これにより高い開口率を達成することが
できる。また、例えば画素電極は隣接する走査線からの
延在領域と少なくとも第１及び第２絶縁膜の２つの絶縁
膜を介して重複して配置されているので、画素電極との
重複領域を増大しても絶縁不良による歩留まり低下を招
くことがない。

【００１９】また、上述した構成により、画素電極と走
査線との重複領域が増大しても、これにより補助容量が
大幅に増大されることを防ぐことができる。即ち、走査
線と画素電極とを重複させて補助容量を形成する場合、
補助容量が十分に大きいと走査線に係る容量付加が増大
し、これにより消費電力の増大、あるいは走査パルスの
遅延に伴う書込み不足、コントラスト比の低下といった
表示特性の劣化を招く。しかしながら、この発明によれ
ば、例えば画素電極の開口部分を確定するため、画素電
極の周辺と走査線の延在領域とを重複させるよう構成し
ても、画素電極は隣接する走査線からの延在領域と少な
くとも第１及び第２絶縁膜の２つの絶縁膜を介して重複
されるので、補助容量が大幅に増大されない。

【００２０】請求項９に記載される発明は、基板上に配
置される走査線と、この上に配置される第１絶縁膜、こ
の上に配置される半導体膜、前記半導体膜に電気的に接
続されるソース電極及びドレイン電極とを含む薄膜トラ
ンジスタと、前記ドレイン電極から導出されて前記走査
線と略直交する信号線と、前記ソース電極と電気的に接
続される画素電極とを備えた表示装置用アレイ基板の製
造方法において、前記走査線を形成する第１工程と、前
記第１絶縁膜及び半導体被膜を堆積する第２工程と、金
属薄膜を堆積し、前記金属薄膜及び前記半導体膜を同一
マスクに基づいてパターニングして前記信号線、前記ソ
ース電極及び前記ドレイン電極を形成する第３工程と、
第２絶縁膜を堆積し、前記ソース電極に対応する前記第
２絶縁膜に第１コンタクトホールを形成する第４工程
と、前記コンタクトホールを介して前記ソース電極に電
気的に接続されると共に、前記走査線と前記第１及び第
２絶縁膜を介して重複する前記画素電極を形成する第５
工程とを備え、また、前記薄膜トランジスタ以外の位置
であって前記画素電極と前記隣接する一または他の走査
線とのまたがった位置において、前記第２工程と同時
に、前記第１絶縁膜及び半導体被膜を堆積する工程と、
前記第３工程と同時に、前記金属薄膜を堆積し、前記金
属薄膜及び前記半導体膜を前記マスクに基づいてパター
ニングして前記光遮蔽層を形成する工程と、前記第４工
程と同時に、前記第２絶縁膜を堆積する工程と、前記第
５工程と同時に、前記一または他の走査線の一部を覆う
ように前記画素電極を形成する工程とを備えたことを特
徴とする表示装置用アレイ基板の製造方法にある。

【００２１】請求項１０に記載される発明は、基板上に
配置されゲート電極領域を含む複数本の走査線及び前記
走査線と略平行な補助容量線と、この上に配置される第
１絶縁膜、少なくとも前記ゲート電極領域上に配置され
る半導体膜、前記半導体膜に電気的に接続されるソース
電極及びドレイン電極とを含む薄膜トランジスタと、前
記薄膜トランジスタ上に配置される第２絶縁膜と、前記
ドレイン電極に前記第２絶縁膜を介して電気的に接続さ
れる前記走査線と略直交する信号線と、前記ソース電極
と前記第２絶縁膜を介して電気的に接続される画素電極
とを備えた表示装置用アレイ基板において、各前記補助
容量線は、前記各補助容量線と前記第１及び第２絶縁膜
を介して略直交する方向に配線された束ね配線を含み、
前記各補助容量線と前記束ね配線とは導電層を介して電
気的に接続される補助容量線連結部を含むことを特徴と
する表示装置用アレイ基板にある。

【００２２】請求項１４に記載される発明は、基板上に
配置される走査線と、この上に配置される第１絶縁膜、
この上に配置される半導体膜、前記半導体膜に電気的に
接続されるソース電極及びドレイン電極とを含む薄膜ト
ランジスタと、前記ドレイン電極から導出されて前記走
査線と略直交する信号線と、前記ソース電極と電気的に
接続される画素電極とを備えた表示装置用アレイ基板に
おいて、前記基板上の周縁部に位置する走査線端子部
に、前記走査線を引出す走査線引出し部が配され、前記
走査線引出し部は、前記走査線と同一の材料で形成した
第１導電層と、この第１導電層と絶縁層を介して前記信
号線と同一の材料で形成した第２導電層とを有し、前記
第１導電層と前記第２導電層とを前記画素電極と同一の
材料で形成した接続層で電気的に接続した表示装置用ア
レイ基板にある。

【００２３】請求項１５に記載される発明は、基板上に
配置される走査線と、この上に配置される第１絶縁膜、
この上に配置される半導体膜、前記半導体膜に電気的に
接続されるソース電極及びドレイン電極とを含む薄膜ト
ランジスタと、前記ドレイン電極から導出されて前記走
査線と略直交する信号線と、前記ソース電極と電気的に
接続される画素電極とを備えた表示装置用アレイ基板に
おいて、前記基板上の周縁部に位置する信号線端子部
に、前記信号線を引出す信号線引出し部が配され、前記
信号線引出し部は、前記走査線と同一の材料で形成した
第１導電層と、この第１導電層と絶縁層を介して前記信
号線と同一の材料で形成した第２導電層とを有し、前記
第１導電層と前記第２導電層とを前記画素電極と同一の
材料で形成した接続層で電気的に接続した表示装置用ア
レイ基板にある。

【００２４】請求項１６に記載される発明は、基板上に
配置され走査線と、この上に配置される第１絶縁膜、こ
の上に配置される半導体膜、前記半導体膜に電気的に接
続されるソース電極及びドレイン電極とを含む薄膜トラ
ンジスタと、前記薄膜トランジスタ上に配置される第２
絶縁膜と、前記ドレイン電極に前記第２絶縁膜を介して
電気的に接続される前記走査線と略直交する信号線と、
前記ソース電極と前記第２絶縁膜を介して電気的に接続
される画素電極と、前記信号線に信号線引出部を介して
電気的に接続される信号線端子部と、前記走査線に走査
線引出部を介して電気的に接続される走査線端子部とを
備えた表示装置用アレイ基板において、前記信号線端子
部及び走査線端子部は、前記走査線と同一の材料で形成
される第１導電層と、この第１導電層上に配置される前
記画素電極と同一の材料で形成される第２導電層とを備
えたことを特徴とする表示装置用アレイ基板にある。

【００２５】

【発明の実施の形態】第１の実施例 以下、本発明の第１の実施例の液晶表示装置(1) につい
て図１から図１３に基づいて説明する。

【００２６】この液晶表示装置(1) は、カラー表示が可
能な光透過型であって、図２に示すように、アレイ基板
(100) と対向基板(200) との間にポリイミド樹脂から成
り、互いに直交する方向に配向処理が成された配向膜(1
41),(241) を介して、ツイスト・ネマチック（ＴＮ）液
晶が保持されている。また、アレイ基板(100) と対向基
板(200) との外表面には、それぞれ偏光板(311)(313)が
貼り付けられて構成されている。

【００２７】図１は、アレイ基板(100) の概略平面図を
示すものであり、図中の下側が液晶表示装置(1) の画面
上側に位置するものであって、図中下側から上側に向か
って走査線が順次選択されるものである。

【００２８】アレイ基板(100) は、ガラス基板(101) 上
に配置される４８０本のＡｌ−Ｙ合金から成る走査線(1
11) を含み、各走査線(111) の一端は、ガラス基板(10
1) の一端辺(101a)側に引き出され、斜め配線部(150)
を経て走査線パッド(152) に電気的に接続される。ここ
では、走査線(111) をＡｌ−Ｙ合金で構成したが、Ｍｏ
−Ｔａ合金、Ｍｏ−Ｗ合金あるいはＡｌあるいはその合
金などで構成してもかまわない。

【００２９】アレイ基板(100) は、ガラス基板(101) 上
に走査線(111) と略直交する１９２０本のＭｏ−Ｗ合金
から成る信号線(110) を含み、各信号線(110) はガラス
基板(101) の他の一端辺(101b)側に引き出され、斜め配
線部(160) を経て信号線パッド(162) に電気的に接続さ
れる。ここでは、信号線(110) をＭｏ−Ｗ合金で構成し
たが、Ｍｏ−Ｔａ合金、Ａｌあるいは、その合金などで
構成してもかまわない。

【００３０】この走査線(111) と信号線(110) との交点
部分近傍には、ＴＦＴ(112) が配置されている。また、
このＴＦＴ(112) に接続されるＩＴＯから成る画素電極
(131) が、走査線(111) 及び信号線(110) 上に層間絶縁
膜(127) を介して配置されている。この層間絶縁膜(12
7) としては、窒化シリコン膜や酸化シリコン膜等の無
機絶縁膜あるいはアクリル系等の有機樹脂被膜で構成す
ることができるが、これら無機絶縁膜と有機樹脂被膜と
の多層膜で構成することにより、表面平滑性並びに層間
絶縁性はより一層向上される。

【００３１】（ＴＦＴ領域の構造）ＴＦＴ(112) 領域の
構造について説明する。

【００３２】各走査線(111) は、隣り合う画素電極(13
1) の信号線(110) に沿う端辺(131a),(131b) と重複す
るように細線状に延在される延在領域（113)を含む。画
素電極(131) と、画素電極(131) に対応する走査線(11
1) に対して前段の走査線(111)からの延在領域（113)と
の重複領域（ＯＳ）は、図６に示すように、第１ゲート
絶縁膜(115) 、第２ゲート絶縁膜(117) 及び層間絶縁膜
(127) を介して互いに重複され、この重複領域（ＯＳ）
により補助容量（Ｃｓ）が構成される。また、この実施
例では、画素電極(131) は前段の走査線(111) 自体とも
第１ゲート絶縁膜(115) 、第２ゲート絶縁膜(117) 及び
層間絶縁膜(127) を介して互いに重複され、この重複領
域でも補助容量（Ｃｓ）が構成される。

【００３３】このアレイ基板(100) に対向する対向基板
(200) は、ガラス基板(201) 上に配置され、ＴＦＴ(12
1) 領域、信号線(110) 及び走査線(111) と画素電極(13
1) との間隙を遮光するマトリクス状の樹脂性の遮光膜
(211) を含む。また、画素電極(131) に対応する領域に
は、それぞれ赤（Ｒ）、緑（Ｇ）及び青（Ｂ）のカラー
フィルタ(221) が配置され、この上に透明電極材料から
成る対向電極(231) が配置されて構成される。

【００３４】以上のように、この液晶表示装置(1) のア
レイ基板(100) によれば、信号線(110) 及び走査線(11
1) と画素電極(131) との間には、層間絶縁膜(127) 、
あるいは第１及び第２ゲート絶縁膜(115),(117) 及び層
間絶縁膜(127) がそれぞれ配置されているので、画素電
極(131) を各配線(110),(111) に対して充分に近接、も
しくは重畳して配置することができ、これにより高開口
率化を実現することができる。

【００３５】また、この実施例によれば、補助容量（Ｃ
ｓ）が画素電極(131) と、この画素電極(131) と隣接す
る走査線(111) から延在される延在領域(113) との間で
形成されるので、別途補助容量線等を配置する必要がな
く、一層の高開口率化が可能となる。特に、この実施例
では、ＴＦＴ(112) は、走査線(111) から信号線(110)
に沿って導出される領域をゲート電極として構成される
ため、画素電極(131)は前段の走査線(111) 自体にも重
畳させることができる。これにより、十分な補助容量
（Ｃｓ）の確保と高開口率化が同時に達成される。

【００３６】そして、画素電極(131) と走査線(111) 及
び延在領域(113) との間には、３種類の絶縁膜(115),(1
17),(127) がそれぞれ積層配置されているので、本実施
例の構造に起因した層間ショート等の発生も極めて軽減
される。

【００３７】ところで、この実施例では、画素領域が、
対向基板(200) に配置される遮光膜(211) ではなくアレ
イ基板(100) 上の走査線(111) 及びその延在領域(113)
によって画定される。従って、アレイ基板(100) と対向
基板(200) との合わせ精度によらず、走査線(111) をパ
ターニングする第１のマスクパターンと画素電極(131)
をパターニングする第５のマスクパターンとの合わせ精
度によってのみ決定されるので、アレイ基板(100) との
対向基板(200) との合わせずれを考慮して遮光膜(211)
幅にマージンを設ける必要がないので、更なる高開口率
の実現が可能となる。

【００３８】さらに、画素領域を画定するため、走査線
(111) の延在領域(113) を画素電極(131) の信号線(11
0) に沿う端辺(131a)(131b)に沿って十分に延在させて
も、この実施例によれば、画素電極(131) と走査線(11
1) の延在領域(113) との間には第１ゲート絶縁膜(115)
及び第２ゲート絶縁膜(117) の他に層間絶縁膜(127)
が配置されているので、生産性を損なうことなく補助容
量（Ｃｓ）の大幅な増大を抑えることができる。

【００３９】また、図５に示すように、信号線(110) の
輪郭と低抵抗半導体膜(124a)及び半導体膜(120) の輪郭
が一致している。さらに詳しくは、信号線(110) と走査
線(111) との交差部には、必ず第１乃至第２ゲート絶縁
膜(115),(117) の他に低抵抗半導体膜(124a)及び半導体
膜(120) が積層されている。このため、各パターニング
に際してマスクずれが生じても、信号線(110) と走査線
(111) との間の容量変動がなく、このため製品間で走査
線容量あるいは信号線容量の変動が軽減される。また、
信号線(110) と走査線(111) との交差部における静電
気、プロセス中でのゴミ、あるいは各絶縁膜(115),(11
7) のピンホールに起因する層間ショートも抑えられ、
これにより高い製造歩留まりが確保できる。

【００４０】さらに、図６に示すように、信号線(110)
の輪郭と低抵抗半導体膜(124a)及び半導体膜(120) の輪
郭が一致しているので、従来の如く別工程でパターニン
グされるのとは異なり、各パターニングに際してマスク
ずれが生じても、信号線(110) と走査線(111) の延在領
域(113) との間に生じる容量変動も十分に抑えることが
できる。

【００４１】また、信号線(110) と走査線(111) の延在
領域(113) とを重畳、即ち図６において信号線(111) を
介して隣接して配置される延在領域(113) を信号線(11
1) 下において接続する構造としても、信号線(110) と
走査線(111) の延在領域(113)との間には、各絶縁膜(11
5),(117) の他に半導体膜(120) が必ず配置されるの
で、静電気、プロセス中でのゴミ、あるいは各絶縁膜(1
15),(117) のピンホールに起因する層間ショートも抑え
られ、これにより高い製造歩留まりが確保できる。そし
て、このように信号線(111) と隣接する画素電極(131)
下に延在領域(113)を配する構成により、信号線(111)
と画素電極(131) との間の容量結合が延在領域(113) に
よってシールドされ、画素電極(131) の電位が信号線(1
11) の電位によって受ける影響を軽減できる。しかも、
信号線(111) と絶縁膜(115) ，(117)との間に配置され
る半導体膜(120) 及び低抵抗半導体膜(124a)の輪郭線が
信号線(111) の輪郭線と一致している。これらの理由か
ら、信号線(111) と画素電極(131) とを充分に近接配置
することができ、これにより一層の高開口率化が達成さ
れる。

【００４２】（走査線の外周部付近の構造）走査線(11
1) の外周部付近の構造について、図１及び図３に基づ
いて説明する。

【００４３】Ａｌ−Ｙ合金から成る走査線(111) は、ガ
ラス基板(101) の一端辺(101a)側に引き出され、斜め配
線部(150) 及び走査線パッド(152) に導かれる下層配線
部(111a)を形成している。

【００４４】斜め配線部(150) においては、走査線(11
1) から延在される下層配線部(111a)上には２層の絶縁
膜(115),(117) が積層配置されている。また、この２層
の絶縁膜(115),(117) の上には、半導体被膜(119) 、低
抵抗半導体被膜(123) 及び信号線(110) と同一工程で同
一材料であるＭｏ−Ｗ合金膜からなる上層配線部(125a)
が積層され、この上層配線部(125a) の上には層間絶縁
膜(127) が配置されている。

【００４５】そして、この斜め配線部(150) の基部にお
いては、一対を成す第１コンタクトホール(153) と第２
コンタクトホール(154) とがそれぞれ配線方向に沿って
近接して配置され、画素電極(131) と同一工程で同一材
料であるＩＴＯからなる走査線接続層(131) によって走
査線(111) から延在される下層配線部(111a)と上層配線
部(125a) とが第１コンタクトホール(153) 及び第２コ
ンタクトホール(154)を介して電気的に接続されてい
る。なお、第２コンタクトホール(154) は、下層配線部
(111a)の主表面の一部を露出するように２層の絶縁膜(1
15),(117) 、半導体被膜(119) 、低抵抗半導体被膜(12
3) 及び 上層配線部(125a) を貫通する開口であっ
て、第１コンタクトホール(153) は上層配線部(125a)の
主表面の一部を露出するように層間絶縁膜(127) を貫通
する開口である。

【００４６】また、走査線パッド(152) においては、や
はり一対を成す第１コンタクトホール(155) と第２コン
タクトホール(156) とがそれぞれ配線方向に沿って近接
して配置され、画素電極(131) と同一工程で同一材料で
あるＩＴＯからなる走査線接続層(131) によって走査線
(111) の下層配線部(111a)と上層配線部(125a) とが第
１コンタクトホール(155) 及び第２コンタクトホール(1
56) を介して電気的に接続されている。なお、第２コン
タクトホール(156) は、上述した第２コンタクトホール
(154) と同様に、下層配線部(111a)の主表面の一部を露
出するように２層の絶縁膜(115),(117) 、半導体被膜(1
19) 、低抵抗半導体被膜(123) 及び 上層配線部(125a)
を貫通する開口であって、第１コンタクトホール(15
5) は上述の第１コンタクトホール(153) と同様に上層
配線部(125a)の主表面の一部を露出するように層間絶縁
膜(127) を貫通する開口である。

【００４７】これにより、走査線(111) の斜め配線部(1
50) は、互いに別工程でパターニングされる信号線(11
0) と同一材料で同一工程で作製されるＭｏ−Ｗ合金膜
からなる上層配線部(125a) とＡｌ−Ｙ合金膜よりなる
走査線(111) から延在される下層配線部(111a)との積層
構造で構成され、この２層によって斜め配線部(150) の
基部と走査線パッド(152) とが電気的に接続される。

【００４８】このため、斜め配線部(150) において、上
層配線部(125a) または下層配線部(111a) の一方が断
線しても、他方が接続されているため、斜め配線部(15
0) での断線不良が極めて軽減される。

【００４９】また、斜め配線部(150) は、Ａｌを主体と
した低抵抗材料であるＡｌ−Ｙ合金膜よりなる下層配線
部(111a) を含むため、十分な低抵抗化が図れる。

【００５０】尚、この実施例では、第２コンタクトホー
ル(156) の領域、即ち下層配線部(111a)と走査線接続層
(131) との積層領域が主として走査線パッド(152) の接
続領域として機能する。

【００５１】（信号線の外周部付近の構造）信号線(11
0) の外周部付近の構造について、図１及び図４に基づ
いて説明する。

【００５２】走査線(111) と同一工程で同一材料から成
るＡｌ−Ｙ合金膜から成る下層配線部(111b) が、各信
号線(110) に対応してガラス基板(101) の一端辺(101b)
側の信号線(110) の斜め配線部(160) 及び信号線パッド
(162) に配置されている。

【００５３】斜め配線部(160) においては、下層配線部
(111b) の上には、２層の絶縁膜(115),(117) が配置さ
れている。また、この２層の絶縁膜(115),(117) の上
に、半導体被膜(119) 、低抵抗半導体被膜(123) 及び信
号線(110) から延在されるＭｏ−Ｗ合金膜からなる上層
配線部(125b)（信号線(110) ）が積層され、この上層配
線部(125b) 上には層間絶縁膜(127) が配置されてい
る。

【００５４】そして、この斜め配線部(160) の基部にお
いては、一対を成す第１コンタクトホール(163) と第２
コンタクトホール(164) とがそれぞれ配線方向に沿って
近接して配置され、画素電極(131) と同一工程で同一材
料であるＩＴＯからなる信号線接続層(131) によって信
号線(110) から延在される上層配線部(125b)と下層配線
部(111b) とが電気的に接続されている。なお、第２コ
ンタクトホール(164)は、下層配線部(111b)の主表面の
一部を露出するように２層の絶縁膜(115),(117) 、半導
体被膜(119) 、低抵抗半導体被膜(123) 及び 上層配線
部(125b) を貫通する開口であって、第１コンタクトホ
ール(163) は上層配線部(125b)の主表面の一部を露出す
るように層間絶縁膜(127) を貫通する開口である。

【００５５】また、信号線パッド(162) においては、や
はり一対を成す第１コンタクトホール(165) と第２コン
タクトホール(166) とがそれぞれ配線方向に近接して配
置され、画素電極(131) と同一工程で同一材料であるＩ
ＴＯからなる信号線接続層(131) によって信号線(110)
から延在される上層配線部(125b)と下層配線部(111b)と
が電気的に接続されている。なお、第２コンタクトホー
ル(166) は、上述した第２コンタクトホール(164) と同
様に、下層配線部(111b)の主表面の一部を露出するよう
に２層の絶縁膜(115),(117) 、半導体被膜(119) 、低抵
抗半導体被膜(123) 及び 上層配線部(125b) を貫通す
る開口であって、第１コンタクトホール(165) は上述の
第２コンタクトホール(163) と同様に上層配線部(125b)
の主表面の一部を露出するように層間絶縁膜(127) を貫
通する開口である。

【００５６】これにより、斜め配線部(160) において
は、Ｍｏ−Ｗ合金膜よりなる信号線(110) から延在され
る上層配線部(125b)と走査線(111) と同一工程で同一材
料であるＡｌ−Ｙ合金膜から成る下層配線部(111b) と
が積層配置され、この２層によって、斜め配線部(160)
の基部と信号線パッド(162) とを電気的に接続してい
る。

【００５７】そのため、斜め配線部(160) において、Ｍ
ｏ−Ｗ合金膜よりなる上層配線部(125b) またはＡｌ−
Ｙ合金膜から成る下層配線部(111b) の一方が断線して
も、他方が接続されているため、斜め配線部(160) に断
線不良が生じることが軽減される。

【００５８】また、斜め配線部(160) は、Ａｌを主体と
した低抵抗材料であるＡｌ−Ｙ合金膜よりなる下層配線
部(111b) を含むため、十分な低抵抗化が図れる。

【００５９】尚、この実施例では、第２コンタクトホー
ル(166) の領域、即ち下層配線部(111b)と走査線接続層
(131) との積層領域が主として信号線パッド(162) の接
続領域として機能する。

【００６０】上述した構成によれば、駆動ＩＣのバン
プ、ＦＰＣ（フレキシブル・プリント・サーキット）や
ＴＣＰ（テープ・キャリア・パッケージ）の電極等を信
号線パッド(162) 及び走査線パッド(152) にＡＣＦ（異
方性導電膜）等の接続層を介して電気的に接続する場合
に、信号線パッド(162) 及び走査線パッド(152) の構成
が実質的に同一であるため、信号線パッド(162) 及び走
査線パッド(152) の接続条件を等しくしても接続層に印
加される熱や圧力等が略等しくでき、これにより同一条
件での製造が可能となる。即ち、この実施例では、走査
線パッド(152) の接続領域は、主として走査線(111) か
ら導出されるＡｌ−Ｙ合金膜よりなる下層配線部(111a)
と画素電極(131) と同一材料であるＩＴＯからなる走査
線接続層(131) との積層構造で構成され、また信号線接
続パッド(162) の接続領域は、主として走査線(111) と
同時に形成されるＡｌ−Ｙ合金膜よりなる下層配線部(1
11b)と画素電極(131) と同一材料であるＩＴＯからなる
信号線接続層(131) との積層構造で構成されており、そ
の構造は実質的に同一である。

【００６１】（アレイ基板の製造工程）次に、このアレ
イ基板(100) の製造工程について、図７から図１３を参
照して詳細に説明する。

【００６２】（１）第１工程 図７に示すように、ガラス基板(101) 上にスパッターに
よりＡｌ−Ｙ合金膜、Ｍｏ膜をそれぞれ２００ｎｍ厚、
３０ｎｍ厚で連続して堆積し、第１のマスクパターンを
用いて露光し、現像、パターニング（第１のパターニン
グ）を経る。

【００６３】これにより、ガラス基板(101) 上に４８０
本の走査線(111) を作製すると共に、その一端辺(101a)
側において走査線(111) の斜め配線部(150) 及び走査線
パッド(152) を構成する下層配線部(111a)、一端辺(101
b)において信号線(110) の斜め配線部(160) 及び信号線
パッド(162) を構成する下層配線部(111b)をそれぞれ同
時に作製する。

【００６４】さらに、ＴＦＴ領域では走査線(111) と一
体で走査線(111) と直交する方向に導出されるゲート電
極を作製する。また、走査線(111) のパターニングの際
に走査線(111) と直交する方向に導出され、補助容量
（Ｃｓ）を形成するための延在領域(113) も同時に作製
しておく（図１参照）。

【００６５】（２）第２工程 第１工程の後、図８に示すように、プラズマＣＶＤ法に
より１５０ｎｍ厚の酸化シリコン膜から成る第１ゲート
絶縁膜(115) を堆積した後、さらに１５０ｎｍ厚の窒化
シリコン膜から成る第２ゲート絶縁膜(117) 、５０ｎｍ
厚のａ−Ｓｉ：Ｈから成る半導体被膜(119) 及び２００
ｎｍ厚の窒化シリコン膜から成るチャネル保護被膜(12
1) を連続的に大気にさらすことなく成膜する。

【００６６】（３）第３工程 第２工程の後、図９に示すように、走査線(111) をマス
クとした裏面露光技術により走査線(111) に自己整合的
にチャネル保護被膜(121) をパターニングし、さらにＴ
ＦＴ領域に対応するように第２のマスクパターンを用い
て露光し、現像、パターニング（第２のパターニング）
を経て、島状のチャネル保護膜(122) を作製する。

【００６７】（４）第４工程 第３工程の後、図１０に示すように、良好なオーミック
コンタクトが得られるように露出する半導体被膜(119)
表面を弗酸（ＨＦ）系溶液で処理し、プラズマＣＶＤ法
により不純物としてリンを含む３０ｎｍ厚のｎ＋ａ−Ｓ
ｉ：Ｈから成る低抵抗半導体被膜(123) を堆積し、さら
に３００ｎｍ厚のＭｏ−Ｗ合金膜(125)をスパッターに
より堆積する。

【００６８】（５）第５工程 第４工程の後、図１１に示すように、第３のマスクパタ
ーンを用いて露光、現像し、Ｍｏ−Ｗ合金膜(125) 、低
抵抗半導体被膜(123) 及び半導体被膜(119) を窒化シリ
コン膜から成る第１ゲート絶縁膜(115) あるいは第２ゲ
ート絶縁膜(117) とチャネル保護膜(122) とのエッチン
グ選択比を制御することにより、一括してプラズマエッ
チングによりパターニングする（第３のパターニン
グ）。

【００６９】これにより、ＴＦＴ領域においては、抵抗
半導体膜(124a)とソース電極(126b)とを一体に作製し、
低抵抗半導体膜(124b)及び信号線(110) と一体にドレイ
ン電極(126a)を作製する。

【００７０】走査線パッド(152) 及び斜め配線部(150)
の基部においては、下層配線部(111a)上に沿ってＭｏ−
Ｗ合金膜(125) をパターニングして上層配線部（125a）
を形成すると共に、上層配線部(125a)に沿って低抵抗半
導体被膜(123) 及び半導体被膜(119) を一括してパター
ニングする。これと同時に、上述した第２コンタクトホ
ール(154),(156) に対応する上層配線部(125a) 、低抵
抗半導体被膜(123) 及び半導体被膜(119) を貫通する開
口(154a),(156a) を作製する。

【００７１】同様に、信号線パッド(162) 及び斜め配線
部(160) の基部においても、下層配線部(111b)上に沿っ
てＭｏ−Ｗ合金膜(125) をパターニングして信号線(11
0) から延在される上層配線部（125b）を形成すると共
に、上層配線部(125b)に沿って低抵抗半導体被膜(123)
及び半導体被膜(119) を一括してパターニングする。こ
れと同時に、上述した第２コンタクトホール(164),(16
6) に対応する領域の上層配線部(125b) 、低抵抗半導
体被膜(123) 及び半導体被膜(119) を貫通する開口(164
a),(166a) を作製する。

【００７２】ここでは、 Ｍｏ−Ｗ合金膜(125) 、低抵
抗半導体被膜(123) 及び半導体被膜(119) をドライエッ
チングによりパターニングしたが、ウエットエッチング
でもかまわない。

【００７３】（６）第６工程 第５工程の後、この上に２００ｎｍ厚の窒化シリコン膜
から成る層間絶縁膜(127) を堆積する。

【００７４】そして、図１２に示すように、第４のマス
クパターンを用いて露光、現像し、ソース電極(126b)に
対応する領域の一部の層間絶縁膜(127) を除去してドラ
イエッチングによりコンタクトホール(129a) を形成す
る。

【００７５】走査線パッド(152) 及び斜め配線部(150)
の基部においては、開口(154a),(156a) に対応する第１
及び第２ゲート絶縁膜(117) と共に層間絶縁膜(127) を
一括して除去して第２コンタクトホール(154),(156) を
形成する（第４のパターニング）と同時に、第２コンタ
クトホール(154),(156) 近傍の層間絶縁膜(127) を除去
して第２コンタクトホール(154),(156) と一対を成す第
１コンタクトホール(153),(155) を作製する。

【００７６】同時に、信号線パッド(162) 及び斜め配線
部(160) の基部においては、開口(164a),(166a) に対応
する第１及び第２ゲート絶縁膜(117) と共に層間絶縁膜
(127) を一括して除去して第２コンタクトホール(164),
(166) を形成すると同時に、第２コンタクトホール(16
4),(166) 近傍の層間絶縁膜(127) を除去して第２コン
タクトホール(164),(166) とそれぞれ一対を成す第１コ
ンタクトホール(163),(165) を作製する。

【００７７】（７）第７工程 第６工程の後、図１３に示すように、この上に１００ｎ
ｍ厚のＩＴＯ膜をスパッターにより堆積し、第５のマス
クパターンを用いて露光、現像、ドライエッチングによ
るパターニング（第５のパターニング）を経て、画素電
極(131) を作製する。ＩＴＯ膜のパターニングも、ドラ
イエッチングに代えてウエットエッチングであってもか
まわない。

【００７８】走査線パッド(152) 及び斜め配線部(150)
の基部においては、第１コンタクトホール(153),(155)
と第２コンタクトホール(154),(156) とを、それぞれ電
気的に接続するための走査線接続層(131) を形成し、こ
れにより走査線(111) と走査線パッド(152) とは、下層
配線部(111a)と上層配線部(125a)の２層構造の斜め配線
部(150) により電気的に接続される。

【００７９】信号線パッド(162) 及び斜め配線部(160)
の基部においても、第１コンタクトホール(163),(165)
と第２コンタクトホール(164),(166) とを、それぞれ電
気的に接続するための信号線接続層(131) を同時に形成
し、これにより信号線(110)と信号線接続パッド(162)
とは、下層配線部(111b)と上層配線部(125b)の２層構造
の斜め配線部(160) により電気的に接続される。

【００８０】（第１の実施例の効果）以上のように、こ
の実施例のアレイ基板によれば、基本構成を５枚のマス
クにより、アレイ基板を作製することができる。即ち、
画素電極を最上層に配置し、これに伴い信号線、ソー
ス、ドレイン電極と共に、半導体被膜等を同一のマスク
パターンに基づいて一括してパターニングすると共に、
ソース電極と画素電極との接続用のコンタクトホールの
作製と共に、信号線や走査線の接続端を露出するための
コンタクトホールの作製を同時に行うことで、少ないマ
スク数で生産性を向上でき、しかも製造歩留まりを低下
させることもない。

【００８１】また、信号線及び走査線の各斜め配線部に
おいては、信号線を成すＭｏ−Ｗ合金膜から成る上層配
線部と走査線を成すＡｌ−Ｙ合金膜から成る下層配線部
との２層によって構成され、各斜め配線部の基部と各パ
ッドとを電気的に接続している。そのため、斜め配線部
において、上層配線部または下層配線部の一方が断線し
ても、他方が接続されているため、斜め配線部が断線す
ることがない。

【００８２】更に、斜め配線部は、少なくともＡｌを主
体とした低抵抗材料で構成される配線層を含むため、十
分な低抵抗化が図れる。

【００８３】また、駆動ＩＣのバンプやＴＣＰ等の電極
を接続するための信号線パッド及び走査線パッドは、実
質的に同一構成であるため、両者を同じ条件で接続する
ことが可能となる。

【００８４】（その他の変更例）この実施例では、半導
体膜をａ−Ｓｉ：Ｈで構成する場合について説明した
が、多結晶シリコン膜等であっても良いことは言うまで
もない。また、周辺領域に駆動回路部を一体的に構成し
ても良い。

【００８５】また、さらに信号線や走査線上に画素電極
を一部重複させて配置する場合、少なくとも画素電極と
信号線との間に絶縁層を介して金属膜等でシールド電極
を配するようにすれば、画素電極が信号線からの電位に
よる影響を軽減できる。

【００８６】（信号線及び走査線の外周部付近の構造の
変更例）図１４に示すように、信号線(110) の外周部付
近の構造の変更例について説明する。

【００８７】走査線(111) と同一工程で同一材料から成
るＡｌ−Ｙ合金膜から成る下層配線部(111b)が、各信号
線(110) に対応してガラス基板(101) の一端辺(101b)側
の信号線(110) の斜め配線部(160) 及び信号線パッド(1
62) に配置されている。

【００８８】斜め配線部(160) においては、下層配線部
(111b) の上には、２層の絶縁膜(115),(117) が配置さ
れている。また、この２層の絶縁膜(115),(117) の上
に、半導体被膜(119) 、低抵抗半導体被膜(123) 及び信
号線(110) から延在されるＭｏ−Ｗ合金膜からなる上層
配線部(125b)（信号線(110) ）が積層され、この上層配
線部(125b)上には層間絶縁膜(127) が配置されている。

【００８９】そして、この斜め配線部(160) の基部にお
いては、上述した実施例と同様であり、信号線パッド(1
62) においては、一対の第１コンタクトホール(175) と
第２コンタクトホール(176) とがそれぞれ配置され、画
素電極(131) と同一工程で同一材料であるＩＴＯからな
る信号線接続層(131) によって信号線(110) から延在さ
れる上層配線部(125b)と下層配線部(111b) とを電気的
に接続している。なお、第１コンタクトホール(175)
は、下層配線部(111b)の主表面の一部を露出するように
２層の絶縁膜(115),(117) 、半導体被膜(119) 、低抵抗
半導体被膜(123)及び 上層配線部(125b) を貫通する
開口であって、第２コンタクトホール(176) は上層配線
部(125b)の主表面の一部を露出するように層間絶縁膜(1
27) を貫通する開口である。

【００９０】このように、この変更例では、上述した実
施例とは、信号線パッド(162) が、主として下層配線部
(111b) 、２層の絶縁膜(115),(117) 、この２層の絶縁
膜(115),(117) の上に配置される半導体被膜(119) 、低
抵抗半導体被膜(123) 、信号線(110) から延在されるＭ
ｏ−Ｗ合金膜からなる上層配線部(125b)（信号線(110)
）及び画素電極(131) を構成するＩＴＯから成る信号
線接続層(131) の積層構造で構成される点において相違
している他は、上述した実施例と同様である。

【００９１】なお、走査線(111) の外周部付近の構造に
ついても、信号線側と同様にする方が望ましい。

【００９２】第２の実施例 以下、本発明の第２の実施例である光透過型の液晶表示
装置(1) について図１５から図２６に基づいて説明す
る。

【００９３】図１６に示すように、液晶表示装置(1) は
アレイ基板(100) と対向基板(200)との間にポリイミド
樹脂から成り、互いに直交する方向に配向処理が成され
た配向膜(141),(241) を介して、ツイスト・ネマチック
液晶が保持されている。また、アレイ基板(100) と対向
基板(200) との外表面には、それぞれ偏光板(311)(313)
が貼り付けられて構成されている。

【００９４】図１５は、この実施例のアレイ基板(100)
の概略平面図を示すものであるが、図中の下側が液晶表
示装置(1) の画面上側に位置するものであって、図中下
側から上側に向かって走査線が順次選択されるものであ
る。

【００９５】アレイ基板(100) は、ガラス基板(101) 上
に配置される４８０本のＡｌ−Ｙ合金から成る走査線(1
11) を含み、各走査線(111) の一端は、ガラス基板(10
1) の一端辺(101a)側に引き出され、斜め配線部(150)
を経て走査線パッド(152) を形成している。なお、この
斜め配線部(150) 及び走査線パッド(152) の構造は、第
１の実施例と同様の構造であり、また、製造工程も同様
に製造できる。

【００９６】アレイ基板(100) は、ガラス基板(101) 上
に走査線(111) と略直交する１９２０本のＭｏ−Ｗ合金
から成る信号線(110) を含み、各信号線(110) はガラス
基板(101) の一端は、他の一端辺(101b)側に引き出さ
れ、斜め配線部(160) を経て信号線パッド(162) を形成
している。なお、この斜め配線部(160) 及び信号線パッ
ド(162) の構造は、第１の実施例と同様の構造であり、
また、製造工程も同様に製造できる。

【００９７】この走査線(111) と信号線(110) との交点
部分には、ＴＦＴ(112) が配置されている。また、この
ＴＦＴ(112) の画素電極(131) が、走査線(111) 及び信
号線(110) 上に層間絶縁膜(127) を介して配置されてい
る。この層間絶縁膜(127) としては、窒化シリコン膜等
の無機絶縁膜で構成することができるが、これら無機絶
縁膜と有機樹脂被膜との多層膜で構成することにより、
表面平滑性並びに層間絶縁性はより一層向上される。

【００９８】（ＴＦＴ領域の構造）ＴＦＴ(112) 領域の
構造について説明する。

【００９９】各走査線(111) は、隣り合う画素電極(13
1) の信号線(110) に沿う端辺(131a),(131b) と重複す
るように細線状に延在される延在領域（113)を含む。こ
の延在領域（113)と画素電極(131) との重複領域（Ｏ
Ｓ）は、図４に示すように、第１ゲート絶縁膜(115) 、
第２ゲート絶縁膜(117) 及び層間絶縁膜(127) を介して
互いに重複されて補助容量（Ｃｓ）が構成されている。

【０１００】ＴＦＴ領域(121) 以外の位置であって、画
素電極(131) の走査線(111) に沿う上端辺の位置と、走
査線(111) のまたがった位置の間には、平面矩形の光遮
蔽層(170) が設けられている。この光遮蔽層(170) は、
信号線(110) と同一の材料で形成されている。

【０１０１】このアレイ基板(100) に対向する対向基板
(200) は、ガラス基板(201) 上に配置され、ＴＦＴ(12
1) 領域、信号線(110) 及び走査線(111) と画素電極(13
1) との間隙を遮光するマトリクス状の樹脂性の遮光膜
(211) を含む。また、画素電極(131) に対応する領域に
は、それぞれ赤（Ｒ）、緑（Ｇ）及び青（Ｂ）のカラー
フィルタ(221) が配置され、この上に透明電極材料から
成る対向電極(231) が配置されて構成される。

【０１０２】以上のように、この実施例の液晶表示装置
(1) のアレイ基板(100) によれば、信号線(110) 及び走
査線(111) と画素電極(131) との間には、層間絶縁膜(1
27)、あるいは第１及び第２ゲート絶縁膜(115),(117)
及び層間絶縁膜(127) がそれぞれ配置されているので、
画素電極(131) を各配線(110),(111) に対して充分に近
接、もしくは重畳して配置することができ、これにより
高開口率化を実現することができる。

【０１０３】しかも、補助容量（Ｃｓ）が画素電極(13
1) と、この画素電極(131) と隣接する走査線(111) か
ら延在される延在領域(113) との間で形成されるので、
別途補助容量線等を配置する必要がなく、一層の高開口
率化が可能となる。そして、画素電極(131) と延在領域
(113) との間には、３種類の絶縁膜(115),(117),(127)
が配置されているので、本実施例の構造に起因した層間
ショート等の発生も極めて軽減される。

【０１０４】ところで、この実施例では、画素領域が、
対向基板(200) に配置される遮光膜(211) ではなくアレ
イ基板(100) 上の延在領域(113) によって画定される。
また、光遮蔽層(170) が、画素電極(131) の上端辺と、
この画素電極(131) に対応する走査線(111) との間に設
けられているため、この光遮蔽層(170) も、画素領域端
の上端辺を画定する役割を果たしている。従って、アレ
イ基板(100) と対向基板(200) との合わせ精度によら
ず、走査線(111) をパターニングする第１のマスクパタ
ーンと画素電極(131) をパターニングする第５のマスク
パターンとの合わせ精度によってのみ決定されるので、
アレイ基板(100) との対向基板(200) との合わせずれを
考慮して遮光膜(211) 幅にマージンを設ける必要がない
ので、更なる高開口率の実現ができる。

【０１０５】さらに、画素領域を画定するため、走査線
(111) の延在領域(113) を画素電極(131) の信号線(11
0) に沿う端辺(131a)(131b)に沿って十分に延在させて
も、この実施例によれば、画素電極(131) と走査線(11
1) の延在領域(113) との間には第１ゲート絶縁膜(115)
及び第２ゲート絶縁膜(117) の他に層間絶縁膜(127)
が配置されているので、生産性を損なうことなく補助容
量（Ｃｓ）の大幅な増大を抑えることができる。

【０１０６】また、この実施例によれば、図１７に示す
ように、信号線(110) の輪郭と低抵抗半導体膜(124a)及
び半導体膜(120) の輪郭が一致している。さらに詳しく
は、信号線(110) と走査線(111) との交差部には、必ず
第１乃至第２ゲート絶縁膜(115),(117) の他に低抵抗半
導体膜(124a)及び半導体膜(120) が積層されている。こ
のため、各パターニングに際してマスクずれが生じて
も、信号線(110) と走査線(111) との間の容量変動がな
く、このため製品間で走査線容量あるいは信号線容量の
変動が軽減される。また、信号線(110) と走査線(111)
との交差部における静電気、プロセス中でのゴミ、ある
いは、２層の絶縁膜(115),(117) のピンホールに起因す
る層間ショートも抑えられ、これにより高い製造歩留ま
りが確保できる。

【０１０７】さらに、この実施例によれば、図１８に示
すように信号線(110) の輪郭と低抵抗半導体膜(124a)及
び半導体膜(120) の輪郭が一致しているので、各パター
ニングに際してマスクずれが生じても、信号線(110) と
走査線(111) の延在領域(113) との間に生じる容量変動
も十分に抑えることができる。

【０１０８】また、信号線(110) と走査線(111) の延在
領域(113) とを重畳、即ち図１８において信号線(111)
を介して隣接して配置される延在領域(113) を信号線(1
11)下において接続する構造としても、信号線(110) と
走査線(111) の延在領域(113) との間には、各絶縁膜(1
15),(117) の他に半導体膜(120) が必ず配置されるの
で、静電気、プロセス中でのゴミ、あるいは各絶縁膜(1
15),(117) のピンホールに起因する層間ショートも抑え
られ、これにより高い製造歩留まりが確保できる。そし
て、このように信号線(111) と隣接する画素電極(131)
下に延在領域(113) を配する構成により、信号線(111)
と画素電極(131) との間の容量結合が延在領域(113) に
よってシールドされ、画素電極(131) の電位が信号線(1
11) の電位によって受ける影響を軽減できる。しかも、
信号線(111) と絶縁膜(115) ，(117) との間に配置され
る半導体膜(120) 及び低抵抗半導体膜(124a)の輪郭線が
信号線(111) の輪郭線と一致している。これらの理由か
ら、信号線(111) と画素電極(131) とを充分に近接配置
することができ、これにより一層の高開口率化が達成さ
れる。

【０１０９】（アレイ基板の製造工程）次に、このアレ
イ基板(100) の製造工程について、図２０から図２６を
参照して詳細に説明する。

【０１１０】（１）第１工程 図２０に示すように、Ａ−Ａ´線断面の位置において
は、ガラス基板(101) 上にスパッターによりＡｌ−Ｙ合
金膜上にＭｏ膜をそれぞれ２００ｎｍ厚、３０ｎｍ厚で
堆積し、第１のマスクパターンを用いて露光し、現像、
パターニング（第１のパターニング）を経て４８０本の
走査線(111) を作製する。尚、走査線(111) のパターニ
ングの際に延在領域(113) も同時に作製する（図１５参
照）。

【０１１１】Ｄ−Ｄ´線断面の位置においても、上記と
同様にガラス基板(101) の上に、走査線(111) を作製す
る。

【０１１２】（２）第２工程 第１工程の後、図２１に示すように、Ａ−Ａ´線断面の
位置においては、プラズマＣＶＤ法により１５０ｎｍ厚
の酸化シリコン膜から成る第１ゲート絶縁膜(115) を堆
積した後、さらに１５０ｎｍ厚の窒化シリコン膜から成
る第２ゲート絶縁膜(117) 、５０ｎｍ厚のａ−Ｓｉ：Ｈ
から成る半導体被膜(119) 及び２００ｎｍ厚の窒化シリ
コン膜から成るチャネル保護被膜(121) を連続的に大気
にさらすことなく成膜する。

【０１１３】Ｄ−Ｄ´線断面の位置においても、上記と
同様に、第１ゲート絶縁膜(115) と第２ゲート絶縁膜(1
17) 及びチャネル保護被膜(121) を作製する。

【０１１４】（３）第３工程 第２工程の後、図２２に示すように、Ａ−Ａ´線断面の
位置においては、走査線(111) をマスクとした裏面露光
技術により走査線(111) に自己整合的にチャネル保護被
膜(121) をパターニングし、さらにＴＦＴ領域に対応す
るように第２のマスクパターンを用いて露光し、現像、
パターニング（第２のパターニング）を経て、島状のチ
ャネル保護膜(122) を作製する。

【０１１５】Ｄ−Ｄ´線断面の位置においては、パター
ニングによりチャネル保護被膜(121) は除去される。

【０１１６】（４）第４工程 第３工程の後、図２３に示すように、Ａ−Ａ´線断面の
位置においては、良好なオーミックコンタクトが得られ
るように露出する半導体被膜(119) 表面を弗酸（ＨＦ）
系溶液で処理し、プラズマＣＶＤ法により不純物として
リンを含む３０ｎｍ厚のｎ＋ａ−Ｓｉ：Ｈから成る低抵
抗半導体被膜(123) を堆積し、さらに３００ｎｍ厚のＭ
ｏ−Ｗ合金膜(125) をスパッターにより堆積する。

【０１１７】Ｄ−Ｄ´線断面の位置においても、上記と
同様に、低抵抗半導体被膜(123) を堆積した後、Ｍｏ−
Ｗ合金膜(125) を堆積させる。

【０１１８】（５）第５工程 第４工程の後、図２４に示すように、Ａ−Ａ´線断面の
位置においては、第３のマスクパターンを用いて露光、
現像し、Ｍｏ−Ｗ合金膜(125) 、低抵抗半導体被膜(12
3) 及び半導体被膜(119) を窒化シリコン膜から成る第
２ゲート絶縁膜(117) 及びチャネル保護膜(122) とのエ
ッチング選択比を制御することにより、一括してプラズ
マエッチングによりパターニング（第３のパターニン
グ）して、半導体膜(120) 、低抵抗半導体膜(124a),(12
4b) 、ソース電極(126b)、信号線(110) 及び信号線(11
0) と一体の接続端(110a)（図１５参照）及び信号線(11
0) と一体のドレイン電極(126a)を作製する。

【０１１９】Ｄ−Ｄ´線断面の位置においても、上記と
同様にして、半導体膜(120) 、低抵抗半導体膜(124b)及
びＭｏ−Ｗ合金膜(125) を島の抜き状にパターニングす
る。これにより、Ｍｏ−Ｗ合金膜(125) の位置が、光遮
蔽層(170) を形成する。この場合に、光遮蔽層(170)
が、走査線(111) を全て覆うことなく、一部分が覆うよ
うにする。

【０１２０】（６）第６工程 第５工程の後、２００ｎｍ厚の窒化シリコン膜から成る
層間絶縁膜(127) を堆積し、図２５に示すように、Ａ−
Ａ´線断面の位置においては、第４のマスクパターンを
用いて露光、現像し、ソース電極(126b)に対応する層間
絶縁膜(127) を除去してコンタクトホール(129ａ) を形
成する。また、信号線(110) の接続端(110a)（図１５参
照）に対応する層間絶縁膜(127) を除去してコンタクト
ホール(129c)を形成する（第４のパターニング）。

【０１２１】Ｄ−Ｄ´線断面の位置においても、上記と
同様に層間絶縁膜(127) を形成する。

【０１２２】（７）第７工程 第６工程の後、図２６に示すように、Ａ−Ａ´線断面の
位置においては、この上に１００ｎｍ厚のＩＴＯ膜をス
パッターにより堆積し、第５のマスクパターンを用いて
露光、現像、パターニング（第５のパターニング）を経
て、画素電極(131) を作製する（図１５参照）。

【０１２３】Ｄ−Ｄ´線断面の位置においては、上記と
同様に、画素電極(131) を層間絶縁膜(127) の上に設け
る。この場合に、光遮蔽層(170) が、走査線(111) と、
画素電極(131) とにまたがるようにする。

【０１２４】（第２の実施例の効果）以上のように、こ
の実施例のアレイ基板によれば、基本構成を５枚のマス
クにより、アレイ基板を作製することができる。即ち、
画素電極を最上層に配置し、これに伴い信号線、ソー
ス、ドレイン電極と共に、半導体被膜等を同一のマスク
パターンに基づいて一括してパターニングすると共に、
ソース電極と画素電極との接続用のコンタクトホールの
作製と共に、信号線や走査線の接続端を露出するための
コンタクトホールの作製を同時に行うことで、少ないマ
スク数で生産性を向上でき、しかも製造歩留まりを低下
させることもない。

【０１２５】さらに、上記製造工程においては、画素電
極(131) と画素電極(131) に対応する走査線(111) のま
たがった位置に、光遮蔽層(170) を同時に形成すること
ができる。この場合に、製造工程を増やす必要がない。

【０１２６】この実施例では、画素電極(131) と画素電
極(131) に対応する走査線(111) のまたがった位置に光
遮蔽層(170) を配したが、画素電極(131) と画素電極(1
31)に対応する走査線(111) の前段あるいは次段の走査
線(111) にまたがった位置に光遮蔽層(170) を配しても
かまわない。

【０１２７】（光遮蔽層に関する変更例）図２７は、光
遮蔽層に関する変更例であって、第２の実施例と異なる
点は、光遮蔽層(180) が画素電極(131) と画素電極(13
1) に対応する走査線(111) の前段の走査線(111) と画
素電極(131) の下辺を覆って配置されるところにあり、
光遮蔽層(170) とは電気的に絶縁されていることであ
る。なお、光遮蔽層(170) と光遮蔽層(180) とを絶縁せ
ず一体にしてもよい。

【０１２８】このような構成によれば、画素領域の開口
をアレイ基板上で画定することができ、これにより高開
口率化が実現される。

【０１２９】（その他の変更例）この実施例では、半導
体膜をａ−Ｓｉ：Ｈで構成する場合について説明した
が、多結晶シリコン膜等であっても良いことは言うまで
もない。また、周辺領域に駆動回路部を一体的に構成し
ても良い。

【０１３０】また、さらに信号線や走査線上に画素電極
を一部重複させて配置する場合、少なくとも画素電極と
信号線との間に絶縁層を介して金属膜等でシールド電極
を配するようにすれば、画素電極が信号線からの電位に
よる影響を軽減できる。

【０１３１】第３の実施例 以下、本発明の第３の実施例の液晶表示装置(1) につい
て図２８から図３８を参照して説明する。

【０１３２】図２９に示すように、液晶表示装置(1)
は、アレイ基板(100) と対向基板(200) との間にポリイ
ミド樹脂から成り、互いに直交する方向に配向処理が成
された配向膜(141),(241) を介して、ツイスト・ネマチ
ック液晶から成る液晶層(400)が保持されている。ま
た、アレイ基板(100) と対向基板(200) との外表面に
は、それぞれ偏光板(311),(313) が貼り付けられて構成
されている。

【０１３３】アレイ基板(100) は、ガラス基板(101) 上
に配置される４８０本のＡｌ−Ｙ合金から成る走査線(1
11) 、この走査線(111) と同一材料であって同一工程に
て作製される走査線(111) と略平行な補助容量線(113)
、走査線(111) と補助容量線(113) 上に配置される酸
化シリコン膜からなる第１ゲート絶縁膜(115) 、この上
に堆積される窒化シリコン膜からなる第２ゲート絶縁膜
(117) とを含む。

【０１３４】アレイ基板(100) は、ガラス基板(101) 上
に配置される４８０本のＡｌ−Ｙ合金から成る走査線(1
11) を含み、各走査線(111) の一端は、ガラス基板(10
1) の一端辺片(101a)側に引き出され、斜め配線部(150)
を経て走査線パッド(152) を形成している。なお、こ
の斜め配線部(150) 及び走査線パッド(152) の構造は、
第１の実施例と同様の構造であり、また、製造工程も同
様に製造できる。

【０１３５】アレイ基板(100) は、ガラス基板(101) 上
に走査線(111) と略直交する１９２０本のＭｏ−Ｗ合金
から成る信号線(110) を含み、各信号線(110) はガラス
基板(101) の一端は、他の一端辺(101b)側に引き出さ
れ、斜め配線部(160) を経て信号線パッド(162) を形成
している。なお、この斜め配線部(160) 及び信号線パッ
ド(162) の構造は、第１の実施例と同様の構造であり、
また、製造工程も同様に製造できる。

【０１３６】この走査線(111) と信号線(110) との交点
部分には、ＴＦＴ(112) が配置されている。また、この
ＴＦＴ(112) の画素電極(131) が、走査線(111) 及び信
号線(110) 上に層間絶縁膜(127) を介して配置されてい
る。この層間絶縁膜(127) としては、窒化シリコン膜等
の無機絶縁膜で構成することができるが、これら無機絶
縁膜と有機樹脂被膜との多層膜で構成することにより、
表面平滑性並びに層間絶縁性はより一層向上される。

【０１３７】このアレイ基板(100) に対向する対向基板
(200) は、ガラス基板(201) 上に配置され、ＴＦＴ(12
1) 領域、信号線(110) 及び走査線(111) と画素電極(13
1) との間隙を遮光するマトリクス状の樹脂性の遮光膜
(211) を含む。また、画素電極(131) に対応する領域に
は、それぞれ赤（Ｒ），緑（Ｇ）及び青（Ｂ）のカラー
フィルタ(221) が配置され、この上に透明電極材料から
成る対向電極(231) が配置されて構成される。

【０１３８】（ＴＦＴ領域の構造）ＴＦＴ(112) 領域の
構造について説明する。

【０１３９】アレイ基板(100) では、図２９に示すよう
に、画素電極(131) が、走査線(111) に対して第１ゲー
ト絶縁膜(115) 、第２ゲート絶縁膜(117) 及び層間絶縁
膜(127) を介して配置され、また信号線(110) に対して
も層間絶縁膜(127) を介して配置されている。従って、
画素電極(131) を信号線(110) あるいは走査線(111)に
対して十分に近接させて配置しても、互いにショート不
良を引き起こすことがないので、高い製造歩留まりと、
高精細、高開口率設計を可能にする。即ち、画素電極(1
31) を信号線(110) 上、あるいは、走査線(111) 上に重
ねてもかまわない。

【０１４０】しかも、図３０に示すように、信号線(11
0) の輪郭と低抵抗半導体膜(124a)及び半導体膜(120)
の輪郭が一致している。さらに詳しくは、信号線(110)
と走査線(111) との交差部には、必ず第１乃至第２ゲー
ト絶縁膜(115),(117) の他に低抵抗半導体膜(124a)及び
半導体膜(120) が積層されている。このため、各パター
ニングに際してマスクずれが生じても、信号線(110) に
生じる段差は充分に軽減され、また信号線(110) と走査
線(111) との間の容量変動がなく、このため製品間で走
査線容量あるいは信号線容量の変動が軽減される。ま
た、信号線(110) と走査線(111) との交差部における静
電気、プロセス中でのゴミ、あるいは各絶縁膜(115),(1
17),(127) のピンホールに起因する層間ショートも抑え
られ、これにより高い製造歩留まりが確保できる。ま
た、信号線(110) と補助容量線(113) との間についても
同様である。

【０１４１】（補助容量線の配線構造）各補助容量線(1
13) のそれぞれには、例えば対向電極に印加されると同
様の電圧を均一に印加する必要があるため、この実施例
では次の構成を採っている。その配線構造について図２
８及び図３１に基づいて説明する。

【０１４２】補助容量線(113) は、前記したように、Ａ
ｌ−Ｙ合金から成る走査線(111) と同一材料で形成さ
れ、また、走査線(111) と略平行に配されている。

【０１４３】そのため、図２８に示すように、各補助容
量線(113) の端部において補助容量線(113) と直交する
ように補助容量線連結部(190) を形成する。この補助容
量線連結部(190) の構造が図３１に示されるものであ
る。

【０１４４】この補助容量線連結部(190) の構造につい
て説明する。

【０１４５】互いに平行して配置される補助容量線(11
3) 及び走査線(111) の上には、酸化シリコン膜からな
る第１ゲート絶縁膜(115) 、この上に堆積される窒化シ
リコン膜からなる第２ゲート絶縁膜(117) がそれぞれ積
層配置される。この２層の絶縁膜(115),(117) の上に
は、補助容量線(113) 及び走査線(111) と略直交する半
導体被膜(119) 、低抵抗半導体被膜(123) 及び信号線(1
10) と同一工程で同一材料であるＭｏ−Ｗ合金膜から成
る束ね配線(125) が積層配置されている。そして、２層
の絶縁膜(115),(117) 、半導体被膜(119) 、低抵抗半導
体被膜(123) 、束ね配線(125) 及び層間絶縁膜(127) の
一部を貫通して補助容量線(113) の一部を露出する第１
コンタクトホール(191) が形成されている。また、束ね
配線(125) の配線方向に第１コンタクトホール(191) と
近接し、層間絶縁膜(127) の一部が除去されて束ね配線
(125) の一部を露出する第１コンタクトホール(191) と
一対を成す第２コンタクトホール(192) が配置されてい
る。そして、画素電極(131) と同一工程で同一材料であ
るＩＴＯから成る補助容量線接続層(193) が一対の第１
コンタクトホール(191) と第２コンタクトホール(192)
との間に積層配置され、これにより各補助容量線(113)
と束ね配線(125) とが補助容量線接続層(193) によって
電気的に接続されている。

【０１４６】そして、この補助容量線連結部(190) の端
部は、走査線パッド(152) と同様に、ガラス基板(101)
の一端辺(101a)側に引き出され、補助容量線パッド(19
4) を形成する。この補助容量線パッド(194) の構造
は、走査線パッド(152) あるいは信号線パッド(162) と
同様にすればよい。

【０１４７】そして、補助容量線パッド(194) に電圧を
かけると、全ての補助容量線(113)を同じ電位とするこ
とができる。また、この補助容量線連結部(190) を作製
する場合に、下記に示すアレイ基板(100) の製造工程と
同時できるため、製造工程が煩雑化することがない。

【０１４８】この実施例では、ＩＴＯから成る補助容量
線接続層(193) は一対の第１コンタクトホール(191) と
第２コンタクトホール(192) との間にのみ積層配置した
が、束ね配線(125) に沿って配線されるものであっても
かまわない。これにより、束ね配線(125) の断線不良が
軽減される。

【０１４９】（アレイ基板の製造工程）次に、このアレ
イ基板(100) の製造工程について、図３２から図３８を
参照して詳細に説明する。

【０１５０】（１）第１工程 図３２に示すように、ガラス基板(101) 上にスパッター
によりＡｌ−Ｙ合金膜、Ａｌ−Ｙ合金膜上にＭｏ膜をそ
れぞれ２００ｎｍ厚、３０ｎｍ厚で堆積し、第１のマス
クパターンを用いて露光し、現像、パターニング（第１
のパターニング）を経て、４８０本の走査線(111) 及び
４８０本の補助容量線(113) を作製する。

【０１５１】（２）第２工程 第１工程の後、図３３に示すように、プラズマＣＶＤ法
により１５０ｎｍ厚の酸化シリコン膜から成る第１ゲー
ト絶縁膜(115) を堆積した後、さらに１５０ｎｍ厚の窒
化シリコン膜から成る第２ゲート絶縁膜(117) 、５０ｎ
ｍ厚のａ−Ｓｉ：Ｈから成る半導体被膜(119) 及び２０
０ｎｍ厚の窒化シリコン膜から成るチャネル保護被膜(1
21) を連続的に大気にさらすことなく成膜する。

【０１５２】（３）第３工程 第２工程の後、図３４に示すように、走査線(111) をマ
スクとした裏面露光技術により、走査線(111) に自己整
合的にチャネル保護被膜(121) をパターニングし、さら
にＴＦＴ領域に対応するように第２のマスクパターンを
用いて露光し、現像、パターニング（第２のパターニン
グ）を経て、島状のチャネル保護膜(122) を作製する。

【０１５３】（４）第４工程 第３工程の後、図３５に示すように、良好なオーミック
コンタクトが得られるように露出する半導体被膜(119)
表面を弗酸（ＨＦ）系溶液で処理し、プラズマＣＶＤ法
により不純物としてリンを含む３０ｎｍ厚のｎ+ ａ−Ｓ
ｉ：Ｈから成る低抵抗半導体被膜(123) を堆積し、さら
に３００ｎｍ厚のＭｏ−Ｗ合金膜(125)をスパッターに
より堆積する。

【０１５４】（５）第５工程 第４工程の後、図３６に示すように、第３のマスクパタ
ーンを用いて露光、現像し、Ｍｏ−Ｗ合金膜(125) 、低
抵抗半導体被膜(123) 及び半導体被膜(119) を窒化シリ
コン膜から成る第２ゲート絶縁膜(117) 及びチャネル保
護膜(122) とのエッチング選択比を制御することによ
り、一括してプラズマエッチングによりパターニング
（第３のパターニング）して、半導体膜(120) 、低抵抗
半導体膜(124a),(124b) 、ソース電極(126b)、信号線(1
10) 及び信号線(110) と一体の接続端(110a)（図１参
照）、及び、信号線(110) と一体のドレイン電極(126a)
を作製する。

【０１５５】この際に、上述した補助容量線連結部(19
0) を構成する束ね配線(125) をパターニングすると同
時に、補助容量線(113) と束ね配線(125) とを電気的に
接続するための第１コンタクトホール(191) に対応する
補助容量線(113) 上の束ね配線(125) 、低抵抗半導体被
膜(123) 及び半導体被膜(119) の一部を貫通して除去し
て開口（図示せず）を形成する。

【０１５６】（６）第６工程 第５工程の後、２００ｎｍ厚の窒化シリコン膜から成る
層間絶縁膜(127) を堆積し、図３７に示すように、第４
のマスクパターンを用いて露光、現像し、ソース電極(1
26b)に対応する層間絶縁膜(127) を除去してコンタクト
ホール(129a)を形成する（第４のパターニング）。

【０１５７】同時に、上述した開口に対応する層間絶縁
膜(127) を除去して補助容量線(113) の一部を露呈させ
て第１コンタクトホール(191) を形成すると共に、第１
コンタクトホール(191) に近接して束ね配線(125) の一
部を露呈するように層間絶縁膜(127) の一部を除去して
第２コンタクトホール(192) を形成する。

【０１５８】（７）第７工程 第６工程の後、図３８に示すように、この上に１００ｎ
ｍ厚のＩＴＯ膜をスパッターにより堆積し、第５のマス
クパターンを用いて露光、現像、パターニング（第５の
パターニング）を経て、画素電極(131) を作製する。

【０１５９】同時に、第１コンタクトホール(191) と第
２コンタクトホール(192) を介して補助容量線(113) と
束ね配線(125) とを接続する補助容量線接続層(193) を
形成する。

【０１６０】（第３の実施例の効果）以上のように、こ
の実施例のアレイ基板によれば、基本構成を５枚のマス
クにより、アレイ基板を作製することができる。即ち、
画素電極を最上層に配置し、これに伴い信号線、ソー
ス，ドレイン電極と共に、半導体被膜等を同一のマスク
パターンに基づいて一括してパターニングすると共に、
ソース電極と画素電極との接続用のコンタクトホールの
作製と共に、信号線や走査線の接続端を露出するための
コンタクトホールの作製を同時に行うという、配線に生
じる段差を小さくして製造歩留まりの低下を防ぎ、しか
も少ないマスク数で生産性が向上されるという、互いに
相異なる要求が同時に達成される最適な工程となってい
る。

【０１６１】（その他の変更例）この実施例では、半導
体膜をａ−Ｓｉ：Ｈで構成する場合について説明した
が、微結晶シリコン膜、多結晶シリコン膜あるい単結晶
シリコン膜等であっても良いことは言うまでもない。ま
た、周辺領域に駆動回路部を一体的に構成しても良い。

【０１６２】また、さらに信号線や走査線上に画素電極
を一部重複させて配置する場合、少なくとも画素電極と
信号線との間に絶縁層を介して金属膜等でシールド電極
を配するようにすれば、画素電極が信号線からの電位に
よる影響を軽減できる。

【０１６３】また、上述した実施例は、いずれも光透過
型の液晶表示装置であって、画素電極が透明導電膜、例
えばＩＴＯで構成される場合について説明した。このた
め、下層配線部と上層配線部との電気的な接続は、いず
れも一対のコンタクトホールを介して配置されるＩＴＯ
から成る接続層を介して行っている。このＩＴＯは比較
的、高抵抗であるため、一対のコンタクトホールの間隙
は短い方が望ましく、例えば２０ミクロン以下、更には
１５ミクロン以下であることが望ましい。尚、この接続
層を画素電極とは別工程で作製するのであれば、低抵抗
材料を使用することもできる。また、反射型で構成する
のであれば、画素電極をアルミニウムなどの低抵抗材料
で構成できるので、一対のコンタクトホールの間隙は大
きくは制約されない。

【０１６４】液晶層としては、ＴＮ液晶以外にも、ポリ
マー分散型液晶、強誘電液晶、反強誘電性液晶等の各種
材料が適用可能である。

【０１６５】

【発明の効果】以上詳述したように、本発明の表示装置
用アレイ基板及びその製造方法によれば、製造歩留まり
を低下させることなく走査線と画素電極とを重複させて
補助容量を形成することができ、さらに高開口率化を達
成することができる。

【０１６６】また、本発明によれば、少ないマスク数
で、製造歩留まりを低下させることなく、高い生産性を
確保することができる。

【０１６７】また、本発明の表示装置用アレイ基板によ
れば、補助容量線連結部に電圧をかけると、全ての補助
容量線を同じ電位とすることができる。

【０１６８】さらに、本発明の表示装置用アレイ基板に
よれば、走査線引出し部及び信号線引出し部が断線しに
くい。

【図面の簡単な説明】

【図１】図１は、本発明の一実施例のアレイ基板の一部
概略平面図である。

【図２】図２は、図１におけるＡ−Ａ’線に沿って切断
した液晶表示装置の概略断面図である。

【図３】図３は、図１におけるＢ−Ｂ’線に沿って切断
した液晶表示装置の概略断面図である。

【図４】図４は、図１におけるＣ−Ｃ’線に沿って切断
した液晶表示装置の概略断面図である。

【図５】図５は、図１におけるＤ−Ｄ’線に沿って切断
した液晶表示装置の概略断面図である。

【図６】図６は、図１におけるＥ−Ｅ’線に沿って切断
した液晶表示装置の概略断面図である。

【図７】図７は、図１におけるアレイ基板を製造する第
１工程を説明するための図である。

【図８】図８は、図１におけるアレイ基板を製造する第
２工程を説明するための図である。

【図９】図９は、図１におけるアレイ基板を製造する第
３工程を説明するための図である。

【図１０】図１０は、図１におけるアレイ基板を製造す
る第４工程を説明するための図である。

【図１１】図１１は、図１におけるアレイ基板を製造す
る第５工程を説明するための図である。

【図１２】図１２は、図１におけるアレイ基板を製造す
る第６工程を説明するための図である。

【図１３】図１３は、図１におけるアレイ基板を製造す
る第７工程を説明するための図である。

【図１４】図１４は、信号線の外周部付近の構造の変更
例を示す図である。

【図１５】図１５は、本発明の第２の実施例のアレイ基
板の一部概略平面図である。

【図１６】図１６は、図１５におけるＡ−Ａ’線に沿っ
て切断した液晶表示装置の概略断面図である。

【図１７】図１７は、図１５におけるＢ−Ｂ’線に沿っ
て切断した液晶表示装置の概略断面図である。

【図１８】図１８は、図１５におけるＣ−Ｃ’線に沿っ
て切断した液晶表示装置の概略断面図である。

【図１９】図１９は、図１５におけるＤ−Ｄ’線に沿っ
て切断した液晶表示装置の概略断面図である。

【図２０】図２０は、図１５におけるアレイ基板を製造
する第１工程を説明するための図である。

【図２１】図２１は、図１５におけるアレイ基板を製造
する第２工程を説明するための図である。

【図２２】図２２は、図１５におけるアレイ基板を製造
する第３工程を説明するための図である。

【図２３】図２３は、図１５におけるアレイ基板を製造
する第４工程を説明するための図である。

【図２４】図２４は、図１５におけるアレイ基板を製造
する第５工程を説明するための図である。

【図２５】図２５は、図１５におけるアレイ基板を製造
する第６工程を説明するための図である。

【図２６】図２６は、図１５におけるアレイ基板を製造
する第７工程を説明するための図である。

【図２７】図２７は、第２の実施例の変更例のアレイ基
板の一部概略平面図である。

【図２８】図２８は、本発明の第３の実施例のアレイ基
板の一部概略平面図である。

【図２９】図２９は、図２８におけるＡ−Ａ’線に沿っ
て切断した液晶表示装置の概略断面図である。

【図３０】図３０は、図２８におけるＢ−Ｂ’線に沿っ
て切断した液晶表示装置の概略断面図である。

【図３１】図３１は、図２８におけるＣ−Ｃ’線に沿っ
て切断した液晶表示装置の概略断面図である。

【図３２】図３２は、図２８におけるアレイ基板を製造
する第１工程を説明するための図である。

【図３３】図３３は、図２８におけるアレイ基板を製造
する第２工程を説明するための図である。

【図３４】図３４は、図２８におけるアレイ基板を製造
する第３工程を説明するための図である。

【図３５】図３５は、図２８におけるアレイ基板を製造
する第４工程を説明するための図である。

【図３６】図３６は、図２８におけるアレイ基板を製造
する第５工程を説明するための図である。

【図３７】図３７は、図２８におけるアレイ基板を製造
する第６工程を説明するための図である。

【図３８】図３８は、図２８におけるアレイ基板を製造
する第７工程を説明するための図である。

【符号の説明】

１１０ 信号線 １１１ 走査線 １１２ 薄膜トランジスタ １１３ 延在領域 １１５ 第１絶縁膜 １１７ 第１絶縁膜 １２０ 半導体膜 １２６ａ ドレイン電極 １２６ｂ ソース電極 １３１ 画素電極

フロントページの続き (72)発明者 森 一成 神奈川県横浜市磯子区新磯子町33番地 株 式会社東芝生産技術研究所内 (72)発明者 川野 英郎 兵庫県姫路市余部区上余部50番地 株式会 社東芝姫路工場内 (72)発明者 渋沢 誠 兵庫県姫路市余部区上余部50番地 株式会 社東芝姫路工場内 (72)発明者 飯塚 哲也 神奈川県川崎市川崎区日進町７番地１ 東 芝電子エンジニアリング株式会社内

Claims (17)

【特許請求の範囲】
1. 【請求項１】基板上に配置される走査線と、この上に配
   置される第１絶縁膜、この上に配置される半導体膜、前
   記半導体膜に電気的に接続されるソース電極及びドレイ
   ン電極とを含む薄膜トランジスタと、前記ドレイン電極
   から導出されて前記走査線と略直交する信号線と、前記
   ソース電極と電気的に接続される画素電極とを備えた表
   示装置用アレイ基板において、 前記画素電極は少なくとも前記信号線上に配置される第
   ２絶縁膜を介して前記ソース電極に電気的に接続され、 かつ、前記画素電極は隣接する前記走査線と前記第１及
   び第２絶縁膜を介して重複していることを特徴とする表
   示装置用アレイ基板。
2. 【請求項２】前記走査線は前記信号線と前記画素電極と
   の間に延在され、前記第１及び第２絶縁膜を介して前記
   画素電極に重複する延在領域を含むことを特徴とする請
   求項１記載の表示装置用アレイ基板。
3. 【請求項３】前記信号線の輪郭線と略一致する前記半導
   体膜と同一材料からなる半導体層が前記信号線と前記第
   １絶縁膜との間に介挿されていることを特徴とする請求
   項１記載の表示装置用アレイ基板。
4. 【請求項４】基板上に配置される走査線と、この上に配
   置される第１絶縁膜、この上に配置される半導体膜、前
   記半導体膜上に配置されるチャネル保護膜、前記半導体
   膜に電気的に接続されるソース電極及びドレイン電極と
   を含む薄膜トランジスタと、前記ドレイン電極から導出
   されて前記走査線と略直交する信号線と、前記ソース電
   極と電気的に接続される画素電極とを備えた表示装置用
   アレイ基板の製造方法において、 前記基板上に前記走査線を含む第１配線層を形成する工
   程と、 前記第１絶縁膜、半導体被膜を堆積する工程と、 金属薄膜を堆積し、少なくとも前記金属薄膜及び前記半
   導体膜を同一マスクに基づいてパターニングして前記信
   号線、前記ソース電極及び前記ドレイン電極を含む第２
   配線層を形成する工程と、 第２絶縁膜を堆積し、前記ソース電極に対応する前記第
   ２絶縁膜に第１コンタクトホールを形成する工程と、 前記コンタクトホールを介して前記ソース電極に電気的
   に接続されると共に、前記走査線と前記第１及び第２絶
   縁膜を介して重複する前記画素電極を形成する工程とを
   備えたことを特徴とする表示装置用アレイ基板の製造方
   法。
5. 【請求項５】前記第１コンタクトホールを作製と同時
   に、前記第１配線層の一部及び前記第２配線層の一部を
   露出する第２及び第３コンタクトホールを作製すること
   を特徴とする請求項４記載の表示装置用アレイ基板の製
   造方法。
6. 【請求項６】前記画素電極は前記隣接する一の走査線か
   らの延在領域と前記第１及び第２絶縁膜を介して重複す
   る第１重複領域、及び前記画素電極と前記隣接する一ま
   たは他の走査線との間隙からの漏光を遮蔽するように隣
   接する前記走査線と前記第１絶縁膜を介して一部重複し
   て配置される前記信号線と同一材料から成る光遮蔽層と
   前記第２絶縁膜を介して重複する第２重複領域とを含む
   ことを特徴とする請求項１記載の表示装置用アレイ基
   板。
7. 【請求項７】前記走査線の前記延在領域は、前記信号線
   と前記画素電極との間に延びていることを特徴とする請
   求項６記載の表示装置用アレイ基板。
8. 【請求項８】前記光遮蔽層と前記第１絶縁膜との間には
   前記光遮蔽層の輪郭に略一致する前記半導体膜と同一材
   料から成る半導体層が配置されていることを特徴とする
   請求項６記載の表示装置用アレイ基板。
9. 【請求項９】基板上に配置される走査線と、この上に配
   置される第１絶縁膜、この上に配置される半導体膜、前
   記半導体膜に電気的に接続されるソース電極及びドレイ
   ン電極とを含む薄膜トランジスタと、前記ドレイン電極
   から導出されて前記走査線と略直交する信号線と、前記
   ソース電極と電気的に接続される画素電極とを備えた表
   示装置用アレイ基板の製造方法において、 前記走査線を形成する第１工程と、 前記第１絶縁膜及び半導体被膜を堆積する第２工程と、 金属薄膜を堆積し、前記金属薄膜及び前記半導体膜を同
   一マスクに基づいてパターニングして前記信号線、前記
   ソース電極及び前記ドレイン電極を形成する第３工程
   と、 第２絶縁膜を堆積し、前記ソース電極に対応する前記第
   ２絶縁膜に第１コンタクトホールを形成する第４工程
   と、 前記コンタクトホールを介して前記ソース電極に電気的
   に接続されると共に、前記走査線と前記第１及び第２絶
   縁膜を介して重複する前記画素電極を形成する第５工程
   とを備え、 また、前記薄膜トランジスタ以外の位置であって前記画
   素電極と前記隣接する一または他の走査線とのまたがっ
   た位置において、 前記第２工程と同時に、前記第１絶縁膜及び半導体被膜
   を堆積する工程と、 前記第３工程と同時に、前記金属薄膜を堆積し、前記金
   属薄膜及び前記半導体膜を前記マスクに基づいてパター
   ニングして前記光遮蔽層を形成する工程と、 前記第４工程と同時に、前記第２絶縁膜を堆積する工程
   と、 前記第５工程と同時に、前記一または他の走査線の一部
   を覆うように前記画素電極を形成する工程とを備えたこ
   とを特徴とする表示装置用アレイ基板の製造方法。
10. 【請求項１０】基板上に配置されゲート電極領域を含む
    複数本の走査線及び前記走査線と略平行な補助容量線
    と、この上に配置される第１絶縁膜、少なくとも前記ゲ
    ート電極領域上に配置される半導体膜、前記半導体膜に
    電気的に接続されるソース電極及びドレイン電極とを含
    む薄膜トランジスタと、前記薄膜トランジスタ上に配置
    される第２絶縁膜と、前記ドレイン電極に前記第２絶縁
    膜を介して電気的に接続される前記走査線と略直交する
    信号線と、前記ソース電極と前記第２絶縁膜を介して電
    気的に接続される画素電極とを備えた表示装置用アレイ
    基板において、 各前記補助容量線は、前記各補助容量線と前記第１及び
    第２絶縁膜を介して略直交する方向に配線された束ね配
    線を含み、 前記各補助容量線と前記束ね配線とは導電層を介して電
    気的に接続される補助容量線連結部を含むことを特徴と
    する表示装置用アレイ基板。
11. 【請求項１１】前記補助容量線連結部は、 前記束ね配線は前記信号線と同一材料からなり、 前記導電層は前記画素電極と同一材料からなることを特
    徴とする請求項１０記載の表示装置用アレイ基板。
12. 【請求項１２】前記半導体膜と前記ソース電極及びドレ
    イン電極との間には低抵抗半導体膜が介挿され、前記交
    差領域における前記信号線と前記半導体層との間には前
    記低抵抗半導体膜と同一材料からなる低抵抗半導体層が
    介在されていることを特徴とする請求項１０記載の表示
    装置用アレイ基板。
13. 【請求項１３】前記半導体膜がアモルファスシリコンを
    主体としたことを特徴とする請求項１０記載の表示装置
    用アレイ基板。
14. 【請求項１４】基板上に配置される走査線と、この上に
    配置される第１絶縁膜、この上に配置される半導体膜、
    前記半導体膜に電気的に接続されるソース電極及びドレ
    イン電極とを含む薄膜トランジスタと、前記ドレイン電
    極から導出されて前記走査線と略直交する信号線と、前
    記ソース電極と電気的に接続される画素電極とを備えた
    表示装置用アレイ基板において、 前記基板上の周縁部に位置する走査線端子部に、前記走
    査線を引出す走査線引出し部が配され、 前記走査線引出し部は、 前記走査線と同一の材料で形成した第１導電層と、この
    第１導電層と絶縁層を介して前記信号線と同一の材料で
    形成した第２導電層とを有し、 前記第１導電層と前記第２導電層とを前記画素電極と同
    一の材料で形成した接続層で電気的に接続したことを特
    徴とする表示装置用アレイ基板。
15. 【請求項１５】基板上に配置される走査線と、この上に
    配置される第１絶縁膜、この上に配置される半導体膜、
    前記半導体膜に電気的に接続されるソース電極及びドレ
    イン電極とを含む薄膜トランジスタと、前記ドレイン電
    極から導出されて前記走査線と略直交する信号線と、前
    記ソース電極と電気的に接続される画素電極とを備えた
    表示装置用アレイ基板において、 前記基板上の周縁部に位置する信号線端子部に、前記信
    号線を引出す信号線引出し部が配され、 前記信号線引出し部は、 前記走査線と同一の材料で形成した第１導電層と、この
    第１導電層と絶縁層を介して前記信号線と同一の材料で
    形成した第２導電層とを有し、 前記第１導電層と前記第２導電層とを前記画素電極と同
    一の材料で形成した接続層で電気的に接続したことを特
    徴とする表示装置用アレイ基板。
16. 【請求項１６】基板上に配置され走査線と、この上に配
    置される第１絶縁膜、この上に配置される半導体膜、前
    記半導体膜に電気的に接続されるソース電極及びドレイ
    ン電極とを含む薄膜トランジスタと、前記薄膜トランジ
    スタ上に配置される第２絶縁膜と、前記ドレイン電極に
    前記第２絶縁膜を介して電気的に接続される前記走査線
    と略直交する信号線と、前記ソース電極と前記第２絶縁
    膜を介して電気的に接続される画素電極と、前記信号線
    に信号線引出部を介して電気的に接続される信号線端子
    部と、前記走査線に走査線引出部を介して電気的に接続
    される走査線端子部とを備えた表示装置用アレイ基板に
    おいて、 前記信号線端子部及び走査線端子部は、前記走査線と同
    一の材料で形成される第１導電層と、この第１導電層上
    に配置される前記画素電極と同一の材料で形成される第
    ２導電層とを備えたことを特徴とする表示装置用アレイ
    基板。
17. 【請求項１７】前記信号線引出し部及び走査線引出部
    は、前記走査線と同一の材料で形成した前記第１導電層
    と、この第１導電層と前記第１絶縁膜を介して前記信号
    線と同一の材料で形成した第３導電層とをそれぞれ有
    し、前記第１導電層と前記第３導電層とは前記第２導電
    層を介して電気的に接続されていることを特徴とする請
    求項１６記載の表示装置用アレイ基板。