JPH09167493A - ビットラインプリチャージ回路 - Google Patents
ビットラインプリチャージ回路Info
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- JPH09167493A JPH09167493A JP8301885A JP30188596A JPH09167493A JP H09167493 A JPH09167493 A JP H09167493A JP 8301885 A JP8301885 A JP 8301885A JP 30188596 A JP30188596 A JP 30188596A JP H09167493 A JPH09167493 A JP H09167493A
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Abstract
(57)【要約】
【課題】 集積性に優れ、プリチャージ制御の容易なＳ
ＲＡＭのビットラインプリチャージ回路を提供する。 【解決手段】 ビットライン対にＰＭＯＳのチャージト
ランジスタを１対設け、これをビットライン制御信号発
生回路２６で制御する。ビットライン制御信号発生回路
２６は、アドレス遷移パルスＮＰＵＬＳＥがエネーブル
されるとトランジスタ２３が導通してビットライン制御
信号バーＰＢＬを論理ロウで出力し、チャージトランジ
スタを完全オンの状態とする。パルスＮＰＵＬＳＥが非
活性の場合はトランジスタ２２がオンになり、ノードＮ
１にはＶＣＣ−Ｖt が印加され、そして制御信号バーＰ
ＢＬの電圧レベルは、ＰＭＯＳトランジスタ２１，２２
とＮＭＯＳトランジスタ２４，２５とのチャネル抵抗比
によって決定されるＶＣＣ−Ｖt 以下のレベルに制御さ
れ、これによりチャージトランジスタの導通度が制御さ
れ所望の電流をビットラインへ流すことが可能になる。
ＲＡＭのビットラインプリチャージ回路を提供する。 【解決手段】 ビットライン対にＰＭＯＳのチャージト
ランジスタを１対設け、これをビットライン制御信号発
生回路２６で制御する。ビットライン制御信号発生回路
２６は、アドレス遷移パルスＮＰＵＬＳＥがエネーブル
されるとトランジスタ２３が導通してビットライン制御
信号バーＰＢＬを論理ロウで出力し、チャージトランジ
スタを完全オンの状態とする。パルスＮＰＵＬＳＥが非
活性の場合はトランジスタ２２がオンになり、ノードＮ
１にはＶＣＣ−Ｖt が印加され、そして制御信号バーＰ
ＢＬの電圧レベルは、ＰＭＯＳトランジスタ２１，２２
とＮＭＯＳトランジスタ２４，２５とのチャネル抵抗比
によって決定されるＶＣＣ−Ｖt 以下のレベルに制御さ
れ、これによりチャージトランジスタの導通度が制御さ
れ所望の電流をビットラインへ流すことが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するもので、特に、ＳＲＡＭ（スタティックランダム
アクセスメモリ）のビットラインプリチャージ回路に関
する。
関するもので、特に、ＳＲＡＭ（スタティックランダム
アクセスメモリ）のビットラインプリチャージ回路に関
する。
【０００２】
【従来の技術】一般にＳＲＡＭの典型的なビットライン
プリチャージ方式には、アドレス遷移検出回路の出力に
より制御されるパルスチャージトランジスタと、常に導
通状態にあるスタティックチャージトランジスタと、か
らなる方式が使用される。そのスタティックチャージト
ランジスタは、消費電流の大小とスピードに応じてその
大きさが決定される重要な構成要素である。また、長サ
イクル動作時にはチャージされているビットラインレベ
ルがビットライン漏れ電流(Leakage Current) によって
低下し誤動作の原因となるので、これを防ぐためにスタ
ティックチャージトランジスタを使用することは必要不
可欠である。
プリチャージ方式には、アドレス遷移検出回路の出力に
より制御されるパルスチャージトランジスタと、常に導
通状態にあるスタティックチャージトランジスタと、か
らなる方式が使用される。そのスタティックチャージト
ランジスタは、消費電流の大小とスピードに応じてその
大きさが決定される重要な構成要素である。また、長サ
イクル動作時にはチャージされているビットラインレベ
ルがビットライン漏れ電流(Leakage Current) によって
低下し誤動作の原因となるので、これを防ぐためにスタ
ティックチャージトランジスタを使用することは必要不
可欠である。
【０００３】図１〜図３は、ＳＲＡＭのビットラインプ
リチャージ回路の構成を示すものである。図１に示すの
は、外部アドレス信号を受けてアドレス信号を発生する
アドレスバッファ１０と、このアドレス信号の変化時に
アドレス遷移パルスＰＵＬＳＥを出力するアドレス遷移
検出回路（ＡＴＤ）１１のブロック図である。また、図
２に示すのは、ブロック選択信号ＢＳＩで制御され、ア
ドレス遷移パルスＰＵＬＳＥ及び書込信号バーＷＥに応
答してビットライン制御信号バーＰＢＬ１，バーＰＢＬ
２をそれぞれ出力するＮＡＮＤゲート１２，１３からな
るビットライン制御信号発生回路の回路図である。そし
て、図３に示すのはビットラインのプリチャージを行う
トランジスタ群で、ビットライン制御信号バーＰＢＬ１
により制御されるＰＭＯＳトランジスタ１４Ａ，１４Ｂ
と、ビットライン制御信号バーＰＢＬ２により制御され
るＰＭＯＳトランジスタ１５Ａ，１５Ｂ，１６と、ビッ
トライン対ＢＬ，バーＢＬの電圧に従うＰＭＯＳトラン
ジスタ１７，１８と、である。通常、ＰＭＯＳトランジ
スタ１５Ａ，１５ＢはＰＭＯＳトランジスタ１４Ａ，１
４Ｂに比べて相対的に大きくされる。
リチャージ回路の構成を示すものである。図１に示すの
は、外部アドレス信号を受けてアドレス信号を発生する
アドレスバッファ１０と、このアドレス信号の変化時に
アドレス遷移パルスＰＵＬＳＥを出力するアドレス遷移
検出回路（ＡＴＤ）１１のブロック図である。また、図
２に示すのは、ブロック選択信号ＢＳＩで制御され、ア
ドレス遷移パルスＰＵＬＳＥ及び書込信号バーＷＥに応
答してビットライン制御信号バーＰＢＬ１，バーＰＢＬ
２をそれぞれ出力するＮＡＮＤゲート１２，１３からな
るビットライン制御信号発生回路の回路図である。そし
て、図３に示すのはビットラインのプリチャージを行う
トランジスタ群で、ビットライン制御信号バーＰＢＬ１
により制御されるＰＭＯＳトランジスタ１４Ａ，１４Ｂ
と、ビットライン制御信号バーＰＢＬ２により制御され
るＰＭＯＳトランジスタ１５Ａ，１５Ｂ，１６と、ビッ
トライン対ＢＬ，バーＢＬの電圧に従うＰＭＯＳトラン
ジスタ１７，１８と、である。通常、ＰＭＯＳトランジ
スタ１５Ａ，１５ＢはＰＭＯＳトランジスタ１４Ａ，１
４Ｂに比べて相対的に大きくされる。
【０００４】ビットライン制御信号バーＰＢＬ１の制御
を受けるＰＭＯＳトランジスタ１４Ａ，１４Ｂは、読出
モードで常時導通しているスタティックチャージトラン
ジスタとして使用される。ビットライン制御信号バーＰ
ＢＬ２の制御を受けるＰＭＯＳトランジスタ１５Ａ，１
５Ｂ，１６は、アドレス遷移時に導通するパルスチャー
ジトランジスタとして使用される。そして、ＰＭＯＳト
ランジスタ１７，１８は、ビットラインＢＬと相補ビッ
トラインバーＢＬとの間に交差接続されており、書込時
に長サイクルモードでのビットラインレベルの低下を補
償するスタティックチャージトランジスタとして設けら
れている。
を受けるＰＭＯＳトランジスタ１４Ａ，１４Ｂは、読出
モードで常時導通しているスタティックチャージトラン
ジスタとして使用される。ビットライン制御信号バーＰ
ＢＬ２の制御を受けるＰＭＯＳトランジスタ１５Ａ，１
５Ｂ，１６は、アドレス遷移時に導通するパルスチャー
ジトランジスタとして使用される。そして、ＰＭＯＳト
ランジスタ１７，１８は、ビットラインＢＬと相補ビッ
トラインバーＢＬとの間に交差接続されており、書込時
に長サイクルモードでのビットラインレベルの低下を補
償するスタティックチャージトランジスタとして設けら
れている。
【０００５】図４は、プリチャージ時とプリチャージ後
のビットラインデベロープを示すタイミング図である。
のビットラインデベロープを示すタイミング図である。
【０００６】外部アドレスＸＡi の遷移を検出したアド
レス遷移検出回路１１からアドレス遷移パルスＰＵＬＳ
Ｅがエネーブルされると、ビットライン制御信号バーＰ
ＢＬ２が発生され、これ従いパルスチャージトランジス
タであるＰＭＯＳトランジスタ１５Ａ，１５Ｂが導通し
てビットラインがプリチャージされる。また、書込動作
時には書込信号バーＷＥが論理“ロウ”になり、ビット
ライン制御信号バーＰＢＬ１は論理“ハイ”になる。従
って、この場合にはスタティックチャージトランジスタ
であるＰＭＯＳトランジスタ１４Ａ，１４Ｂは非道通で
書込駆動回路（図示略）によりビットラインがデベロー
プされ、このとき長サイクルモードになると、ビットラ
イン漏れ電流によるビットラインレベルの低下を防ぐた
めに、ＰＭＯＳトランジスタ１７，１８の補償が行われ
る。更に、読出動作時つまり書込信号バーＷＥが論理
“ハイ”になるときには、ビットライン制御信号バーＰ
ＢＬ１が論理“ロウ”になってＰＭＯＳトランジスタ１
４Ａ，１４Ｂが導通し、負荷電流が提供される。
レス遷移検出回路１１からアドレス遷移パルスＰＵＬＳ
Ｅがエネーブルされると、ビットライン制御信号バーＰ
ＢＬ２が発生され、これ従いパルスチャージトランジス
タであるＰＭＯＳトランジスタ１５Ａ，１５Ｂが導通し
てビットラインがプリチャージされる。また、書込動作
時には書込信号バーＷＥが論理“ロウ”になり、ビット
ライン制御信号バーＰＢＬ１は論理“ハイ”になる。従
って、この場合にはスタティックチャージトランジスタ
であるＰＭＯＳトランジスタ１４Ａ，１４Ｂは非道通で
書込駆動回路（図示略）によりビットラインがデベロー
プされ、このとき長サイクルモードになると、ビットラ
イン漏れ電流によるビットラインレベルの低下を防ぐた
めに、ＰＭＯＳトランジスタ１７，１８の補償が行われ
る。更に、読出動作時つまり書込信号バーＷＥが論理
“ハイ”になるときには、ビットライン制御信号バーＰ
ＢＬ１が論理“ロウ”になってＰＭＯＳトランジスタ１
４Ａ，１４Ｂが導通し、負荷電流が提供される。
【０００７】
【発明が解決しようとする課題】上記のように従来回路
では、パルスチャージトランジスタ及びスタティックチ
ャージトランジスタの両方を設けなければならないため
トランジスタ数が多くなり、プリチャージ回路がビット
ラインごとに設けられることを考えると集積性に与える
影響が大きい。また、チャージトランジスタ数が多いた
め必要以上に消費電流も多く、且つその制御も複雑であ
る。
では、パルスチャージトランジスタ及びスタティックチ
ャージトランジスタの両方を設けなければならないため
トランジスタ数が多くなり、プリチャージ回路がビット
ラインごとに設けられることを考えると集積性に与える
影響が大きい。また、チャージトランジスタ数が多いた
め必要以上に消費電流も多く、且つその制御も複雑であ
る。
【０００８】従って本発明の目的は、より集積性に優
れ、プリチャージ制御の容易なＳＲＡＭのビットライン
プリチャージ回路を提供することにある。
れ、プリチャージ制御の容易なＳＲＡＭのビットライン
プリチャージ回路を提供することにある。
【０００９】
【課題を解決するための手段】この目的のために本発明
は、アドレス遷移時にアドレス遷移パルスを活性化させ
るアドレス遷移検出回路を備えたＳＲＡＭのビットライ
ンプリチャージ回路において、ビットライン対に接続さ
れて電流を提供する少なくとも１対のチャージトランジ
スタと、前記アドレス遷移パルスの活性時には前記チャ
ージトランジスタを完全オンの状態にし、そして前記ア
ドレス遷移パルスの非活性時には内部インピーダンス比
により決定される制御電圧を出力して前記チャージトラ
ンジスタの導通度を調整するビットライン制御信号発生
回路と、備えてなることを特徴とする。ビットライン制
御信号発生回路の内部インピーダンスはＭＯＳトランジ
スタのチャネル抵抗で形成すればよい。
は、アドレス遷移時にアドレス遷移パルスを活性化させ
るアドレス遷移検出回路を備えたＳＲＡＭのビットライ
ンプリチャージ回路において、ビットライン対に接続さ
れて電流を提供する少なくとも１対のチャージトランジ
スタと、前記アドレス遷移パルスの活性時には前記チャ
ージトランジスタを完全オンの状態にし、そして前記ア
ドレス遷移パルスの非活性時には内部インピーダンス比
により決定される制御電圧を出力して前記チャージトラ
ンジスタの導通度を調整するビットライン制御信号発生
回路と、備えてなることを特徴とする。ビットライン制
御信号発生回路の内部インピーダンスはＭＯＳトランジ
スタのチャネル抵抗で形成すればよい。
【００１０】或いは本発明は、アドレス遷移時にアドレ
ス遷移パルスを活性化させるアドレス遷移検出回路を備
えたＳＲＡＭのビットラインプリチャージ回路におい
て、前記アドレス遷移パルスに応答して、電源電圧を所
定のしきい値電圧分降下させた電圧と接地電圧との間で
スイングするビットライン制御信号を出力するビットラ
イン制御信号発生回路と、電源電圧とビットライン対と
の間に設けられて前記ビットライン制御信号により導通
制御されるチャージトランジスタと、を備えてなること
を特徴とする。ビットライン制御信号発生回路は、電源
電圧に接続した１以上の電圧降下トランジスタと、この
電圧降下トランジスタと接地電圧との間に直列接続さ
れ、アドレス遷移パルスによる制御で相補的に動作する
第１及び第２トランジスタと、この第１及び第２トラン
ジスタ間の接続ノードと接地電圧との間に直列接続され
た１以上の電圧設定トランジスタと、からなり、前記第
１及び第２トランジスタ間の接続ノードからビットライ
ン制御信号を発生する構成とすることができる。この場
合、電圧降下トランジスタ及びこれに接続される第１ト
ランジスタをＰＭＯＳトランジスタ、第２トランジスタ
及び電圧設定トランジスタをＮＭＯＳトランジスタとす
るとよい。
ス遷移パルスを活性化させるアドレス遷移検出回路を備
えたＳＲＡＭのビットラインプリチャージ回路におい
て、前記アドレス遷移パルスに応答して、電源電圧を所
定のしきい値電圧分降下させた電圧と接地電圧との間で
スイングするビットライン制御信号を出力するビットラ
イン制御信号発生回路と、電源電圧とビットライン対と
の間に設けられて前記ビットライン制御信号により導通
制御されるチャージトランジスタと、を備えてなること
を特徴とする。ビットライン制御信号発生回路は、電源
電圧に接続した１以上の電圧降下トランジスタと、この
電圧降下トランジスタと接地電圧との間に直列接続さ
れ、アドレス遷移パルスによる制御で相補的に動作する
第１及び第２トランジスタと、この第１及び第２トラン
ジスタ間の接続ノードと接地電圧との間に直列接続され
た１以上の電圧設定トランジスタと、からなり、前記第
１及び第２トランジスタ間の接続ノードからビットライ
ン制御信号を発生する構成とすることができる。この場
合、電圧降下トランジスタ及びこれに接続される第１ト
ランジスタをＰＭＯＳトランジスタ、第２トランジスタ
及び電圧設定トランジスタをＮＭＯＳトランジスタとす
るとよい。
【００１１】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【００１２】図５〜図７に、ビットラインプリチャージ
回路の実施回路を示してある。図５に示すのは、外部ア
ドレス信号を受けてアドレス信号を発生するアドレスバ
ッファ１０と、このアドレス信号の遷移時にアドレス遷
移パルスＮＰＵＬＳＥを発生するアドレス遷移検出回路
１１とのブロック図である。また、図６に示すのは、イ
ンピーダンス１９，２０の分圧比によりビットライン制
御信号バーＰＢＬを決定するビットライン制御信号発生
回路２６のブロック図である。そして、図７に、ビット
ラインのチャージトランジスタとしてＰＭＯＳトランジ
スタ３０，４０が示されている。
回路の実施回路を示してある。図５に示すのは、外部ア
ドレス信号を受けてアドレス信号を発生するアドレスバ
ッファ１０と、このアドレス信号の遷移時にアドレス遷
移パルスＮＰＵＬＳＥを発生するアドレス遷移検出回路
１１とのブロック図である。また、図６に示すのは、イ
ンピーダンス１９，２０の分圧比によりビットライン制
御信号バーＰＢＬを決定するビットライン制御信号発生
回路２６のブロック図である。そして、図７に、ビット
ラインのチャージトランジスタとしてＰＭＯＳトランジ
スタ３０，４０が示されている。
【００１３】図８の回路図には、ビットライン制御信号
発生回路２６の詳細を示してある。このビットライン制
御信号発生回路２６は、電源電圧と接地電圧との間にチ
ャネルを直列接続したＭＯＳトランジスタ２１〜２３
と、ＰＭＯＳトランジスタ２２のドレインとＮＭＯＳト
ランジスタ２３のドレインとの接続ノードからなる出力
端子と接地電圧との間にチャネルを直列接続したＮＭＯ
Ｓトランジスタ２４，２５と、で構成されている。ＰＭ
ＯＳトランジスタ２１はゲートをダイオード接続した電
圧降下トランジスタで、１以上設けることができる。ま
た、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジス
タ２３でＣＭＯＳインバータが構成され、そのゲートに
アドレス遷移パルスＮＰＵＬＳＥが入力される。そし
て、これらＭＯＳトランジスタ２２，２３の接続ノード
からビットライン制御信号バーＰＢＬが出力される。Ｎ
ＭＯＳトランジスタ２４，２５は所定のチャネル抵抗を
もち、１以上直列接続して設けることができる。
発生回路２６の詳細を示してある。このビットライン制
御信号発生回路２６は、電源電圧と接地電圧との間にチ
ャネルを直列接続したＭＯＳトランジスタ２１〜２３
と、ＰＭＯＳトランジスタ２２のドレインとＮＭＯＳト
ランジスタ２３のドレインとの接続ノードからなる出力
端子と接地電圧との間にチャネルを直列接続したＮＭＯ
Ｓトランジスタ２４，２５と、で構成されている。ＰＭ
ＯＳトランジスタ２１はゲートをダイオード接続した電
圧降下トランジスタで、１以上設けることができる。ま
た、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジス
タ２３でＣＭＯＳインバータが構成され、そのゲートに
アドレス遷移パルスＮＰＵＬＳＥが入力される。そし
て、これらＭＯＳトランジスタ２２，２３の接続ノード
からビットライン制御信号バーＰＢＬが出力される。Ｎ
ＭＯＳトランジスタ２４，２５は所定のチャネル抵抗を
もち、１以上直列接続して設けることができる。
【００１４】図９に、動作時のタイミングチャートを示
し本回路のプリチャージについて説明する。
し本回路のプリチャージについて説明する。
【００１５】アドレス遷移を検出したアドレス遷移検出
回路１１からアドレス遷移パルスＮＰＵＬＳＥがエネー
ブルされてビットライン制御信号発生回路２６へ入力さ
れると、その論理“ハイ”に応じてＮＭＯＳトランジス
タ２３が導通し、ビットライン制御信号バーＰＢＬは論
理“ロウ”状態で出力される。これに従いチャージトラ
ンジスタ３０，４０が完全オンの状態で導通し、ビット
ラインのチャージが行われる。即ち、この場合にチャー
ジトランジスタ３０，４０は、パルスチャージトランジ
スタとして機能する。
回路１１からアドレス遷移パルスＮＰＵＬＳＥがエネー
ブルされてビットライン制御信号発生回路２６へ入力さ
れると、その論理“ハイ”に応じてＮＭＯＳトランジス
タ２３が導通し、ビットライン制御信号バーＰＢＬは論
理“ロウ”状態で出力される。これに従いチャージトラ
ンジスタ３０，４０が完全オンの状態で導通し、ビット
ラインのチャージが行われる。即ち、この場合にチャー
ジトランジスタ３０，４０は、パルスチャージトランジ
スタとして機能する。
【００１６】一方、アドレス遷移パルスＮＰＵＬＳＥが
論理“ロウ”にある場合、ＮＭＯＳトランジスタ２３が
オフ、ＰＭＯＳトランジスタ２２がオンになり、このと
き、ＰＭＯＳトランジスタ２１のドレインとＰＭＯＳト
ランジスタ２２のソースが接続されたノードＮ１には電
圧ＶＣＣ−Ｖt （ＶＣＣは電源電圧、Ｖｔはしきい値電
圧）が印加される。そして、ＮＭＯＳトランジスタ２
４，２５は、ゲートに電源電圧を受けて所定のチャネル
抵抗を発生することによりビットライン制御信号バーＰ
ＢＬの電圧レベルを調節するための電圧設定トランジス
タとなり、ビットライン制御信号バーＰＢＬの電圧レベ
ルは、ＰＭＯＳトランジスタ２１，２２とＮＭＯＳトラ
ンジスタ２４，２５とのチャネル抵抗比、つまりインピ
ーダンス比によって決定されることになる。従って、ビ
ットライン制御信号バーＰＢＬのレベルはＶＣＣ−Ｖt
以下のレベルに制御され、これによりチャージトランジ
スタ３０，４０をゲート制御することで所望の電流をビ
ットラインへ流すことが可能になる。
論理“ロウ”にある場合、ＮＭＯＳトランジスタ２３が
オフ、ＰＭＯＳトランジスタ２２がオンになり、このと
き、ＰＭＯＳトランジスタ２１のドレインとＰＭＯＳト
ランジスタ２２のソースが接続されたノードＮ１には電
圧ＶＣＣ−Ｖt （ＶＣＣは電源電圧、Ｖｔはしきい値電
圧）が印加される。そして、ＮＭＯＳトランジスタ２
４，２５は、ゲートに電源電圧を受けて所定のチャネル
抵抗を発生することによりビットライン制御信号バーＰ
ＢＬの電圧レベルを調節するための電圧設定トランジス
タとなり、ビットライン制御信号バーＰＢＬの電圧レベ
ルは、ＰＭＯＳトランジスタ２１，２２とＮＭＯＳトラ
ンジスタ２４，２５とのチャネル抵抗比、つまりインピ
ーダンス比によって決定されることになる。従って、ビ
ットライン制御信号バーＰＢＬのレベルはＶＣＣ−Ｖt
以下のレベルに制御され、これによりチャージトランジ
スタ３０，４０をゲート制御することで所望の電流をビ
ットラインへ流すことが可能になる。
【００１７】このようにビットライン制御信号発生回路
２６の動作により、ビットライン制御信号バーＰＢＬは
アドレス遷移パルスＮＰＵＬＳＥが論理“ハイ”の場合
を除いて常にＶＣＣ−Ｖt 以下に調整され、チャージト
ランジスタ３０，４０の導通度が制御される。つまり、
チャージトランジスタ３０，４０の電流をビットライン
制御信号バーＰＢＬによって制御し、スタティックチャ
ージトランジスタとして使用することが可能になってい
る。
２６の動作により、ビットライン制御信号バーＰＢＬは
アドレス遷移パルスＮＰＵＬＳＥが論理“ハイ”の場合
を除いて常にＶＣＣ−Ｖt 以下に調整され、チャージト
ランジスタ３０，４０の導通度が制御される。つまり、
チャージトランジスタ３０，４０の電流をビットライン
制御信号バーＰＢＬによって制御し、スタティックチャ
ージトランジスタとして使用することが可能になってい
る。
【００１８】以上、図面を中心に実施形態を説明した
が、この他にも多様な形態が可能であることは勿論であ
る。
が、この他にも多様な形態が可能であることは勿論であ
る。
【００１９】
【発明の効果】本発明によれば、ビットラインごとのチ
ャージトランジスタ数を大幅に減らすことが可能となる
ので、集積性に非常に優れる。また、１つのビットライ
ン制御信号をアドレス遷移パルスに従って論理制御する
だけの簡単な制御ですむのでタイミング制御が単純であ
り、チャージトランジスタ数が少ないので消費電流を抑
制することができる。
ャージトランジスタ数を大幅に減らすことが可能となる
ので、集積性に非常に優れる。また、１つのビットライ
ン制御信号をアドレス遷移パルスに従って論理制御する
だけの簡単な制御ですむのでタイミング制御が単純であ
り、チャージトランジスタ数が少ないので消費電流を抑
制することができる。
【図１】従来のビットラインプリチャージ回路における
アドレス遷移検出回路のブロック図。
アドレス遷移検出回路のブロック図。
【図２】従来のビットラインプリチャージ回路における
ビットライン制御信号発生回路の回路図。
ビットライン制御信号発生回路の回路図。
【図３】従来のビットラインプリチャージ回路における
チャージトランジスタの回路図。
チャージトランジスタの回路図。
【図４】従来のビットラインプリチャージ回路の動作タ
イミングを示す信号波形図。
イミングを示す信号波形図。
【図５】本発明によるビットラインプリチャージ回路に
おけるアドレス遷移検出回路のブロック図。
おけるアドレス遷移検出回路のブロック図。
【図６】本発明によるビットラインプリチャージ回路に
おけるビットライン制御信号発生回路のブロック図。
おけるビットライン制御信号発生回路のブロック図。
【図７】本発明によるビットラインプリチャージ回路に
おけるチャージトランジスタの回路図。
おけるチャージトランジスタの回路図。
【図８】図６に示すビットライン制御信号発生回路の回
路図。
路図。
【図９】本発明によるビットラインプリチャージ回路の
動作タイミングを示す信号波形図。
動作タイミングを示す信号波形図。
１０ アドレスバッファ １１ アドレス遷移検出回路 ２６ ビットライン制御信号発生回路 ３０，４０ チャージトランジスタ ＮＰＵＬＳＥ アドレス遷移パルス バーＰＢＬ ビットライン制御信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 卞 賢根 大韓民国京畿道龍仁郡器興邑舊葛理漢陽ア パート109棟101号
Claims (7)
- 【請求項１】 アドレス遷移時にアドレス遷移パルスを
活性化させるアドレス遷移検出回路を備えたＳＲＡＭの
ビットラインプリチャージ回路において、 ビットライン対に接続されて電流を提供する少なくとも
１対のチャージトランジスタと、前記アドレス遷移パル
スの活性時には前記チャージトランジスタを完全オンの
状態にし、そして前記アドレス遷移パルスの非活性時に
は内部インピーダンス比により決定される制御電圧を出
力して前記チャージトランジスタの導通度を調整するビ
ットライン制御信号発生回路と、備えてなることを特徴
とするビットラインプリチャージ回路。 - 【請求項２】 ビットライン制御信号発生回路の内部イ
ンピーダンスがＭＯＳトランジスタのチャネル抵抗で形
成される請求項１記載のビットラインプリチャージ回
路。 - 【請求項３】チャージトランジスタがＰＭＯＳトランジ
スタである請求項１又は請求項２記載のビットラインプ
リチャージ回路。 - 【請求項４】 アドレス遷移時にアドレス遷移パルスを
活性化させるアドレス遷移検出回路を備えたＳＲＡＭの
ビットラインプリチャージ回路において、 前記アドレス遷移パルスに応答して、電源電圧を所定の
しきい値電圧分降下させた電圧と接地電圧との間でスイ
ングするビットライン制御信号を出力するビットライン
制御信号発生回路と、電源電圧とビットライン対との間
に設けられて前記ビットライン制御信号により導通制御
されるチャージトランジスタと、を備えてなることを特
徴とするビットラインプリチャージ回路。 - 【請求項５】 ビットライン制御信号発生回路は、電源
電圧に接続した１以上の電圧降下トランジスタと、この
電圧降下トランジスタと接地電圧との間に直列接続さ
れ、アドレス遷移パルスによる制御で相補的に動作する
第１及び第２トランジスタと、この第１及び第２トラン
ジスタ間の接続ノードと接地電圧との間に直列接続され
た１以上の電圧設定トランジスタと、からなり、前記第
１及び第２トランジスタ間の接続ノードからビットライ
ン制御信号を発生する請求項４記載のビットラインプリ
チャージ回路。 - 【請求項６】 電圧降下トランジスタ及びこれに接続さ
れる第１トランジスタがＰＭＯＳトランジスタで、第２
トランジスタ及び電圧設定トランジスタがＮＭＯＳトラ
ンジスタである請求項５記載のビットラインプリチャー
ジ回路。 - 【請求項７】 チャージトランジスタがＰＭＯＳトラン
ジスタである請求項４〜６のいずれか１項に記載のビッ
トラインプリチャージ回路。
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