JPH0915646A - アクティブマトリクス液晶表示素子 - Google Patents

Abstract

(57)【要約】 【目的】 共通電極の電圧の歪みを低減することであ
る。 【構成】 共通電極に接続パッド６５を介して一端が接
続された共通電極信号線６２と、補償容量線ＣＬが直接
接続された共用線６６との間に付加抵抗６１を挿入す
る。付加抵抗６１は、共通電極の電圧の極性反転時の歪
みパルスを鈍らせる。付加抵抗６１は、ＴＦＴで使用さ
れる半導体層或いは画素電極を構成するＩＴＯ層を形成
する工程で形成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、アクティブマトリク
ス液晶表示素子に関し、特に、共通電極（対向電極）に
印加される電圧波形のひずみによる表示画質の劣化を抑
えたアクティブマトリクス液晶表示素子に関する。

【０００２】

【従来の技術】アクティブマトリクス液晶表示素子は、
共通電極が形成された一方の基板と、複数の画素電極と
画素電極に接続されたスイッチング素子とが形成された
他方の基板との間に液晶を配置して形成されている。ア
クティブマトリクス液晶表示素子では、液晶に直流電圧
成分が偏って印加されることを防止するため、駆動電圧
の極性を所定期間毎に反転する極性反転方式が一般に採
用されている。

【０００３】しかし、極性反転方式のアクティブマトリ
クス液晶表示素子においては、データ線ドライバから出
力されるプリセット信号（画素電極の電位を予め所定の
値に設定する信号）の影響で、共通電極の電圧の反転時
にその電圧波形（立ち上がり又は立ち下がり）に歪みパ
ルスが生じる。この歪みパルスが、表示画像の表示むら
を起こす。この対策として、共通電極の信号線（引き出
し線）に抵抗を付加し、ゆがみパルスを鈍らせるという
手法が用いられている。

【０００４】

【発明が解決しようとする課題】前記歪みパルスの影響
をなくすための抵抗は液晶表示素子の外部に接続される
ため、電気的接続が複雑になり、また、周辺回路が大型
になるという問題があった。

【０００５】この発明は、上記実状に鑑みてなされたも
ので、電気的な接続構造が単純且つ小型で高品質の画像
を表示できるアクティブマトリクス液晶表示素子を提供
することを目的とする。また、この発明は、データ線の
電圧の極性反転の際に共通電極の電圧に生ずる歪みパル
スを低減することを他の目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、この発明のアクティブマトリクス液晶表示素子は、
共通電極が形成された一方の基板と、画素電極とスイッ
チング素子と補償容量線とが形成された他方の基板と、
両基板の間に配置された液晶と、より構成されるアクテ
ィブマトリクス液晶表示素子において、前記共通電極と
前記補償容量線とに印加する電圧が外部より供給される
共通端子と、前記共通端子と前記補償容量線を接続する
手段と、前記共通端子と前記共通電極を抵抗を介して接
続する手段と、が前記他方の基板に形成されている、こ
とを特徴とする。

【０００７】前記スイッチング素子を薄膜トランジスタ
で構成し、前記抵抗を、前記薄膜トランジスタを形成す
る工程で前記薄膜トランジスタで用いられる半導体層を
用いて形成するようにしてもよい。また、前記抵抗を前
記画素電極を形成する工程で該画素電極を構成する透明
導電膜を用いて形成するようにしてもよい。

【０００８】前記共通端子と前記共通電極とを、前記他
方の基板上の前記共通端子に接続された抵抗と導電体と
から構成してもよい。

【０００９】

【作用】上記構成によれば、共通電極に接続された抵抗
がスイッチング素子を形成した基板の共通電極と共用端
子の間に挿入されている。このため、構造が単純になり
且つ小型になる。そして、共通端子に外部から印加され
る電圧波形が歪みパルス、ノイズを含んでいても、この
抵抗がこれらを鈍らせる。従って、共通電極の電圧が異
常に変化することによる表示ムラを防止できる。

【００１０】前記抵抗を、例えば、ＴＦＴ或いは画素電
極を形成する過程で形成すれば、抵抗を製造する工程が
省略でき、製造プロセスを簡略化できる。

【００１１】

【実施例】以下、この発明の実施例を図面を参照して説
明する。図１はこの発明の一実施例にかかるアクティブ
マトリクス液晶表示素子の断面構成を示す。図示するよ
うに、このアクティブマトリクス型液晶表示素子は、
一対の絶縁性の透明な基板１１、１２と、基板１１と１
２とを接合する封止材ＳＣと、基板１１と１２との間に
封止された液晶１７とから構成される液晶セル１８と、
液晶セル１８を挟んで配置された一対の偏光板２１と２
２とを備えている。

【００１２】基板１２には、共通電極（対向電極）１４
と、共通電極１４の上に形成された配向膜１６とが設け
られている。

【００１３】基板１１上には、図１及び図３に示すよう
に、画素電極１３と、スイッチング素子としてのＴＦＴ
（薄膜トランジスタ）３１と、走査線（ゲートライン）
ＧＬと、データ線ＤＬと、補償容量線ＣＳとがマトリク
ス状に形成されている。

【００１４】ＴＦＴ３１は、基板１１上に形成されたゲ
ート電極３４とゲート絶縁膜３５と半導体層３６とドレ
イン電極３７とソース電極３８とより構成される。各Ｔ
ＦＴ３１のゲート電極３４は対応する行の走査線ＧＬに
接続され、ドレイン電極３７は対応する画素電極１３に
接続され、ソース電極３８は対応する列のデータ線ＤＬ
に接続されている。また、補償容量線ＣＳは、ゲート絶
縁膜３５により、画素電極１３から絶縁されて形成され
ている。

【００１５】画素電極１３及びＴＦＴ３１の上には配向
膜１５が配置されている。

【００１６】基板１１の周辺部には、図２及び図３に示
すように、共用線６６が配線されている。共用線６６に
は、その端子部を介して、共通電極１４と補償容量線Ｃ
Ｓに共通の電圧である共通電圧ＶCOMが外部より印加さ
れる。共用線６６には、補償容量線ＣＳが直接接続され
ている。さらに、共用線６６には、共通電極１４が接続
パッド６５と共通電極信号線６２と付加抵抗６１を介し
て接続されている。付加抵抗６１と共通電極信号線６２
と接続パッド６５とは基板１１の４角に配置され、４箇
所で共通電極１４に共通電圧ＶCOMを供給する。

【００１７】換言すると、補償容量線ＣＳは共通電圧Ｖ
COMが外部から印加された外部接続端子（共通端子）に
電気的に直接接続され、共通電極１４は共通端子に付加
抵抗６１を介して接続されている。

【００１８】付加抵抗６１は、ＴＦＴ３１を構成する半
導体層３６と同一の材料を用いてＴＦＴ３１を形成する
過程で形成されている。接続パッド６５は、封止材ＳＣ
の外側に配置されている。

【００１９】図３に示すように、走査線ＧＬはその端子
部で走査線ドライバ４１に接続され、データ線ＤＬは、
その端子部でデータ線ドライバ４２に接続される。ま
た、共用線６６の端子部を介して外部より共通電圧（基
準電圧）ＶCOMが印加される。データ線ドライバ４２
は、所定水平走査期間毎に極性が反転するデータ信号を
用いてデータ線ＤＬを駆動する。また、共用線６６に印
加される共通電圧はデータ信号の極性の反転に同期し
て、その極性が反転される。

【００２０】このような構成によれば、共通電極１４と
補償容量線ＣＳへの電圧の印加を共通端子を介して行う
ことができ、端子数を削減することができる。また、付
加抵抗６１を介して所定期間毎に極性が反転する共通電
圧ＶCOMを共通電極１４に印加しているので、データ線
ドライバ４２がプリセット信号を出力した場合に共通電
極１４の電圧の歪みが低減される。さらに、付加抵抗６
１をＴＦＴ３１を構成する半導体層を用いてＴＦＴ３１
を形成する工程で形成しているので、その製造のため
に、付加的な工程を必要としない。

【００２１】次に、付加抵抗６１を形成する方法の一例
を図４及び図５を参照して説明する。まず、図４（Ａ）
に示すように、基板１１上に、アルミニウム、アルミニ
ウム合金、クロム等からなる導電層を蒸着、スパッタリ
ング等により形成し、これをパターニングして、共通電
極信号線６２と、補償容量線ＣＳと、共用線６６と、ゲ
ート電極３４と、走査線ＧＬとを形成する。

【００２２】その後、図４（Ｂ）に示すように、基板１
１上に厚さ１００〜５００nmの窒化シリコン（Ｓｉ
Ｎ）、酸化シリコン（ＳｉＯ）等からなるゲート絶縁膜
３５を、プラズマＣＶＤ等を用いて形成する。

【００２３】次に、図４（Ｃ）に示すように、ゲート絶
縁膜３５に付加抵抗６１を接続するためのコンタクトホ
ール７１を、共通電極信号線６２と共用線６６の上に形
成する。

【００２４】次に、図５（Ａ）に示すように、厚さ３０
〜７０nmのアモルファスシリコン、ポリシリコン等から
なる半導体層３６をプラズマＣＶＤ等を用いて形成す
る。

【００２５】次に、図５（Ｂ）に示すように、半導体層
３６をＴＦＴ３１の素子形状と付加抵抗６１の素子形状
にパターニングする。

【００２６】続いて、ｎ型半導体層７２をＣＶＤ等を用
いて体積し、さらに、アルミニウム、クロム等の電極形
成用の金属層をスパッタリング等により形成する。

【００２７】続いて、図５（Ｃ）に示すように、金属層
を所定形状にパターニングして、ドレイン電極３７、ソ
ース電極３８、データ線ＤＬを形成する。さらに、形成
された電極及びラインをマスクとして用いて、さらに、
抵抗形成領域をレジストなどで保護して、ｎ型半導体層
７２をパターニングし、ＴＦＴ３１のチャネル領域のｎ
型半導体層及び他の不要部分のｎ型半導体層を除去す
る。その後、通常の工程により、画素電極１３等を形成
する。

【００２８】このようにして、付加抵抗６１は、半導体
層３６を利用して、ＴＦＴ３１の製造工程で製造でき
る。

【００２９】付加抵抗６１を半導体層３６の代わりに、
ＩＴＯ（インジウム−スズ酸化物）層で形成してもよ
い。この場合、例えば、図６（Ａ）に示すように、ＴＦ
Ｔ３１を形成した後で、ゲート絶縁膜３５にコンタクト
ホール７１’を形成する。その後、ＩＴＯを全面にスパ
ッタリングなどにより形成し、これをパターニングして
図６（Ｂ）に示すように画素電極１３と付加抵抗６１’
を製造する。

【００３０】なお、抵抗の製造方法は、上記例に限定さ
れず、ＴＦＴ３１の素子構造などに応じて、工程の増加
を抑えることができる任意の方法で形成すればよい。

【００３１】また、例えば、接続パッド６５を導電材が
添加された樹脂などで構成する場合には、導電材の添加
量を調整して、接続パッド６５で付加抵抗を形成しても
よい。

【００３２】また、上記実施例では、共用線６６と共通
電極１４を基板の４角の４ヶ所で接続したが、接続箇所
及びその数は任意である。また、上記実施例では、走査
線ドライバ４１とデータ線ドライバ４２を液晶セル１８
の外部に配置する例を示したが、ＣＯＧ法等を用いてド
ライバを基板上に配置してもよい。

【００３３】

【発明の効果】以上、詳述したように、この発明によれ
ば、共通電極と共用端子の間に挿入される抵抗を、スイ
ッチング素子が形成された基板上に設けたので、液晶表
示素子の電気回路の接続が単純になり、また、小型にす
ることができる。そして、共用線に印加される電圧の極
性を反転する際に、データ信号ドライバの出力信号の影
響による歪みパルスを鈍らせ、これによる画質の劣化を
低減することができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るアクティブマトリク
ス液晶表示素子の断面を示す図である。

【図２】図１に示す他方の基板の端部の拡大図である。

【図３】図１に示す他方の基板の構成を示す図である。

【図４】付加抵抗を半導体層を用いて形成する場合の製
造工程の一例を示す図である。

【図５】付加抵抗を半導体層を用いて形成する場合の製
造工程の一例を示す図である。

【図６】付加抵抗をＩＴＯを用いて形成する場合の製造
工程の一例を示す図である。

【符号の説明】

１１…基板、１２…基板、１３…画素電極、１４…共通
電極（対向電極）、１５…配向膜、１６…配向膜、１７
…液晶、１８…液晶セル、２１…偏光板、２２…偏光
板、３１…ＴＦＴ（薄膜トランジスタ）、３４・・・ゲー
ト電極、３５・・・ゲート絶縁膜、３６・・・半導体層、３７
・・・ドレイン電極、３８・・・ソース電極、４１…走査線ド
ライバ、４２…データ線ドライバ、６１・・・付加抵抗、
６２・・・共通電極信号線、６５・・・接続パッド、６６・・・
共用線、７１・・・コンタクトホール、７２・・・ｎ型半導体
層、ＤＬ…データ線、ＧＬ…走査線、ＣＳ…補償容量線

Claims (4)

【特許請求の範囲】
1. 【請求項１】共通電極が形成された一方の基板と、画素
   電極とスイッチング素子と補償容量線とが形成された他
   方の基板と、両基板の間に配置された液晶と、より構成
   されるアクティブマトリクス液晶表示素子において、 前記共通電極と前記補償容量線とに印加する電圧が外部
   より供給される共通端子と、前記共通端子と前記補償容
   量線を接続する手段と、前記共通端子と前記共通電極を
   抵抗を介して接続する手段と、が前記他方の基板に形成
   されている、ことを特徴とするアクティブマトリクス液
   晶表示素子。
2. 【請求項２】前記スイッチング素子は薄膜トランジスタ
   から構成され、 前記抵抗は、前記薄膜トランジスタを形成する工程で、
   前記薄膜トランジスタで用いられる半導体層を用いて形
   成される、ことを特徴とする請求項１に記載のアクティ
   ブマトリクス液晶表示素子。
3. 【請求項３】前記画素電極は透明導電膜から構成され、
   前記抵抗は、前記透明導電膜を形成する工程で該透明導
   電膜を用いて形成される、ことを特徴とする請求項１又
   は２に記載のアクティブマトリクス液晶表示素子。
4. 【請求項４】前記共通端子と前記共通電極を接続する手
   段は、前記他方の基板上の前記共通端子に接続された抵
   抗と、この抵抗を介して前記一方の基板に形成された共
   通電極と前記共通端子とを電気的に接続する導電体とか
   らなる、ことを特徴とする請求項１、２又は３に記載の
   アクティブマトリクス液晶表示素子。