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JPH0887887A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH0887887A
JPH0887887A JP6248435A JP24843594A JPH0887887A JP H0887887 A JPH0887887 A JP H0887887A JP 6248435 A JP6248435 A JP 6248435A JP 24843594 A JP24843594 A JP 24843594A JP H0887887 A JPH0887887 A JP H0887887A
Authority
JP
Japan
Prior art keywords
sense amplifier
time
data line
writing
reading
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6248435A
Other languages
English (en)
Inventor
Takehiro Hasegawa
武裕 長谷川
Yukito Owaki
幸人 大脇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP6248435A priority Critical patent/JPH0887887A/ja
Priority to US08/527,264 priority patent/US5590080A/en
Publication of JPH0887887A publication Critical patent/JPH0887887A/ja
Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【目的】 書き込み時のセンス動作に伴う電流を減少さ
せ、電源ノイズの低減をはかり得る半導体記憶装置を提
供すること。 【構成】 複数のダイナミック型メモリセルが直列に接
続されたメモリセルユニットがアレイ状に配置されたメ
モリアレイと、メモリセルユニットに接続されるデータ
線及び相補データ線の電位を比較し増幅するセンスアン
プ回路と、データ線及び相補データ線を充電若しくは放
電するセンスアンプドライバとを備えた半導体記憶装置
において、読み出し時と書き込み時にセンスアンプドラ
イバの駆動能力を変化させる回路を設け、読み出し時よ
りも書き込み時の方でセンスアンプドライバの駆動能力
を小さくして、データ線及び相補データ線に関する放電
或いは充電ピーク電流を低減させることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特にセンスアンプドライバの駆動能力を可変にした
半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、複数個のメモリセルを接続し
てメモリセルユニットを構成し、このメモリセルユニッ
トの複数個をビット線に接続してメモリセルアレイを構
成する方式のＤＲＡＭが知られている。例えば、複数個
のメモリセルを直列接続してメモリセルユニットを構成
するＮＡＮＤ型のセルアレイ方式は、個々のメモリセル
をそれぞれビット線に接続する方式に比べてビット線コ
ンタクトが少なくなるため、セル面積を小さくできると
いう利点がある。
【０００３】ＮＡＮＤ型セルアレイ方式では、メモリセ
ルユニット内のデータを読み出す時に、ビット線のコン
タクトに近い方のセルから順次読み出し、読み出した順
序と逆の順序でビット線のコンタクトから遠い方のセル
からデータを書き戻す必要がある。このため、各データ
毎にセンスアンプを読み出し時と書き込み時の２回動作
させなければならなかった。
【０００４】この方法として、読み出し時にセルアレイ
部のビット線とセンスアンプ部のビット線を切り離して
センスアンプ部のビット線の信号のみを増幅する方法が
ある（1993,IEEE ISSCC DIGEST OF TECHNICAL PAPERS',
VOL,P28,WP3.4 参照）。この方法を用いた場合、読み出
し時のセンスアンプ動作では、容量の軽いセンスアンプ
部のビット線のみを増幅するので、それに伴う電流（特
にピーク電流）は小さいが、書き込み時はセルアレイ部
のビット線を増幅しなければならないので、電流が大き
くなってしまう問題があった。そしてこれは、電源ノイ
ズの増大につながる。
【０００５】また、センスアンプドライバの駆動能力に
より書き込み時のサイクル時間が決まり、通常は読み出
し時のシリアルサイクル時間に比して書き込み時のシリ
アルサイクル時間が長くなり、読み出し時と書き込み時
とでサイクル時間のアンバランスが生じる。そして、こ
のアンバランスがシステム設計上で問題となることもあ
る。
【０００６】
【発明が解決しようとする課題】上記のように、複数の
メモリセルを接続してメモリセルユニットとして構成す
るＤＲＡＭは、読み出し時のセンスアンプ動作よりも書
き込み時のセンスアンプ動作に伴う電流が大きくなり、
これに伴い書き込み時における電源ノイズの影響が大き
くなるという問題があった。
【０００７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、読み出し時のセンスス
ピードを変えることなく、書き込み時のセンス動作に伴
う電流を減少させ、電源ノイズの低減をはかり得る半導
体記憶装置を提供することにある。
【０００８】また、本発明の他の目的は、読み出しのシ
リアルサイクル時間と書き込みのシリアルサイクル時間
とを任意に設定することができ、システム設計の容易化
をはかり得る半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。
【００１０】即ち、本発明（請求項１）は、メモリセル
又は複数のメモリセルが接続されたメモリセルユニット
がアレイ状に配置されたメモリアレイと、前記メモリセ
ル又はメモリセルユニットに接続されるデータ線及び相
補データ線の電位を比較し増幅するセンスアンプ回路
と、前記データ線及び相補データ線を充電又は放電する
センスアンプドライバとを備えた半導体記憶装置におい
て、読み出し時と書き込み時に前記センスアンプドライ
バの駆動能力を変化させる手段を設けたことを特徴とす
る。
【００１１】また、本発明（請求項３）は、メモリセル
又は複数のメモリセルが接続されたメモリセルユニット
がアレイ状に配置されたメモリアレイと、前記メモリセ
ル又はメモリセルユニットに接続されるデータ線及び相
補データ線の電位を比較し増幅するセンスアンプ回路
と、前記データ線及び相補データ線を充電又は放電する
センスアンプドライバとを備えた半導体記憶装置におい
て、読み出し時のシリアルなデータ読み出しサイクル時
間と、書き込み時のシリアルなデータ書き込みサイクル
時間とを、変化させる手段を設けたことを特徴とする。
【００１２】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) メモリセルはダイナミック型セルであること。 (2) メモリセルユニットは、複数のメモリセルを直列接
続したＮＡＮＤセルであること。 (3) 読み出し時よりも書き込み時の方でセンスアンプド
ライバの駆動能力を小さくして、データ線及び相補デー
タ線に関する放電或いは充電ピーク電流を低減させるこ
と。 (4) 読み出し時よりも書き込み時の方でセンスアンプド
ライバの駆動能力を大きくして、書き込みに要する時間
を読み出しに要する時間に近付ける、又は読み出しに要
する時間と同じにすること。 (5) センスアンプドライバの駆動能力を、メモリアレイ
ブロック間或いはチップ毎に変化させること。 (6) センスアンプドライバの駆動能力を、外部からの信
号によって変化させること。
【００１３】
【作用】本発明によれば、読み出しと時と書き込み時で
センスアンプドライバの駆動能力を変えることで、例え
ば読み出し時よりも書き込み時の方でセンスアンプドラ
イバの駆動能力を小さくすることによって、読み出し時
のセンススピードを変えることなく、書き込み時のセン
スアンプ動作に伴う電流を減少させることができる。従
って、書き込み時における電源ノイズを減らすことがで
きる。
【００１４】また、読み出し時よりも書き込み時の方で
センスアンプドライバの駆動能力を大きくすることによ
り、書き込み時のサイクル時間を従来より短くすること
ができる。これにより、読み出し時のサイクル時間と書
き込み時のサイクル時間とを近付けたり、各々のサイク
ル時間を同じにすることも可能となる。
【００１５】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。 （実施例１）図１は、センスアンプドライバとしてのト
ランジスタの駆動能力を、読み出し時と書き込み時に変
化させる実施例である。複数個のメモリセルＭＣが直列
接続されてＮＡＮＤセルが形成され、このＮＡＮＤセル
がマトリックス状に配置されてセルアレイが構成されて
いる。各々のＮＡＮＤセルはオープンに配置され、１つ
のセンスアンプＳＡを２本のビット線対で共有した形を
示している。この共有するビット線対の本数は、他の本
数、或いは共有しない形でも構わない。また、ＳＡＰと
ＢＳＡＮをイコライズする回路は省略している。
【００１６】この実施例では、センスアンプドライバと
してｐＭＯＳ，ｎＭＯＳのトランジスタをそれぞれ２つ
ずつ用意している。ｎＭＯＳトランジスタ１とｐＭＯＳ
トランジスタ２は、読み出し時と書き込み時の両方の時
にＢＳＥＰが“Ｌ”で動作する。一方、ｎＭＯＳトラン
ジスタ３とｐＭＯＳトランジスタ４は、書き込み時に
“Ｌ”となるＢＲＳＴＲ信号により書き込み時は動作し
ないようになっている。このＢＲＳＴＲ信号は、チップ
内部でカウンタを使って発生させてもよいし、外部より
入力しても構わない。
【００１７】なお、図中の５ａはセンスアンプ部のビッ
ト線ＢＬにセルアレイ部のビット線ＢＬ０，ＢＬ１のい
ずれかを選択的に接続するための切り替え回路で、５ｂ
はセンスアンプ部側のビット線／ＢＬにセルアレイ部の
ビット線／ＢＬ０，／ＢＬ１のいずれかを選択的に接続
するための切り替え回路である。６はビット線をイコラ
イズするためのイコライズ回路、７は１個のＮＡＮＤセ
ルに相当するデータを一時的に記憶する一時記憶用レジ
スタ、８はセンス結果を外部に出力する出力回路を示し
ている。
【００１８】図２に示すタイミング図で分かるように、
読み出し時は、各ワード線（ＷＬ０，ＷＬ１，ＷＬ２，
ＷＬ３）を上げてデータを読み出す度に、セルアレイ部
のビット線とセンスアンプ部のビット線を切り離して
（Ｐt0，Ｐt1を“Ｌ”にして）センス動作を行ってい
る。従って、センスアンプ部のビット線容量の充放電の
みをｎＭＯＳトランジスタ１，３、ｐＭＯＳトランジス
タ２，４で行うため、電流が小さく高速に読み出すこと
ができる。なお、タイミング図には省略しているが、各
データは増幅した後センスアンプ部に設けられた一時記
憶用レジスタ７に蓄えられる。
【００１９】一方、書き込み時は一時記憶レジスタ７か
ら読み出し時と逆の順序でデータを出し（タイミング図
では略している）、センスアンプＳＡで増幅し、セルア
レイ部のビット線を充放電して、メモリセルにデータを
書き込む。このとき、セルアレイ部のビット線容量を充
放電するので、読み出し時より多くの電荷が消費され
る。これを読み出し時と同じスピードでセンスを行った
場合、ピーク電流が大きくなり、電源ノイズの原因とな
ってしまう。そこで、センスアンプドライバの駆動能力
を変化させ、具体的にはｎＭＯＳトランジスタ１，ｐＭ
ＯＳトランジスタ２のみで駆動させることにより、ピー
ク電流を減少させている。
【００２０】このように本実施例によれば、読み出し時
に比して書き込み時のセンスアンプドライバの駆動能力
を小さくしているので、読み出し時のセンススピードを
変えることなく、書き込み時のセンス動作に伴う電流を
減少させ、電源ノイズの低減をはかることができる。 （実施例２）第１の実施例では、センスアンプドライバ
の駆動能力を小さくしたため、センスするスピードが遅
くなる。そのため、読み出し時のシリアルな読み出しサ
イクル時間と、書き込み時のシリアルな書き込みサイク
ル時間を変化させる回路が設けられていてもよい。
【００２１】図３に本実施例のブロック図を示す。１１
はメモリアレイ、１２はセンスアンプアレイ、１３はセ
ンスアンプ制御回路、１４はロウデコーダ、１５はロウ
系制御回路、１６は第１のクロック発生回路、１７は第
２のクロック発生回路を示している。
【００２２】シリアルな読み出し及びシリアルな書き込
みは、クロックＣＫを基に行われている。読み出し時
は、ＣＫを基に第１クロック発生回路１６で作られたク
ロックＣＫＡでロウ系の制御が行われ、書き込み時はＣ
Ｋを基に第２のクロック発生回路１７で作られたクロッ
クＣＫＢで、ロウ系の制御が行われるようにし、選択す
る回路が設けられている。この切り替えは、先に示した
ＢＲＳＴＲを用いて行われる。
【００２３】図２のタイミングにこのクロックも図示さ
れている。図３に示したクロックＣＫはチップ内部で発
生させてもよいし、シンクロナスＤＲＡＭのように外部
から入力させてもよい。また、第１のクロック発生回路
１６及び第２のクロック発生回路１７としては、クロッ
クＣＫを分周する回路などがあげられる。クロックＣＫ
Ａのサイクルは、クロックＣＫＢのサイクルより速いサ
イクルであることが望ましい。 （実施例３）本発明は、ＮＡＮＤ型メモリセルユニット
のアレイを複数バンクで構成した場合に用いるとさらに
効果が大きい。
【００２４】図４に、本実施例の構成を示す。図３に示
した回路をブロックとし、２つのブロック２１，２２が
設けられている。そして、各々のブロック２１，２２に
はクロックＣＫが入力され、第１のブロック２１にはＢ
ＲＳＴＲ１が第２のブロック２２にはＢＲＳＴＲ２が入
力されている。
【００２５】このように、ＮＡＮＤ型メモリセルユニッ
トのアレイを複数バンクで構成した場合、あるバンクが
アクティブになっている間に他のバンクは書き込み動作
や、リフレッシュ動作を行うことができるので、書き込
みの時間が長くなっても見掛け上では隠すことができ
る。
【００２６】また、本発明を複数バンク構成で用いれ
ば、多数のバンクが同時に動作しても、電流によるノイ
ズを減らすことができる。この場合、例えばバンクの数
によって、センスアンプドライバの駆動能力を変化させ
るようにしても構わず、バンクの数に応じて書き込みの
サイクルを変化させても構わない。例えば、バンクの数
を多くすれば、センスアンプドライバの駆動能力を減ら
したり、シリアル書き込みのサイクル時間を長くするな
どである。 （実施例４）実施例１〜３におけるセンスアンプドライ
バの駆動能力を変化させる信号は、外部からの制御信号
でも構わない。例えば、複数のチップを同時にテストを
行い、テスト時間の短縮を行う時など、外部よりチップ
のセンスアンプドライバのドライバビリティを読み出し
時と書き込み時で独立に或いは同時に変化させたり、各
チップ毎に変化させたりすることで、複数チップを効率
良く安定にテストできる。
【００２７】この例として図５に実施例を示す。前記し
た図１の構成に加え、ｎＭＯＳトランジスタ１と並列に
ｎＭＯＳトランジスタ１′が接続され、ｐＭＯＳトラン
ジスタ２と並列にｐＭＯＳトランジスタ２′が並列に接
続されている。ｎＭＯＳトランジスタ１，１′とｐＭＯ
Ｓトランジスタ２，２′は、読み出し時と書き込み時の
両方の時にＢＳＥＰが“Ｌ”で動作する。一方、ｎＭＯ
Ｓトランジスタ３とｐＭＯＳトランジスタ４は、書き込
み時に“Ｌ”となるＢＲＳＴＲ信号により書き込み時は
動作しないようになっている。さらに、テスト時にはＢ
ＴＥＳＴが“Ｌ”でｎＭＯＳトランジスタ１′とｐＭＯ
Ｓトランジスタ２′が動作しないようになっている。
【００２８】このような構成であれば、複数チップを同
時にテストする場合にＢＴＥＳＴ信号を“Ｌ”にして駆
動能力を下げ、複数チップで同時に消費される電流を減
少させることができる。これにより、電源ノイズを減少
させることができ、安定したテストが可能となる。
【００２９】また、センスアンプドライバの駆動能力を
変化させる信号は、チップ内の複数のメモリアレイブロ
ックを同時に活性化するような場合に使用しても構わな
い。例えば、あるメモリアレイブロック或いはバンクか
らデータを外部にアクセスしているとき、アクセスされ
ていないメモリアレイブロック或いはバンクはリフレッ
シュすると、外部からはこのリフレッシュは見えなくす
ることができる。
【００３０】このとき、リフレッシュするバンクのセン
スアンプのドライバの駆動能力を、減少させられること
により、リフレッシュによる電源ノイズを減らせるた
め、安定した読み出し動作とリフレッシュ動作が同時に
行える。この場合は、図５のＢＴＥＳＴ信号を各メモリ
アレイブロック或いはバンク毎に独立に動作させること
によって可能となる。
【００３１】なお、本発明は上述した各実施例に限定さ
れるものではない。本発明において、センスアンプドラ
イバの駆動能力を読み出し時と書き込み時で変化させる
ことと、読み出しのシリアルサイクル時間と書き込みの
シリアルサイクル時間を変化させることは独立のことで
あり、必ずしも両方存在しなければならないということ
ではない。
【００３２】例えば、読み出し時のサイクル時間と書き
込み時のサイクル時間を同じにして、センスアンプドラ
イバの駆動能力を変えても構わない。その場合は、読み
出し時のプリチャージ時間を長くして、プリチャージレ
ベルのビット線間のアンバランスをなくすようにすれ
ば、読み出し時のマージンが良くなるなど、１サイクル
内で調整すればよい。
【００３３】読み出し時と書き込み時における容量負荷
の違いから、一般には読み出し時よりも書き込み時の方
がサイクル時間が長くなるが、読み出し時に比して容量
負荷の大きい書き込み時の方でセンスアンプドライバの
駆動能力を大きくすれば、両者のサイクル時間を近付け
る若しくは同じにすることができる。そして、このよう
に読み出しのサイクル時間と書き込みのサイクル時間を
同じにすれば、システム設計の容易化をはかることが可
能となる。
【００３４】また、本実施例では、ダイナミック型メモ
リを用いているが、本発明の内容はセルから順次データ
を読み出して順次再書き込みする構成であれば、どのよ
うなものでもよく、例えばスタティック型のメモリでも
適用可能である。さらに、ＮＡＮＤ型に限らず、複数個
のメモリセルを接続したメモリセルユニットを用いるも
のに適用することができる。また、読み出し時にビット
線とセンスアンプを切り離す方式であれば、メモリセル
ユニットを構成しないものにも適用することが可能であ
る。
【００３５】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
【００３６】
【発明の効果】以上詳述したように本発明によれば、読
み出しと時と書き込み時でセンスアンプドライバの駆動
能力を変えることにより、書き込み時のセンスアンプ動
作に伴う電流を減少させて電源ノイズを減らしたり、読
み出し時のサイクル時間に書き込み時のサイクル時間を
近付けたりすることができ、半導体記憶装置の設計の自
由度を高めることが可能となる。
【図面の簡単な説明】
【図１】第１の実施例に係わる半導体記憶装置の回路構
成を示す図。
【図２】第１の実施例における動作タイミング図。
【図３】第２の実施例に係わる半導体記憶装置の構成を
示すブロック図。
【図４】第３の実施例に係わる半導体記憶装置の構成を
示すブロック図。
【図５】第４の実施例に係わる半導体記憶装置の回路構
成を示す図。
【符号の説明】
１…読み出し時と書き込み時の両方で動作するｎＭＯＳ
トランジスタ ２…読み出し時と書き込み時の両方で動作するｐＭＯＳ
トランジスタ ３…読み出し時のみ動作するｎＭＯＳトランジスタ ４…読み出し時のみ動作するｐＭＯＳトランジスタ ５ａ，５ｂ…ビット線切り替え回路 ６…イコライズ回路 ７…一時記憶用レジスタ ８…出力回路 １１…メモリアレイ １２…センスアンプアレイ １３…センスアンプ制御回路 １４…ロウデコーダ １５…ロウ系制御回路 １６…第１のクロック発生回路 １７…第２のクロック発生回路 ２１…第１のブロック ２２…第２のブロック

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】メモリセル又は複数のメモリセルが接続さ
    れたメモリセルユニットがアレイ状に配置されたメモリ
    アレイと、前記メモリセル又はメモリセルユニットに接
    続されるデータ線及び相補データ線の電位を比較し増幅
    するセンスアンプ回路と、前記データ線及び相補データ
    線を充電又は放電するセンスアンプドライバとを備えた
    半導体記憶装置において、 読み出し時と書き込み時に前記センスアンプドライバの
    駆動能力を変化させる手段を設けてなることを特徴とす
    る半導体記憶装置。
  2. 【請求項２】複数のダイナミック型メモリセルが直列に
    接続されたメモリセルユニットがアレイ状に配置された
    メモリアレイと、前記メモリセルユニットに接続される
    データ線及び相補データ線の電位を比較し増幅するセン
    スアンプ回路と、前記データ線及び相補データ線を充電
    又は放電するセンスアンプドライバとを備えた半導体記
    憶装置において、 読み出し時と書き込み時に前記センスアンプドライバの
    駆動能力を変化させる手段を設けてなり、読み出し時よ
    りも書き込み時の方で前記センスアンプドライバの駆動
    能力を小さくすることを特徴とする半導体記憶装置。
  3. 【請求項３】メモリセル又は複数のメモリセルが接続さ
    れたメモリセルユニットがアレイ状に配置されたメモリ
    アレイと、前記メモリセル又はメモリセルユニットに接
    続されるデータ線及び相補データ線の電位を比較し増幅
    するセンスアンプ回路と、前記データ線及び相補データ
    線を充電又は放電するセンスアンプドライバとを備えた
    半導体記憶装置において、 読み出し時のシリアルなデータ読み出しサイクル時間
    と、書き込み時のシリアルなデータ書き込みサイクル時
    間とを、変化させる手段を設けてなることを特徴とする
    半導体記憶装置。
  4. 【請求項４】前記センスアンプドライバの駆動能力を、
    読み出し時と書き込み時で変化させることを特徴とする
    請求項３記載の半導体記憶装置。
  5. 【請求項５】前記センスアンプドライバの駆動能力を、
    メモリアレイブロック間或いはチップ毎に変化させるこ
    とを特徴とする請求項１，２又は４記載の半導体記憶装
    置。
  6. 【請求項６】前記センスアンプドライバの駆動能力を、
    外部からの信号により変化させることを特徴とする請求
    項１，２，４又は５記載の半導体記憶装置。
JP6248435A 1994-09-17 1994-09-17 半導体記憶装置 Pending JPH0887887A (ja)

Priority Applications (2)

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JP6248435A JPH0887887A (ja) 1994-09-17 1994-09-17 半導体記憶装置
US08/527,264 US5590080A (en) 1994-09-17 1995-09-12 Dynamic random access memory with variable sense-amplifier drive capacity

Applications Claiming Priority (1)

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JP6248435A JPH0887887A (ja) 1994-09-17 1994-09-17 半導体記憶装置

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JPH0887887A true JPH0887887A (ja) 1996-04-02

Family

ID=17178088

Family Applications (1)

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JP6248435A Pending JPH0887887A (ja) 1994-09-17 1994-09-17 半導体記憶装置

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JP (1) JPH0887887A (ja)

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