JPH088741A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH088741A JPH088741A JP6133433A JP13343394A JPH088741A JP H088741 A JPH088741 A JP H088741A JP 6133433 A JP6133433 A JP 6133433A JP 13343394 A JP13343394 A JP 13343394A JP H088741 A JPH088741 A JP H088741A
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- accumulator
- frequency
- division ratio
- output
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- Prior art date
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 基準信号周波数よりも小さな周波数間隔で出
力信号周波数を制御する周波数シンセサイザで、出力信
号の中心周波数近傍のスプリアスを低減する。 【構成】 分周比制御回路５は多段に接続したアキュム
レータと、各アキュムレータのキャリー信号によって分
周比を変化させる小数部計算回路１０からなる。これに
より位相同期ループの可変分周器２の分周比がほぼ毎ク
ロック変化する。アキュムレータ７の最下位ビットにク
ロックごとに１を加算することで、分周比の変化の周期
を変え、出力信号の中心周波数の近傍に発生するスプリ
アスを大きく低減する。
力信号周波数を制御する周波数シンセサイザで、出力信
号の中心周波数近傍のスプリアスを低減する。 【構成】 分周比制御回路５は多段に接続したアキュム
レータと、各アキュムレータのキャリー信号によって分
周比を変化させる小数部計算回路１０からなる。これに
より位相同期ループの可変分周器２の分周比がほぼ毎ク
ロック変化する。アキュムレータ７の最下位ビットにク
ロックごとに１を加算することで、分周比の変化の周期
を変え、出力信号の中心周波数の近傍に発生するスプリ
アスを大きく低減する。
Description
【０００１】
【産業上の利用分野】本発明は、設定可能な出力周波数
間隔よりも基準信号の周波数が高い周波数シンセサイザ
に関するものである。
間隔よりも基準信号の周波数が高い周波数シンセサイザ
に関するものである。
【０００２】
【従来の技術】従来、基準信号の周波数よりも小さな周
波数間隔で出力信号の周波数を制御するには、通常の周
波数シンセサイザの可変分周器の分周比を時間的に変化
させ、平均値として小数点以下の精度の分周比を実現し
ていた。このとき、単純に周期的に分周比を変化させる
と変化の周期の周波数成分がスプリアスとして出力に生
じる。このスプリアスを低減するために、例えば米国特
許４６０９８８１のように多段に接続したアキュムレー
タを用いる手法があった。
波数間隔で出力信号の周波数を制御するには、通常の周
波数シンセサイザの可変分周器の分周比を時間的に変化
させ、平均値として小数点以下の精度の分周比を実現し
ていた。このとき、単純に周期的に分周比を変化させる
と変化の周期の周波数成分がスプリアスとして出力に生
じる。このスプリアスを低減するために、例えば米国特
許４６０９８８１のように多段に接続したアキュムレー
タを用いる手法があった。
【０００３】図７にこの従来の基準信号の周波数よりも
小さな周波数間隔で出力信号の周波数を制御する周波数
シンセサイザ装置の構成図を示す。図７において、７０
１は電圧制御発振器、７０２は可変分周器、７０３は位
相比較器、７０４は低域通過フィルタ、７０５は分周比
制御回路である。
小さな周波数間隔で出力信号の周波数を制御する周波数
シンセサイザ装置の構成図を示す。図７において、７０
１は電圧制御発振器、７０２は可変分周器、７０３は位
相比較器、７０４は低域通過フィルタ、７０５は分周比
制御回路である。
【０００４】可変分周器７０２は分周比制御回路７０５
から設定された値に従って電圧制御発振器７０１の出力
信号周波数を分周して出力する。位相比較器７０３は可
変分周器７０２の出力と基準周波数の位相を比較して位
相差を出力する。位相比較器７０３の出力は低域通過フ
ィルタ７０４を介して電圧制御発振器７０１に入力し、
電圧制御発振器７０１の出力信号が基準信号に位相同期
するように周波数を制御する。電圧制御発振器７０１の
出力は出力信号として外部に出力されるとともに、可変
分周器７０２に入力する。
から設定された値に従って電圧制御発振器７０１の出力
信号周波数を分周して出力する。位相比較器７０３は可
変分周器７０２の出力と基準周波数の位相を比較して位
相差を出力する。位相比較器７０３の出力は低域通過フ
ィルタ７０４を介して電圧制御発振器７０１に入力し、
電圧制御発振器７０１の出力信号が基準信号に位相同期
するように周波数を制御する。電圧制御発振器７０１の
出力は出力信号として外部に出力されるとともに、可変
分周器７０２に入力する。
【０００５】分周比制御回路７０５はアキュムレータ７
０６、アキュムレータ７０７、アキュムレータ７０８、
アキュムレータ７０９、小数部計算回路７１０、分周比
加算器７１１から構成され、各回路は可変分周器７０２
の出力をクロックとして動作する。
０６、アキュムレータ７０７、アキュムレータ７０８、
アキュムレータ７０９、小数部計算回路７１０、分周比
加算器７１１から構成され、各回路は可変分周器７０２
の出力をクロックとして動作する。
【０００６】図８はアキュムレータ部の構成を示す。ア
キュムレータ７０６は加算器８０１、レジスタ８０２か
らなる。アキュムレータ７０６はクロックに同期して外
部より設定された小数部データとレジスタ８０２の出力
値を加算器８０１で加算し、レジスタ８０２の値を更新
する。同様に、アキュムレータ７０７は加算器８０３、
レジスタ８０４からなり、クロックに同期してアキュム
レータ７０６の出力値とレジスタ８０４の出力値を加算
器８０３で加算し、レジスタ８０４の値を更新する。ア
キュムレータ７０８及びアキュムレータ７０９はアキュ
ムレータ７０７と同様の構成で動作する。各アキュムレ
ータの中の各加算器はそれぞれ最上位ビットの桁上げ信
号をキャリー信号として出力し、キャリー信号は小数部
計算回路７１０に入力する。
キュムレータ７０６は加算器８０１、レジスタ８０２か
らなる。アキュムレータ７０６はクロックに同期して外
部より設定された小数部データとレジスタ８０２の出力
値を加算器８０１で加算し、レジスタ８０２の値を更新
する。同様に、アキュムレータ７０７は加算器８０３、
レジスタ８０４からなり、クロックに同期してアキュム
レータ７０６の出力値とレジスタ８０４の出力値を加算
器８０３で加算し、レジスタ８０４の値を更新する。ア
キュムレータ７０８及びアキュムレータ７０９はアキュ
ムレータ７０７と同様の構成で動作する。各アキュムレ
ータの中の各加算器はそれぞれ最上位ビットの桁上げ信
号をキャリー信号として出力し、キャリー信号は小数部
計算回路７１０に入力する。
【０００７】小数部計算回路７１０は各アキュムレータ
から生じたキャリー信号に対し、クロックに同期して以
下のように動作する。アキュムレータ７０６からキャリ
ー信号が入力すると、＋１を発生する。アキュムレータ
７０７からキャリー信号が入力すると、＋１、１クロッ
ク後に−１、を順に発生する。アキュムレータ７０８か
らキャリー信号が入力すると、＋１、１クロック後に−
２、２クロック後に＋１、を順に発生する。アキュムレ
ータ７０９からキャリー信号が入力すると、＋１、１ク
ロック後に−３、２クロック後に＋３、３クロック後に
−１、を順に発生する。このように、各クロックにおい
て、各アキュムレータから生じるキャリー信号によって
発生した値の合計を小数部計算回路７１０は出力する。
分周比加算器７１１は、小数部計算回路７１０の出力と
外部より設定された整数部データの値を加算し、その結
果が分周比制御回路７０５の出力となり、可変分周器７
０２の分周比を設定する。これにより、分周比の変化を
ほぼ毎クロック発生させ、分周比の変化の周波数成分を
高くし、低い周波数成分を低くする。
から生じたキャリー信号に対し、クロックに同期して以
下のように動作する。アキュムレータ７０６からキャリ
ー信号が入力すると、＋１を発生する。アキュムレータ
７０７からキャリー信号が入力すると、＋１、１クロッ
ク後に−１、を順に発生する。アキュムレータ７０８か
らキャリー信号が入力すると、＋１、１クロック後に−
２、２クロック後に＋１、を順に発生する。アキュムレ
ータ７０９からキャリー信号が入力すると、＋１、１ク
ロック後に−３、２クロック後に＋３、３クロック後に
−１、を順に発生する。このように、各クロックにおい
て、各アキュムレータから生じるキャリー信号によって
発生した値の合計を小数部計算回路７１０は出力する。
分周比加算器７１１は、小数部計算回路７１０の出力と
外部より設定された整数部データの値を加算し、その結
果が分周比制御回路７０５の出力となり、可変分周器７
０２の分周比を設定する。これにより、分周比の変化を
ほぼ毎クロック発生させ、分周比の変化の周波数成分を
高くし、低い周波数成分を低くする。
【０００８】アキュムレータ７０７、アキュムレータ７
０８、アキュムレータ７０９から発生したキャリー信号
によっておこる分周比の変化はそれぞれ時間平均が０に
なるので平均の分周比には影響せず、アキュムレータ７
０６から発生するキャリーのみが平均の分周比に寄与す
る。ここで、整数部データをＭ、小数部データをＫ、ア
キュムレータ７０６のビット数をｎビットとすると、ア
キュムレータ７０６は２nクロックの間にＫ回キャリー
を発生し、Ｋ回分周比を（Ｍ＋１）にするので、平均の
分周比は（Ｍ＋Ｋ／２n）となる。基準信号周波数をｆr
とすると、出力周波数は（ｆr・（Ｍ＋Ｋ／２n））とな
る。分周比の変化の周波数成分はＶＣＯの出力信号にス
プリアスとなって現れる。この従来例では、アキュムレ
ータを４段接続することにより分周比の変化の周波数成
分を大きくし、低い周波数成分を小さくする。これによ
り、出力信号の中心周波数近くのスプリアスを低くして
いる。
０８、アキュムレータ７０９から発生したキャリー信号
によっておこる分周比の変化はそれぞれ時間平均が０に
なるので平均の分周比には影響せず、アキュムレータ７
０６から発生するキャリーのみが平均の分周比に寄与す
る。ここで、整数部データをＭ、小数部データをＫ、ア
キュムレータ７０６のビット数をｎビットとすると、ア
キュムレータ７０６は２nクロックの間にＫ回キャリー
を発生し、Ｋ回分周比を（Ｍ＋１）にするので、平均の
分周比は（Ｍ＋Ｋ／２n）となる。基準信号周波数をｆr
とすると、出力周波数は（ｆr・（Ｍ＋Ｋ／２n））とな
る。分周比の変化の周波数成分はＶＣＯの出力信号にス
プリアスとなって現れる。この従来例では、アキュムレ
ータを４段接続することにより分周比の変化の周波数成
分を大きくし、低い周波数成分を小さくする。これによ
り、出力信号の中心周波数近くのスプリアスを低くして
いる。
【０００９】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、可変分周器の変化の周波数成分は（ｆr
・Ｋ／２n／４）という周波数成分を含むために、出力
信号の中心周波数から（ｆr・Ｋ／２n／４）離れるごと
にスプリアスが発生する。このスプリアスは２nをＫで
除算した商が整数となるときに大きく発生するという問
題点を有していた。
うな構成では、可変分周器の変化の周波数成分は（ｆr
・Ｋ／２n／４）という周波数成分を含むために、出力
信号の中心周波数から（ｆr・Ｋ／２n／４）離れるごと
にスプリアスが発生する。このスプリアスは２nをＫで
除算した商が整数となるときに大きく発生するという問
題点を有していた。
【００１０】本発明はかかる従来の周波数シンセサイザ
の課題に鑑み、基準信号周波数よりも小さな周波数間隔
で出力信号周波数を制御し、かつ、出力信号のスプリア
スを低減した周波数シンセサイザを提供することを目的
とする。
の課題に鑑み、基準信号周波数よりも小さな周波数間隔
で出力信号周波数を制御し、かつ、出力信号のスプリア
スを低減した周波数シンセサイザを提供することを目的
とする。
【００１１】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の周波数シンセサイザは、複数のアキュムレ
ータの少なくとも一つの最下位ビットにクロックごとに
常に１を加算する構成を備えたものである。
めに本発明の周波数シンセサイザは、複数のアキュムレ
ータの少なくとも一つの最下位ビットにクロックごとに
常に１を加算する構成を備えたものである。
【００１２】
【作用】本発明は上記した構成によって、分周比が変化
する周期を変える。これにより、周期的な分周比の変化
による周波数成分を低減し、出力中心周波数の近傍に発
生するスプリアスを低減する。
する周期を変える。これにより、周期的な分周比の変化
による周波数成分を低減し、出力中心周波数の近傍に発
生するスプリアスを低減する。
【００１３】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１は本発明の第１の実施例における周波
数シンセサイザの構成図である。図１において、１は電
圧制御発振器、２は可変分周器、３は位相比較器、４は
低域通過フィルタ、５は分周比制御回路である。以下そ
の動作を説明する。
数シンセサイザの構成図である。図１において、１は電
圧制御発振器、２は可変分周器、３は位相比較器、４は
低域通過フィルタ、５は分周比制御回路である。以下そ
の動作を説明する。
【００１５】可変分周器２は分周比制御回路５から設定
された値に従って電圧制御発振器１の出力信号周波数を
分周して出力する。位相比較器３は可変分周器２の出力
と基準周波数の位相を比較して位相差を出力する。位相
比較器３の出力は低域通過フィルタ４を介して電圧制御
発振器１に入力し、電圧制御発振器１の出力信号が基準
信号に位相同期するように周波数を制御する。電圧制御
発振器１の出力は出力信号として外部に出力されるとと
もに、可変分周器２に入力する。
された値に従って電圧制御発振器１の出力信号周波数を
分周して出力する。位相比較器３は可変分周器２の出力
と基準周波数の位相を比較して位相差を出力する。位相
比較器３の出力は低域通過フィルタ４を介して電圧制御
発振器１に入力し、電圧制御発振器１の出力信号が基準
信号に位相同期するように周波数を制御する。電圧制御
発振器１の出力は出力信号として外部に出力されるとと
もに、可変分周器２に入力する。
【００１６】分周比制御回路５はアキュムレータ６、ア
キュムレータ７、アキュムレータ８、アキュムレータ
９、小数部計算回路１０、分周比加算器１１から構成さ
れ、各回路は可変分周器２の出力をクロックとして動作
する。
キュムレータ７、アキュムレータ８、アキュムレータ
９、小数部計算回路１０、分周比加算器１１から構成さ
れ、各回路は可変分周器２の出力をクロックとして動作
する。
【００１７】図２はアキュムレータ部の構成を示す。ア
キュムレータ６は加算器２０１、レジスタ２０２からな
る。アキュムレータ６はクロックに同期して外部より設
定された小数部データとレジスタ２０２の出力値を加算
器２０１で加算し、レジスタ２０２の値を更新する。ア
キュムレータ７は加算器２０３、レジスタ２０４からな
る。アキュムレータ７は、クロックに同期してアキュム
レータ６の出力値とレジスタ２０４の出力値に加えて最
下位ビットに１を加算器２０３で加算し、レジスタ２０
４の値を更新する。アキュムレータ８及びアキュムレー
タ９はアキュムレータ６と同様の構成で動作する。各ア
キュムレータはそれぞれの最上位ビットが同じ桁になる
ように順次接続され、アキュムレータ７のビット数が最
も多い。各アキュムレータの中の各加算器はそれぞれ最
上位ビットの桁上げ信号をキャリー信号として出力し、
キャリー信号は小数部計算回路１０に入力する。各アキ
ュムレータの中の各レジスタは小数部データが新たに設
定されるたびにデータが０に設定される。
キュムレータ６は加算器２０１、レジスタ２０２からな
る。アキュムレータ６はクロックに同期して外部より設
定された小数部データとレジスタ２０２の出力値を加算
器２０１で加算し、レジスタ２０２の値を更新する。ア
キュムレータ７は加算器２０３、レジスタ２０４からな
る。アキュムレータ７は、クロックに同期してアキュム
レータ６の出力値とレジスタ２０４の出力値に加えて最
下位ビットに１を加算器２０３で加算し、レジスタ２０
４の値を更新する。アキュムレータ８及びアキュムレー
タ９はアキュムレータ６と同様の構成で動作する。各ア
キュムレータはそれぞれの最上位ビットが同じ桁になる
ように順次接続され、アキュムレータ７のビット数が最
も多い。各アキュムレータの中の各加算器はそれぞれ最
上位ビットの桁上げ信号をキャリー信号として出力し、
キャリー信号は小数部計算回路１０に入力する。各アキ
ュムレータの中の各レジスタは小数部データが新たに設
定されるたびにデータが０に設定される。
【００１８】小数部計算回路１０は、各アキュムレータ
から生じたキャリー信号に対し、クロックに同期して以
下のように動作する。アキュムレータ６からキャリー信
号が入力すると、３クロック後に＋１を発生する。アキ
ュムレータ７からキャリー信号が入力すると、２クロッ
ク後に＋１、３クロック後に−１、を順に発生する。ア
キュムレータ８からキャリー信号が入力すると、１クロ
ック後に＋１、２クロック後に−２、３クロック後に＋
１、を順に発生する。アキュムレータ９からキャリー信
号が入力すると、０クロック後に＋１、１クロック後に
−３、２クロック後に＋３、３クロック後に−１、を順
に発生する。このように、各クロックにおいて、各アキ
ュムレータから生じるキャリー信号によって発生した値
の合計を小数部計算回路１０は出力する。分周比加算器
１１は、小数部計算回路１０の出力と外部より設定され
た整数部データの値を加算し、その結果が分周比制御回
路５の出力となり、可変分周器２の分周比を設定する。
これにより、分周比の変化をほぼ毎クロック発生させ、
分周比の変化の周波数成分を高くし、低い周波数成分を
低くする。
から生じたキャリー信号に対し、クロックに同期して以
下のように動作する。アキュムレータ６からキャリー信
号が入力すると、３クロック後に＋１を発生する。アキ
ュムレータ７からキャリー信号が入力すると、２クロッ
ク後に＋１、３クロック後に−１、を順に発生する。ア
キュムレータ８からキャリー信号が入力すると、１クロ
ック後に＋１、２クロック後に−２、３クロック後に＋
１、を順に発生する。アキュムレータ９からキャリー信
号が入力すると、０クロック後に＋１、１クロック後に
−３、２クロック後に＋３、３クロック後に−１、を順
に発生する。このように、各クロックにおいて、各アキ
ュムレータから生じるキャリー信号によって発生した値
の合計を小数部計算回路１０は出力する。分周比加算器
１１は、小数部計算回路１０の出力と外部より設定され
た整数部データの値を加算し、その結果が分周比制御回
路５の出力となり、可変分周器２の分周比を設定する。
これにより、分周比の変化をほぼ毎クロック発生させ、
分周比の変化の周波数成分を高くし、低い周波数成分を
低くする。
【００１９】アキュムレータ７、アキュムレータ８、ア
キュムレータ９から発生したキャリー信号によっておこ
る分周比の変化はそれぞれ時間平均が０になるので平均
の分周比には影響せず、アキュムレータ６から発生する
キャリーのみが平均の分周比に寄与する。ここで、整数
部データをＭ、小数部データをＫ、アキュムレータ６の
ビット数をｎビットとすると、アキュムレータ６は２n
クロックの間にＫ回キャリーを発生し、Ｋ回分周比を
（Ｍ＋１）にするので、平均の分周比は（Ｍ＋Ｋ／
２n）となる。基準信号周波数をｆrとすると、出力周波
数は（ｆr・（Ｍ＋Ｋ／２n））となる。
キュムレータ９から発生したキャリー信号によっておこ
る分周比の変化はそれぞれ時間平均が０になるので平均
の分周比には影響せず、アキュムレータ６から発生する
キャリーのみが平均の分周比に寄与する。ここで、整数
部データをＭ、小数部データをＫ、アキュムレータ６の
ビット数をｎビットとすると、アキュムレータ６は２n
クロックの間にＫ回キャリーを発生し、Ｋ回分周比を
（Ｍ＋１）にするので、平均の分周比は（Ｍ＋Ｋ／
２n）となる。基準信号周波数をｆrとすると、出力周波
数は（ｆr・（Ｍ＋Ｋ／２n））となる。
【００２０】一般に、分周比の変化の周波数成分はＶＣ
Ｏの出力信号にスプリアスとなって現れる。アキュムレ
ータを４段接続すれば分周比の変化の周波数成分が大き
くなり、低い周波数成分が小さくなる。よって、出力信
号の中心周波数近くのスプリアスが低くなる。しかし、
アキュムレータを４段接続した構成では、可変分周器の
変化の周波数成分は（ｆr・Ｋ／２n／４）という周波数
成分を含むために、出力信号の中心周波数から（ｆr・
Ｋ／２n／４）離れるごとにスプリアスが発生する。こ
のスプリアスは２nをＫで除算した商が整数となるとき
に大きく発生する。しかし、本実施例の構成によれば、
アキュムレータ７の最下位ビットに常時１を加算するこ
とにより周期的な変化を乱しているため、（ｆr・Ｋ／
２n／４）の周波数成分が発生せず、出力信号の中心周
波数から（ｆr・Ｋ／２n／４）離れた周波数にスプリア
スが発生しない。また、１を加算するのが最もビット数
の多いアキュムレータの最下位ビットであるため、低い
周波数成分の低減効果を損なうことがない。
Ｏの出力信号にスプリアスとなって現れる。アキュムレ
ータを４段接続すれば分周比の変化の周波数成分が大き
くなり、低い周波数成分が小さくなる。よって、出力信
号の中心周波数近くのスプリアスが低くなる。しかし、
アキュムレータを４段接続した構成では、可変分周器の
変化の周波数成分は（ｆr・Ｋ／２n／４）という周波数
成分を含むために、出力信号の中心周波数から（ｆr・
Ｋ／２n／４）離れるごとにスプリアスが発生する。こ
のスプリアスは２nをＫで除算した商が整数となるとき
に大きく発生する。しかし、本実施例の構成によれば、
アキュムレータ７の最下位ビットに常時１を加算するこ
とにより周期的な変化を乱しているため、（ｆr・Ｋ／
２n／４）の周波数成分が発生せず、出力信号の中心周
波数から（ｆr・Ｋ／２n／４）離れた周波数にスプリア
スが発生しない。また、１を加算するのが最もビット数
の多いアキュムレータの最下位ビットであるため、低い
周波数成分の低減効果を損なうことがない。
【００２１】以上のように本実施例によれば、アキュム
レータを多段に接続し、最もビット数の多い２段目のア
キュムレータの最下位ビットに毎クロック１を加算する
ことにより、出力信号の中心周波数の近傍のスプリアス
を大幅に改善することができる。
レータを多段に接続し、最もビット数の多い２段目のア
キュムレータの最下位ビットに毎クロック１を加算する
ことにより、出力信号の中心周波数の近傍のスプリアス
を大幅に改善することができる。
【００２２】以下本発明の第２の実施例の周波数シンセ
サイザについて、図面を参照しながら説明する。
サイザについて、図面を参照しながら説明する。
【００２３】図３は本発明の第２の実施例における周波
数シンセサイザの構成図である。図３は基本的には図１
と同様なので同一箇所には同一の番号を付して説明を省
略する。図３の構成と図１の構成では分周比制御回路に
含まれるアキュムレータの構成が異なる。図３におい
て、１は電圧制御発振器、２は可変分周器、３は位相比
較器、４は低域通過フィルタ、３０５は分周比制御回路
である。
数シンセサイザの構成図である。図３は基本的には図１
と同様なので同一箇所には同一の番号を付して説明を省
略する。図３の構成と図１の構成では分周比制御回路に
含まれるアキュムレータの構成が異なる。図３におい
て、１は電圧制御発振器、２は可変分周器、３は位相比
較器、４は低域通過フィルタ、３０５は分周比制御回路
である。
【００２４】分周比制御回路３０５はアキュムレータ３
０６、アキュムレータ３０７、アキュムレータ３０８、
アキュムレータ３０９、小数部計算回路１０、分周比加
算器１１から構成され、各回路は可変分周器２の出力を
クロックとして動作する。
０６、アキュムレータ３０７、アキュムレータ３０８、
アキュムレータ３０９、小数部計算回路１０、分周比加
算器１１から構成され、各回路は可変分周器２の出力を
クロックとして動作する。
【００２５】図４はアキュムレータ部の構成を示す。ア
キュムレータ３０６は加算器４０１、レジスタ４０２か
らなる。アキュムレータ３０６はクロックに同期して外
部より設定される小数部データとレジスタ４０２の出力
値に加えて最下位ビットに１を加算器４０１で加算し、
レジスタ４０２の値を更新する。アキュムレータ３０７
は加算器４０３、レジスタ４０４からなる。アキュムレ
ータ３０７は、クロックに同期してアキュムレータ３０
６の出力値とレジスタ４０４の出力値を加算器４０３で
加算し、レジスタ４０４の値を更新する。アキュムレー
タ３０８及びアキュムレータ３０９はアキュムレータ３
０７と同様の構成で動作する。各アキュムレータはそれ
ぞれの最上位ビットが同じ桁になるように順次接続さ
れ、アキュムレータ３０６のビット数が最も多い。各ア
キュムレータの中の加算器はそれぞれ最上位ビットの桁
上げ信号をキャリー信号として出力し、キャリー信号は
小数部計算回路１０に入力する。各アキュムレータの中
の各レジスタは小数部データが新たに設定されるたびに
データが０に設定される。
キュムレータ３０６は加算器４０１、レジスタ４０２か
らなる。アキュムレータ３０６はクロックに同期して外
部より設定される小数部データとレジスタ４０２の出力
値に加えて最下位ビットに１を加算器４０１で加算し、
レジスタ４０２の値を更新する。アキュムレータ３０７
は加算器４０３、レジスタ４０４からなる。アキュムレ
ータ３０７は、クロックに同期してアキュムレータ３０
６の出力値とレジスタ４０４の出力値を加算器４０３で
加算し、レジスタ４０４の値を更新する。アキュムレー
タ３０８及びアキュムレータ３０９はアキュムレータ３
０７と同様の構成で動作する。各アキュムレータはそれ
ぞれの最上位ビットが同じ桁になるように順次接続さ
れ、アキュムレータ３０６のビット数が最も多い。各ア
キュムレータの中の加算器はそれぞれ最上位ビットの桁
上げ信号をキャリー信号として出力し、キャリー信号は
小数部計算回路１０に入力する。各アキュムレータの中
の各レジスタは小数部データが新たに設定されるたびに
データが０に設定される。
【００２６】小数部計算回路１０は各アキュムレータか
ら生じたキャリー信号に対し、クロックに同期して以下
のように動作する。アキュムレータ３０６からキャリー
信号が入力すると、３クロック後に＋１を発生する。ア
キュムレータ３０７からキャリー信号が入力すると、２
クロック後に＋１、３クロック後に−１、を順に発生す
る。アキュムレータ３０８からキャリー信号が入力する
と、１クロック後に＋１、２クロック後に−２、３クロ
ック後に＋１、を順に発生する。アキュムレータ３０９
からキャリー信号が入力すると、０クロック後に＋１、
１クロック後に−３、２クロック後に＋３、３クロック
後に−１、を順に発生する。このように、各クロックに
おいて、各アキュムレータから生じるキャリー信号によ
って発生した値の合計を小数部計算回路１０は出力す
る。分周比加算器１１は、小数部計算回路１０の出力と
外部より設定された整数部データの値を加算し、その結
果が分周比制御回路３０５の出力となり、可変分周器２
の分周比を設定する。これにより、分周比の変化をほぼ
毎クロック発生させ、分周比の変化の周波数成分を高く
し、低い周波数成分を低くする。
ら生じたキャリー信号に対し、クロックに同期して以下
のように動作する。アキュムレータ３０６からキャリー
信号が入力すると、３クロック後に＋１を発生する。ア
キュムレータ３０７からキャリー信号が入力すると、２
クロック後に＋１、３クロック後に−１、を順に発生す
る。アキュムレータ３０８からキャリー信号が入力する
と、１クロック後に＋１、２クロック後に−２、３クロ
ック後に＋１、を順に発生する。アキュムレータ３０９
からキャリー信号が入力すると、０クロック後に＋１、
１クロック後に−３、２クロック後に＋３、３クロック
後に−１、を順に発生する。このように、各クロックに
おいて、各アキュムレータから生じるキャリー信号によ
って発生した値の合計を小数部計算回路１０は出力す
る。分周比加算器１１は、小数部計算回路１０の出力と
外部より設定された整数部データの値を加算し、その結
果が分周比制御回路３０５の出力となり、可変分周器２
の分周比を設定する。これにより、分周比の変化をほぼ
毎クロック発生させ、分周比の変化の周波数成分を高く
し、低い周波数成分を低くする。
【００２７】アキュムレータ３０７、アキュムレータ３
０８、アキュムレータ３０９から発生したキャリー信号
によっておこる分周比の変化はそれぞれ時間平均が０に
なるので平均の分周比には影響せず、アキュムレータ６
から発生するキャリーのみが平均の分周比に寄与する。
ここで、整数部データをＭ、小数部データをＫ、アキュ
ムレータ３０６のビット数をｎビットとすると、アキュ
ムレータ６はＫに加えて１を加算しているので２nクロ
ックの間に（Ｋ＋１）回キャリーを発生し、（Ｋ＋１）
回分周比を（Ｍ＋１）にするので、平均の分周比は（Ｍ
＋（Ｋ＋１）／２n）となる。基準信号周波数をｆrとす
ると、出力周波数は（ｆr・（Ｍ＋（Ｋ＋１）／２n））
となる。アキュムレータ３０６のビット数は出力周波数
で許容される周波数誤差に対応する分解能を得るのに必
要なビット数よりも多い。
０８、アキュムレータ３０９から発生したキャリー信号
によっておこる分周比の変化はそれぞれ時間平均が０に
なるので平均の分周比には影響せず、アキュムレータ６
から発生するキャリーのみが平均の分周比に寄与する。
ここで、整数部データをＭ、小数部データをＫ、アキュ
ムレータ３０６のビット数をｎビットとすると、アキュ
ムレータ６はＫに加えて１を加算しているので２nクロ
ックの間に（Ｋ＋１）回キャリーを発生し、（Ｋ＋１）
回分周比を（Ｍ＋１）にするので、平均の分周比は（Ｍ
＋（Ｋ＋１）／２n）となる。基準信号周波数をｆrとす
ると、出力周波数は（ｆr・（Ｍ＋（Ｋ＋１）／２n））
となる。アキュムレータ３０６のビット数は出力周波数
で許容される周波数誤差に対応する分解能を得るのに必
要なビット数よりも多い。
【００２８】一般に、分周比の変化の周波数成分はＶＣ
Ｏの出力信号にスプリアスとなって現れる。アキュムレ
ータを４段接続することにより分周比の変化の周波数成
分を大きくし、低い周波数成分を小さくすることができ
る。これにより、出力信号の中心周波数近くのスプリア
スを低くできる。このようにアキュムレータを４段接続
した構成では、可変分周器の変化の周波数成分は（ｆr
・Ｋ／２n／４）という周波数成分を含むために、出力
信号の中心周波数から（ｆr・Ｋ／２n／４）離れるごと
にスプリアスが発生する。このスプリアスは２nをＫで
除算した商が整数となるときに大きく発生する。しか
し、本実施例の構成によれば、アキュムレータ３０６の
ビット数を出力周波数で許容される誤差に必要なビット
数よりも多くし、最下位ビットに常時１を加算すること
により分周比の変化の周期が極めて長くなる。中心周波
数に極めて近い周波数では基準信号の位相雑音にスプリ
アスが隠されるために見かけ上スプリアスが発生しな
い。また、中心周波数の誤差は周波数精度の許容範囲よ
りも小さいので問題ない。
Ｏの出力信号にスプリアスとなって現れる。アキュムレ
ータを４段接続することにより分周比の変化の周波数成
分を大きくし、低い周波数成分を小さくすることができ
る。これにより、出力信号の中心周波数近くのスプリア
スを低くできる。このようにアキュムレータを４段接続
した構成では、可変分周器の変化の周波数成分は（ｆr
・Ｋ／２n／４）という周波数成分を含むために、出力
信号の中心周波数から（ｆr・Ｋ／２n／４）離れるごと
にスプリアスが発生する。このスプリアスは２nをＫで
除算した商が整数となるときに大きく発生する。しか
し、本実施例の構成によれば、アキュムレータ３０６の
ビット数を出力周波数で許容される誤差に必要なビット
数よりも多くし、最下位ビットに常時１を加算すること
により分周比の変化の周期が極めて長くなる。中心周波
数に極めて近い周波数では基準信号の位相雑音にスプリ
アスが隠されるために見かけ上スプリアスが発生しな
い。また、中心周波数の誤差は周波数精度の許容範囲よ
りも小さいので問題ない。
【００２９】以上のように本実施例によれば、アキュム
レータを多段に接続し、１段目のアキュムレータのビッ
ト数を出力周波数で許容される周波数誤差に対応する分
解能を得るのに必要なビット数よりも多くし、１段目の
アキュムレータの最下位ビットに毎クロック１を加算す
ることにより、出力信号の中心周波数の近傍のスプリア
スを大幅に改善することができる。
レータを多段に接続し、１段目のアキュムレータのビッ
ト数を出力周波数で許容される周波数誤差に対応する分
解能を得るのに必要なビット数よりも多くし、１段目の
アキュムレータの最下位ビットに毎クロック１を加算す
ることにより、出力信号の中心周波数の近傍のスプリア
スを大幅に改善することができる。
【００３０】以下本発明の第３の実施例の周波数シンセ
サイザについて、図面を参照しながら説明する。
サイザについて、図面を参照しながら説明する。
【００３１】図５は本発明の第３の実施例における周波
数シンセサイザの構成図である。図５は基本的には図１
と同様なので同一箇所には同一の番号を付して説明を省
略する。図５の構成と図１の構成では分周比制御回路の
構成が異なる。図５において、１は電圧制御発振器、２
は可変分周器、３は位相比較器、４は低域通過フィル
タ、５０５は分周比制御回路である。
数シンセサイザの構成図である。図５は基本的には図１
と同様なので同一箇所には同一の番号を付して説明を省
略する。図５の構成と図１の構成では分周比制御回路の
構成が異なる。図５において、１は電圧制御発振器、２
は可変分周器、３は位相比較器、４は低域通過フィル
タ、５０５は分周比制御回路である。
【００３２】分周比制御回路５０５はアキュムレータ５
０６、アキュムレータ５０７、アキュムレータ５０８、
アキュムレータ５０９、小数部計算回路１０、分周比加
算器１１、データ判定回路５１２から構成され、各回路
は可変分周器２の出力をクロックとして動作する。
０６、アキュムレータ５０７、アキュムレータ５０８、
アキュムレータ５０９、小数部計算回路１０、分周比加
算器１１、データ判定回路５１２から構成され、各回路
は可変分周器２の出力をクロックとして動作する。
【００３３】図６は分周比制御回路５０５の主要部の構
成を示す。外部より入力される小数部データはデータ判
定回路５１２を通ってアキュムレータ５０６に入力され
る。データ判定回路５１２は小数部データが０の場合は
判定値出力として０を出力し、小数部データが０以外の
場合は判定値出力を１とする。アキュムレータ５０６は
加算器６０１、レジスタ６０２からなる。アキュムレー
タ５０６はクロックに同期して入力値とレジスタ６０２
の出力値を加算器６０１で加算し、レジスタ６０２の値
を更新する。アキュムレータ５０７は加算器６０３、レ
ジスタ６０４からなる。アキュムレータ５０７は、クロ
ックに同期してアキュムレータ５０６の出力値とレジス
タ６０４の出力値に加えて最下位ビットにデータ判定回
路５１２の判定値出力を加算器６０３で加算し、レジス
タ６０４の値を更新する。アキュムレータ５０８及びア
キュムレータ５０９はアキュムレータ５０６と同様の構
成で動作する。各アキュムレータはそれぞれの最上位ビ
ットが同じ桁になるように順次接続され、アキュムレー
タ５０７のビット数が最も多い。各アキュムレータの中
の加算器はそれぞれ最上位ビットの桁上げ信号をキャリ
ー信号として出力し、キャリー信号は小数部計算回路１
０に入力する。各アキュムレータの中の各レジスタは小
数部データが新たに設定されるたびにデータが０に設定
される。
成を示す。外部より入力される小数部データはデータ判
定回路５１２を通ってアキュムレータ５０６に入力され
る。データ判定回路５１２は小数部データが０の場合は
判定値出力として０を出力し、小数部データが０以外の
場合は判定値出力を１とする。アキュムレータ５０６は
加算器６０１、レジスタ６０２からなる。アキュムレー
タ５０６はクロックに同期して入力値とレジスタ６０２
の出力値を加算器６０１で加算し、レジスタ６０２の値
を更新する。アキュムレータ５０７は加算器６０３、レ
ジスタ６０４からなる。アキュムレータ５０７は、クロ
ックに同期してアキュムレータ５０６の出力値とレジス
タ６０４の出力値に加えて最下位ビットにデータ判定回
路５１２の判定値出力を加算器６０３で加算し、レジス
タ６０４の値を更新する。アキュムレータ５０８及びア
キュムレータ５０９はアキュムレータ５０６と同様の構
成で動作する。各アキュムレータはそれぞれの最上位ビ
ットが同じ桁になるように順次接続され、アキュムレー
タ５０７のビット数が最も多い。各アキュムレータの中
の加算器はそれぞれ最上位ビットの桁上げ信号をキャリ
ー信号として出力し、キャリー信号は小数部計算回路１
０に入力する。各アキュムレータの中の各レジスタは小
数部データが新たに設定されるたびにデータが０に設定
される。
【００３４】小数部計算回路１０は各アキュムレータか
ら生じたキャリー信号に対し、クロックに同期して以下
のように動作する。アキュムレータ５０６からキャリー
信号が入力すると、３クロック後に＋１を発生する。ア
キュムレータ５０７からキャリー信号が入力すると、２
クロック後に＋１、３クロック後に−１、を順に発生す
る。アキュムレータ５０８からキャリー信号が入力する
と、１クロック後に＋１、２クロック後に−２、３クロ
ック後に＋１、を順に発生する。アキュムレータ５０９
からキャリー信号が入力すると、０クロック後に＋１、
１クロック後に−３、２クロック後に＋３、３クロック
後に−１、を順に発生する。このように、各クロックに
おいて、各アキュムレータから生じるキャリー信号によ
って発生した値の合計を小数部計算回路１０は出力す
る。分周比加算器１１は、小数部計算回路１０の出力と
外部より設定された整数部データの値を加算し、その結
果が分周比制御回路５０５の出力となり、可変分周器２
の分周比を設定する。これにより、分周比の変化をほぼ
毎クロック発生させ、分周比の変化の周波数成分を高く
し、低い周波数成分を低くする。
ら生じたキャリー信号に対し、クロックに同期して以下
のように動作する。アキュムレータ５０６からキャリー
信号が入力すると、３クロック後に＋１を発生する。ア
キュムレータ５０７からキャリー信号が入力すると、２
クロック後に＋１、３クロック後に−１、を順に発生す
る。アキュムレータ５０８からキャリー信号が入力する
と、１クロック後に＋１、２クロック後に−２、３クロ
ック後に＋１、を順に発生する。アキュムレータ５０９
からキャリー信号が入力すると、０クロック後に＋１、
１クロック後に−３、２クロック後に＋３、３クロック
後に−１、を順に発生する。このように、各クロックに
おいて、各アキュムレータから生じるキャリー信号によ
って発生した値の合計を小数部計算回路１０は出力す
る。分周比加算器１１は、小数部計算回路１０の出力と
外部より設定された整数部データの値を加算し、その結
果が分周比制御回路５０５の出力となり、可変分周器２
の分周比を設定する。これにより、分周比の変化をほぼ
毎クロック発生させ、分周比の変化の周波数成分を高く
し、低い周波数成分を低くする。
【００３５】アキュムレータ５０７、アキュムレータ５
０８、アキュムレータ５０９から発生したキャリー信号
によっておこる分周比の変化はそれぞれ時間平均が０に
なるので平均の分周比には影響せず、アキュムレータ５
０６から発生するキャリーのみが平均の分周比に寄与す
る。ここで、整数部データをＭ、小数部データをＫ、ア
キュムレータ５０６のビット数をｎビットとすると、ア
キュムレータ５０６は２nクロックの間にＫ回キャリー
を発生し、Ｋ回分周比を（Ｍ＋１）にするので、平均の
分周比は（Ｍ＋Ｋ／２n）となる。基準信号周波数をｆr
とすると、出力周波数は（ｆr・（Ｍ＋Ｋ／２n））とな
る。
０８、アキュムレータ５０９から発生したキャリー信号
によっておこる分周比の変化はそれぞれ時間平均が０に
なるので平均の分周比には影響せず、アキュムレータ５
０６から発生するキャリーのみが平均の分周比に寄与す
る。ここで、整数部データをＭ、小数部データをＫ、ア
キュムレータ５０６のビット数をｎビットとすると、ア
キュムレータ５０６は２nクロックの間にＫ回キャリー
を発生し、Ｋ回分周比を（Ｍ＋１）にするので、平均の
分周比は（Ｍ＋Ｋ／２n）となる。基準信号周波数をｆr
とすると、出力周波数は（ｆr・（Ｍ＋Ｋ／２n））とな
る。
【００３６】一般に、分周比の変化の周波数成分はＶＣ
Ｏの出力信号にスプリアスとなって現れる。本実施例で
は、アキュムレータを４段接続することにより分周比の
変化の周波数成分を大きくし、低い周波数成分を小さく
する。これにより、出力信号の中心周波数近くのスプリ
アスを低くしている。また通常、アキュムレータを４段
接続した構成では、可変分周器の変化の周波数成分は
（ｆr・Ｋ／２n／４）という周波数成分を含むために、
出力信号の中心周波数から（ｆr・Ｋ／２n／４）離れる
ごとにスプリアスが発生する。このスプリアスは２n を
Ｋで除算した商が整数となるときに大きく発生する。し
かし、本実施例の構成によれば、アキュムレータ５０７
の最下位ビットに１を加算することにより周期的な変化
を乱しているため、（ｆr・Ｋ／２n／４）の周波数成分
が発生せず、出力信号の中心周波数から（ｆr・Ｋ／２n
／４）離れた周波数にスプリアスが発生しない。このと
き、１を加算するのが最もビット数の多いアキュムレー
タの最下位ビットであるため、低い周波数成分の低減効
果を損なうことがない。また、小数部データが０の場合
はデータ判定回路５１２の判定出力が０となり、すべて
のレジスタの値が０に保たれる。そのため、各アキュム
レータの動作による雑音がなくなり、分周比の変化によ
る雑音もなくなり、より低雑音の出力信号を得ることが
できる。
Ｏの出力信号にスプリアスとなって現れる。本実施例で
は、アキュムレータを４段接続することにより分周比の
変化の周波数成分を大きくし、低い周波数成分を小さく
する。これにより、出力信号の中心周波数近くのスプリ
アスを低くしている。また通常、アキュムレータを４段
接続した構成では、可変分周器の変化の周波数成分は
（ｆr・Ｋ／２n／４）という周波数成分を含むために、
出力信号の中心周波数から（ｆr・Ｋ／２n／４）離れる
ごとにスプリアスが発生する。このスプリアスは２n を
Ｋで除算した商が整数となるときに大きく発生する。し
かし、本実施例の構成によれば、アキュムレータ５０７
の最下位ビットに１を加算することにより周期的な変化
を乱しているため、（ｆr・Ｋ／２n／４）の周波数成分
が発生せず、出力信号の中心周波数から（ｆr・Ｋ／２n
／４）離れた周波数にスプリアスが発生しない。このと
き、１を加算するのが最もビット数の多いアキュムレー
タの最下位ビットであるため、低い周波数成分の低減効
果を損なうことがない。また、小数部データが０の場合
はデータ判定回路５１２の判定出力が０となり、すべて
のレジスタの値が０に保たれる。そのため、各アキュム
レータの動作による雑音がなくなり、分周比の変化によ
る雑音もなくなり、より低雑音の出力信号を得ることが
できる。
【００３７】以上のように本実施例によれば、アキュム
レータを多段に接続し、最もビット数の多いアキュムレ
ータの最下位ビットに毎クロック１を加算することによ
り、出力信号の中心周波数の近傍のスプリアスを大幅に
改善することができる。さらに、小数部データが０の場
合はさらに低雑音の出力信号を得ることができる。
レータを多段に接続し、最もビット数の多いアキュムレ
ータの最下位ビットに毎クロック１を加算することによ
り、出力信号の中心周波数の近傍のスプリアスを大幅に
改善することができる。さらに、小数部データが０の場
合はさらに低雑音の出力信号を得ることができる。
【００３８】なお、第１の実施例において、アキュムレ
ータ７のビット数が最も多いとしたが、アキュムレータ
８またはアキュレータ９のビット数が最も多い、あるい
はすべて同じビット数としてもかまわない。また、アキ
ュムレータ８またはアキュムレータ９の最下位ビットに
１を加える構成としてもかまわない。
ータ７のビット数が最も多いとしたが、アキュムレータ
８またはアキュレータ９のビット数が最も多い、あるい
はすべて同じビット数としてもかまわない。また、アキ
ュムレータ８またはアキュムレータ９の最下位ビットに
１を加える構成としてもかまわない。
【００３９】また、第２の実施例において、アキュムレ
ータ３０６の最下位ビットに１を加算する構成のかわり
に、アキュムレータ３０６では１を加えずに最下位ビッ
トに１を加えた小数部データを入力してもよい。
ータ３０６の最下位ビットに１を加算する構成のかわり
に、アキュムレータ３０６では１を加えずに最下位ビッ
トに１を加えた小数部データを入力してもよい。
【００４０】また、第３の実施例において、アキュムレ
ータ５０７のビット数が最も多いとしたが、アキュムレ
ータ５０８またはアキュレータ５０９のビット数が最も
多い、あるいはすべて同じビット数としてもかまわな
い。また、アキュムレータ５０８またはアキュムレータ
５０９の最下位ビットにデータ判定回路１を加える構成
としてもかまわない。
ータ５０７のビット数が最も多いとしたが、アキュムレ
ータ５０８またはアキュレータ５０９のビット数が最も
多い、あるいはすべて同じビット数としてもかまわな
い。また、アキュムレータ５０８またはアキュムレータ
５０９の最下位ビットにデータ判定回路１を加える構成
としてもかまわない。
【００４１】
【発明の効果】以上述べたところから明らかなように、
本発明は、複数のアキュムレータを多段に接続して分周
比をほぼ毎クロック変化させ、複数のアキュムレータの
少なくとも一つにクロックごとに最下位ビットに１を加
算する構成とすることにより、出力信号の中心周波数の
近傍に発生するスプリアスを大きく低減することができ
る。
本発明は、複数のアキュムレータを多段に接続して分周
比をほぼ毎クロック変化させ、複数のアキュムレータの
少なくとも一つにクロックごとに最下位ビットに１を加
算する構成とすることにより、出力信号の中心周波数の
近傍に発生するスプリアスを大きく低減することができ
る。
【図１】本発明の第１の実施例における周波数シンセサ
イザの構成図である。
イザの構成図である。
【図２】第１の実施例の周波数シンセサイザのアキュム
レータ部の構成図である。
レータ部の構成図である。
【図３】本発明の第２の実施例における周波数シンセサ
イザの構成図である。
イザの構成図である。
【図４】第２の実施例の周波数シンセサイザのアキュム
レータ部の構成図である。
レータ部の構成図である。
【図５】本発明の第３の実施例における周波数シンセサ
イザの構成図である。
イザの構成図である。
【図６】第３の実施例の周波数シンセサイザのアキュム
レータ部の構成図である。
レータ部の構成図である。
【図７】従来の周波数シンセサイザの構成図である。
【図８】従来の周波数シンセサイザのアキュムレータ部
の構成図である。
の構成図である。
１ 電圧制御発振器 ２ 可変分周器 ３ 位相比較器 ４ 低域通過フィルタ ５ 分周比制御回路 ６ アキュムレータ ７ アキュムレータ ８ アキュムレータ ９ アキュムレータ １０ 小数部計算回路 １１ 分周比加算器 ２０１ 加算器 ２０２ レジスタ ２０３ 加算器 ２０４ レジスタ ３０５ 分周比制御回路 ３０６ アキュムレータ ３０７ アキュムレータ ３０８ アキュムレータ ３０９ アキュムレータ ４０１ 加算器 ４０２ レジスタ ４０３ 加算器 ４０４ レジスタ ５０５ 分周比制御回路 ５０６ アキュムレータ ５０７ アキュムレータ ５０８ アキュムレータ ５０９ アキュムレータ ５１２ データ判定回路 ６０１ 加算器 ６０２ レジスタ ６０３ 加算器 ６０４ レジスタ
Claims (5)
- 【請求項１】 位相同期ループを構成する電圧制御発振
器と可変分周器と位相比較器と低域通過フィルタと前記
可変分周器の分周比を制御する分周比制御回路とを備
え、 前記位相比較器は前記可変分周器の出力信号と基準信号
の位相差を検出し、前記位相比較器の出力信号は前記低
域通過フィルタによって平均化されて前記電圧制御発振
器の出力信号周波数を制御し、 前記分周比制御回路は、複数のアキュムレータと、前記
アキュムレータから発生するキャリー信号を入力とする
小数部計算回路と、分周比加算器とを有し、 前記分周比制御回路は、前記可変分周器の出力をクロッ
クとして動作し、 前記複数のアキュムレータは、それぞれ加算器とレジス
タで構成され、 前記レジスタは、クロックに同期して動作し、ｉ段目の
レジスタの出力はｉ段目の加算器に接続するとともに
（ｉ＋１）段目のアキュムレータに接続し、前記ｉ段目
の加算器は（ｉ−１）段目の出力と前記ｉ段目のレジス
タの出力を加算した値を前記ｉ段目のレジスタに入力
し、１段目の加算器のみ外部より設定される小数部デー
タと１段目のレジスタの出力を加算して前記１段目のレ
ジスタに出力し、 前記加算器はそれぞれの最上位ビットの桁上げ信号をキ
ャリー信号として出力し、 前記複数のアキュムレータはそれぞれの最上位ビットが
同じ桁となるように接続し、 前記複数のアキュムレータの少なくとも一つはクロック
ごとに常に最下位ビットに１を加算する回路を備え、 前記小数部計算回路は、前記複数のアキュムレータのｉ
段目から生じたキャリー信号を（ｉ−１）段目のアキュ
ムレータから生じたキャリー信号よりも１クロック少な
く遅延させ、（１−ｘ）(i-1)の展開式の各項をｘのべ
き乗数の小さい順に並べたときの係数値をクロックごと
に順に求め、各クロックにおいて各段で生じる値の和を
出力し、 前記複数のアキュムレータに含まれるすべてのレジスタ
のデータは小数部データを新たに設定するたびに０に設
定され、 前記分周比加算器は、前記小数部計算回路の出力と整数
部データを加算して前記可変分周器の分周比を設定し、 前記電圧制御発振器の出力信号周波数は、前記可変分周
器の分周比の平均値と基準信号周波数の積に等しいこと
を特徴とする周波数シンセサイザ。 - 【請求項２】 複数のアキュムレータの２段目以降で最
もビット数の多いアキュムレータの最下位ビットにクロ
ックごとに１を加算することを特徴とする請求項１記載
の周波数シンセサイザ。 - 【請求項３】 １段目のアキュムレータのビット数は、
出力周波数精度を満足するのに必要なビット数よりも多
く、かつ、前記１段目のアキュムレータは複数のアキュ
ムレータのなかで一番ビット数が多く、外部から入力さ
れる小数部データに関わらずクロックごとに前記１段目
のアキュムレータの最下位ビットに１を加算する回路を
備えることを特徴とする請求項１記載の周波数シンセサ
イザ。 - 【請求項４】 １段目のアキュムレータのビット数は、
出力周波数精度を満足するのに必要なビット数よりも多
く、かつ、前記１段目のアキュムレータは複数のアキュ
ムレータのなかで一番ビット数が多く、外部より入力す
る小数部データの最下位ビットを常に１とすることによ
りクロックごとに前記１段目のアキュムレータの最下位
ビットに１を加算することを特徴とする請求項１記載の
周波数シンセサイザ。 - 【請求項５】 小数部データが０以外の場合は少なくと
も一つのアキュムレータの最下位ビットに１を加算し、
小数部データが０の場合は前記アキュムレータの最下位
ビットに１を加算しないことを特徴とする請求項１記載
の周波数シンセサイザ。
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|---|---|---|---|
| JP13343394A JP3218149B2 (ja) | 1994-06-15 | 1994-06-15 | 周波数シンセサイザ |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP13343394A JP3218149B2 (ja) | 1994-06-15 | 1994-06-15 | 周波数シンセサイザ |
Publications (2)
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| JPH088741A true JPH088741A (ja) | 1996-01-12 |
| JP3218149B2 JP3218149B2 (ja) | 2001-10-15 |
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ID=15104666
Family Applications (1)
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|---|---|---|---|
| JP13343394A Expired - Fee Related JP3218149B2 (ja) | 1994-06-15 | 1994-06-15 | 周波数シンセサイザ |
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|---|---|
| JP (1) | JP3218149B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1148648A1 (en) * | 2000-04-17 | 2001-10-24 | Matsushita Electric Industrial Co., Ltd. | Frequency synthesizer |
| US6342819B1 (en) | 1999-10-28 | 2002-01-29 | Matsushita Electric Industrial Co., Ltd. | Frequency synthesizer device and mobile radio device using the same |
| US6847243B2 (en) | 2000-07-21 | 2005-01-25 | Nec Electronics Corporation | Clock controlling method and circuit |
| JP2010251869A (ja) * | 2009-04-10 | 2010-11-04 | Fujitsu Ltd | 半導体装置 |
| JP2011080910A (ja) * | 2009-10-08 | 2011-04-21 | Seiko Epson Corp | 信号生成回路、同信号生成回路を含む周波数測定装置、及び信号生成方法 |
-
1994
- 1994-06-15 JP JP13343394A patent/JP3218149B2/ja not_active Expired - Fee Related
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| US6728526B2 (en) | 2000-04-17 | 2004-04-27 | Matsushita Electric Industrial Co., Ltd. | Fractional-N frequency synthesizer with multiple clocks having different timings |
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| US6900680B2 (en) | 2000-07-21 | 2005-05-31 | Nec Electronics Corporation | Clock controlling method and circuit |
| US6965259B2 (en) | 2000-07-21 | 2005-11-15 | Nec Electronics Corporation | Clock controlling method and circuit |
| US7034592B2 (en) | 2000-07-21 | 2006-04-25 | Nec Electronics Corporation | Clock controlling method and circuit |
| JP2010251869A (ja) * | 2009-04-10 | 2010-11-04 | Fujitsu Ltd | 半導体装置 |
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| Publication number | Publication date |
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