JPH088561B2 - Ｃｍｉブロック同期方法 - Google Patents
Ｃｍｉブロック同期方法Info
- Publication number
- JPH088561B2 JPH088561B2 JP9548488A JP9548488A JPH088561B2 JP H088561 B2 JPH088561 B2 JP H088561B2 JP 9548488 A JP9548488 A JP 9548488A JP 9548488 A JP9548488 A JP 9548488A JP H088561 B2 JPH088561 B2 JP H088561B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- cmi
- monitoring section
- code
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力CMI符号のランダム誤りについては無
論のこと、バースト誤りについてもブロック同期保護が
容易に可とされたCMIブロック同期方法に関するもので
ある。
論のこと、バースト誤りについてもブロック同期保護が
容易に可とされたCMIブロック同期方法に関するもので
ある。
CMI符号では２値符号の１ビットに対し２ビット符号
が割当てされた構成となっており、２値符号“1"につい
ては“00",“11"が交互に繰り返され、また２値符号
“0"については“01"あるいは“10"として符号変換され
るようになっている。２値符号１ビットに対するCMI符
号２ビットはブロックと称されるが、CMI符号の元の２
値符号への復号変換に際しては、そのブロック周期と同
一の周期のクロックが使用されるようになっている。し
かしながら初期状態での０相、π相の何れか一方のクロ
ックの選択如何によってはブロックとの同期がとれない
場合が生じることになる。この問題を解決するため、従
来にあっては特開昭62−68336号公報に記載のように、
１フレーム内でのバイオレーションをかけられたビット
数がカウントされ、その値が設定値以上となる場合に
は、ブロック同期外れとみなしクロックの位相反転、即
ち、位相がそれと180゜異なる他方のクロック選択が行
なわれるようになっている。
が割当てされた構成となっており、２値符号“1"につい
ては“00",“11"が交互に繰り返され、また２値符号
“0"については“01"あるいは“10"として符号変換され
るようになっている。２値符号１ビットに対するCMI符
号２ビットはブロックと称されるが、CMI符号の元の２
値符号への復号変換に際しては、そのブロック周期と同
一の周期のクロックが使用されるようになっている。し
かしながら初期状態での０相、π相の何れか一方のクロ
ックの選択如何によってはブロックとの同期がとれない
場合が生じることになる。この問題を解決するため、従
来にあっては特開昭62−68336号公報に記載のように、
１フレーム内でのバイオレーションをかけられたビット
数がカウントされ、その値が設定値以上となる場合に
は、ブロック同期外れとみなしクロックの位相反転、即
ち、位相がそれと180゜異なる他方のクロック選択が行
なわれるようになっている。
上記従来技術では、データのランダム誤りによってバ
イオレーションビットが発生し、ブロック同期がとれて
いるにもかかわらずブロック同期外れとみなしクロック
位相が反転される、といった誤同期については、ブロッ
クの誤同期確率PBERRは近似的に以下の式で示されるこ
とから、１監視区間におけるバイオレーションビットの
設定値を適当に設定することで対処可能となっている。
イオレーションビットが発生し、ブロック同期がとれて
いるにもかかわらずブロック同期外れとみなしクロック
位相が反転される、といった誤同期については、ブロッ
クの誤同期確率PBERRは近似的に以下の式で示されるこ
とから、１監視区間におけるバイオレーションビットの
設定値を適当に設定することで対処可能となっている。
PBERR＝NCK×（m/2×Pe）Ｋ 但しN;監視区間ビット数 K;バイオレーションビット設定値 m:マーク率 Pe:データ誤り率（二値符号用） しかしながら、データのバースト誤り時でのブロック
同期保護の点について配慮されておらず、従来の方式で
は、バースト誤り時に誤同期状態になり、その同期復帰
にも１監視区間必要なため、その間のデータが無効にさ
れてしまうという不具合がある。
同期保護の点について配慮されておらず、従来の方式で
は、バースト誤り時に誤同期状態になり、その同期復帰
にも１監視区間必要なため、その間のデータが無効にさ
れてしまうという不具合がある。
本発明の目的は、データのバースト誤り時にあって
は、それまで選択されていたCMI符号復号化用クロック
をそのまま維持することによって、そのバースト誤りに
対してのブロック同期保護が可能とされたCMIブロック
同期方法を供するにある。
は、それまで選択されていたCMI符号復号化用クロック
をそのまま維持することによって、そのバースト誤りに
対してのブロック同期保護が可能とされたCMIブロック
同期方法を供するにある。
上記目的は、入力CMI符号のランダム誤りおよびバー
スト誤りを考慮しつつ、該入力CMI符号を復号化するた
めのCMIブロック同期方法であって、２値符号としての
“1",“0"各々のビット周期と同一周期を有し、かつ互
いに位相が180゜異なる状態として、入力CMI符号より抽
出される第1,第２のクロック各々に対応して、監視区間
毎に符号則違反ビットが検出・計数されつつ、該クロッ
クにもとづき上記入力CMI符号が並行して復号化される
際に、該監視区間内での一方のクロックに係る符号則違
反ビット数が設定値以上であって、他方のクロックに係
る符号則違反ビット数が上記設定値未満である場合の
み、次監視区間内では、該他方のクロックと該クロック
に係る復号化データが復号化出力として選択される一
方、該監視区間内での一方のクロック、他方のクロック
各々に係る符号則違反ビット数がともに上記設定値以上
である場合には、バースト誤りであると見做した上、次
監視区間内では、直前監視区間内で選択されていた復号
化出力が維持選択されることで達成される。
スト誤りを考慮しつつ、該入力CMI符号を復号化するた
めのCMIブロック同期方法であって、２値符号としての
“1",“0"各々のビット周期と同一周期を有し、かつ互
いに位相が180゜異なる状態として、入力CMI符号より抽
出される第1,第２のクロック各々に対応して、監視区間
毎に符号則違反ビットが検出・計数されつつ、該クロッ
クにもとづき上記入力CMI符号が並行して復号化される
際に、該監視区間内での一方のクロックに係る符号則違
反ビット数が設定値以上であって、他方のクロックに係
る符号則違反ビット数が上記設定値未満である場合の
み、次監視区間内では、該他方のクロックと該クロック
に係る復号化データが復号化出力として選択される一
方、該監視区間内での一方のクロック、他方のクロック
各々に係る符号則違反ビット数がともに上記設定値以上
である場合には、バースト誤りであると見做した上、次
監視区間内では、直前監視区間内で選択されていた復号
化出力が維持選択されることで達成される。
入力CMI符号からは互いに180゜位相を異にする０相ク
ロック、π相クロックが抽出され、これらクロック各々
にもとづき入力CMI符号は別々に復号されるが、その復
号の際監視区間毎に符号則違反ビットが検出されたうえ
計数されるようになっているものである。さて、一方の
クロックでブロック同期が確立している場合に、データ
のバースト誤りによりバイオレーションビットが発生す
れば、その計数値は設定値以上になるが、他方のクロッ
クではそもそもブロック同期は確立されていないので、
そのバイオレーションビットの計数値も設定値以上とな
る。よって、ブロック同期外れとは判断されず復号化出
力の切替は行なわれないことになるものである。
ロック、π相クロックが抽出され、これらクロック各々
にもとづき入力CMI符号は別々に復号されるが、その復
号の際監視区間毎に符号則違反ビットが検出されたうえ
計数されるようになっているものである。さて、一方の
クロックでブロック同期が確立している場合に、データ
のバースト誤りによりバイオレーションビットが発生す
れば、その計数値は設定値以上になるが、他方のクロッ
クではそもそもブロック同期は確立されていないので、
そのバイオレーションビットの計数値も設定値以上とな
る。よって、ブロック同期外れとは判断されず復号化出
力の切替は行なわれないことになるものである。
以下、本発明を第１図から第３図により説明する。
先ず本発明に係るCMIブロック同期回路について説明
すれば、第２図は一例でその概要構成を示したものであ
る。これによる場合、クロック抽出回路１によっては入
力CMI符号信号から２値符号のビット周期と等しい周期
の０相クロックCLK0と、これと180゜位相が異なるπ相
クロックCLKπが抽出され、これらクロックCLKo,CLKπ
各々に対応して入力CMI符号信号が復号されるようにな
っている。０相クロックCLK0にもとづきCMI復号化回路
２では入力CMI符号信号を復号するとともに、その入力C
MI符号からはバイオレーション（符号則違反;CRV）ビッ
トが検出され、そのバイオレーションビット検出信号CR
V0は信号選択判定回路４で計数されるものとなってい
る。これと同様にして、π相クロックCLKπによるCMI復
号化回路３からのバイオレーションビット検出信号CRV
πは信号選択判定回路４で計数されるようになってい
る。信号選択判定回路４では監視区間毎にそれらバイオ
レーションビット検出信号CRV0,CRVπが別々に初期値よ
り計数されており、監視区間終了時でのそれら計数結果
にもとづき所定の復号化出力を選択出力すべく選択回路
５が制御されているものである。
すれば、第２図は一例でその概要構成を示したものであ
る。これによる場合、クロック抽出回路１によっては入
力CMI符号信号から２値符号のビット周期と等しい周期
の０相クロックCLK0と、これと180゜位相が異なるπ相
クロックCLKπが抽出され、これらクロックCLKo,CLKπ
各々に対応して入力CMI符号信号が復号されるようにな
っている。０相クロックCLK0にもとづきCMI復号化回路
２では入力CMI符号信号を復号するとともに、その入力C
MI符号からはバイオレーション（符号則違反;CRV）ビッ
トが検出され、そのバイオレーションビット検出信号CR
V0は信号選択判定回路４で計数されるものとなってい
る。これと同様にして、π相クロックCLKπによるCMI復
号化回路３からのバイオレーションビット検出信号CRV
πは信号選択判定回路４で計数されるようになってい
る。信号選択判定回路４では監視区間毎にそれらバイオ
レーションビット検出信号CRV0,CRVπが別々に初期値よ
り計数されており、監視区間終了時でのそれら計数結果
にもとづき所定の復号化出力を選択出力すべく選択回路
５が制御されているものである。
第３図（ａ）はその信号選択判定回路４の一具体的構
成を示したものである。これによると、CMI復号化回路
2,3からのバイオレーションビット検出信号CRV0,CRVπ
各々によってはバイオレーション計数回路４−1,4−２
が計数可能状態におかれ、計数可能状態にある間クロッ
クCLK0,CLKπが計数されるものとなっている。これらバ
イオレーション計数回路４−1,4−２は任意に設定され
た監視区間の開始とその終了を示す監視区間周期パルス
によってリセットされることから、各監視区間の終了時
にはその区間内でのバイオレーションビット数が計数値
として得られるものである。バイオレーション計数回路
４−1,4−２ではその計数値が１以上であればQ1o,Q1 π
出力は“High"レベルに、また、予め設定された設定値
ｍ以上になるとQmo,Qm π出力は“High"レベルになる
が、これら出力の状態は監視区間周期パルスのタイミン
グで選択信号発生回路４−３で判定され、その判定結果
としての選択信号をして選択回路５が制御されているわ
けである。
成を示したものである。これによると、CMI復号化回路
2,3からのバイオレーションビット検出信号CRV0,CRVπ
各々によってはバイオレーション計数回路４−1,4−２
が計数可能状態におかれ、計数可能状態にある間クロッ
クCLK0,CLKπが計数されるものとなっている。これらバ
イオレーション計数回路４−1,4−２は任意に設定され
た監視区間の開始とその終了を示す監視区間周期パルス
によってリセットされることから、各監視区間の終了時
にはその区間内でのバイオレーションビット数が計数値
として得られるものである。バイオレーション計数回路
４−1,4−２ではその計数値が１以上であればQ1o,Q1 π
出力は“High"レベルに、また、予め設定された設定値
ｍ以上になるとQmo,Qm π出力は“High"レベルになる
が、これら出力の状態は監視区間周期パルスのタイミン
グで選択信号発生回路４−３で判定され、その判定結果
としての選択信号をして選択回路５が制御されているわ
けである。
選択信号発生回路４−３ではナンドゲート４−３−１
によってCMI復号化回路２でのバイオレーションビット
数が設定値ｍ以上であって、しかもCMI復号化回路３で
のそれが零であることが検出されるようになっており、
その検出出力をしてRSフリップフロップ４−３−３がセ
ットされるようになっている。また、ナンドゲート４−
３−２によってはそれとは逆の状態が検出されるように
なっており、その検出出力によってRSフリップフロップ
４−３−３はリセットされるものとなっている。
によってCMI復号化回路２でのバイオレーションビット
数が設定値ｍ以上であって、しかもCMI復号化回路３で
のそれが零であることが検出されるようになっており、
その検出出力をしてRSフリップフロップ４−３−３がセ
ットされるようになっている。また、ナンドゲート４−
３−２によってはそれとは逆の状態が検出されるように
なっており、その検出出力によってRSフリップフロップ
４−３−３はリセットされるものとなっている。
結局第３図（ｂ）に示すようにRSフリップフロップ４
−３−３のＱ出力として選択信号は発生されることにな
る。図示の出力状態以外の出力状態ではRSフリップフロ
ップ４−３−３の状態は何等変化しないことから、前の
監視区間での選択信号状態をそのまま維持することにな
るものである。このようにして発生される選択信号は選
択回路５に入力され、それが“Low"レベルである場合に
はCMI復号化回路２からの復号化データと０相クロックC
LK0を、また、もしもそれが“High"レベルである場合は
CMI復号化回路３からの復号化データのπ相クロックCLK
πを復号化出力として選択出力するところとなるもので
ある。
−３−３のＱ出力として選択信号は発生されることにな
る。図示の出力状態以外の出力状態ではRSフリップフロ
ップ４−３−３の状態は何等変化しないことから、前の
監視区間での選択信号状態をそのまま維持することにな
るものである。このようにして発生される選択信号は選
択回路５に入力され、それが“Low"レベルである場合に
はCMI復号化回路２からの復号化データと０相クロックC
LK0を、また、もしもそれが“High"レベルである場合は
CMI復号化回路３からの復号化データのπ相クロックCLK
πを復号化出力として選択出力するところとなるもので
ある。
したがって、０相クロックCLK0でブロック同期が確立
していれば、選択信号は“Low"レベル状態にあるが、こ
の状態でデータのランダム誤りによりバイオレーション
ビットが発生しても、そのビット数が設定値ｍ未満であ
ればQm0出力は“Low"レベルなので選択信号は前の状態
を保持することから、ｍは適当な値に設定することで保
護が可能となる。また、データのバースト誤りによりバ
イオレーションビットが発生し、そのビット数がｍ以上
になりQmo出力が“High"レベルになっても、π相クロッ
ク側はブロック同期はそもそも確立されていないのでQ1
π出力は“High"レベル状態にあり、選択信号は前の状
態をそのまま保持することになる。よって、データのバ
ースト誤りに対してもブロック同期保護が可能となるも
のである。
していれば、選択信号は“Low"レベル状態にあるが、こ
の状態でデータのランダム誤りによりバイオレーション
ビットが発生しても、そのビット数が設定値ｍ未満であ
ればQm0出力は“Low"レベルなので選択信号は前の状態
を保持することから、ｍは適当な値に設定することで保
護が可能となる。また、データのバースト誤りによりバ
イオレーションビットが発生し、そのビット数がｍ以上
になりQmo出力が“High"レベルになっても、π相クロッ
ク側はブロック同期はそもそも確立されていないのでQ1
π出力は“High"レベル状態にあり、選択信号は前の状
態をそのまま保持することになる。よって、データのバ
ースト誤りに対してもブロック同期保護が可能となるも
のである。
さて、第１図は以上の動作アルゴリズムを示すが、こ
れについては動作説明よりして明らかであり、特に説明
は要しない。
れについては動作説明よりして明らかであり、特に説明
は要しない。
以上説明したように本発明によれば、互いに180゜位
相を異にする０相、π相のクロック各々でバイオレーシ
ョンビットを検出、計数しその計数値の一方が設定値以
上、他方が設定値未満の場合のみブロック同期外れとみ
なされることから、データのバースト誤りに対しても保
護可能であるという効果がある。
相を異にする０相、π相のクロック各々でバイオレーシ
ョンビットを検出、計数しその計数値の一方が設定値以
上、他方が設定値未満の場合のみブロック同期外れとみ
なされることから、データのバースト誤りに対しても保
護可能であるという効果がある。
第１図は、本発明に係る復号化出力選択アルゴリズムを
示す図、第２図は、本発明に係るCMIブロック同期回路
の一例での概要構成を示す図、第３図（ａ），（ｂ）
は、第２図における要部の一具体的構成とその動作論理
を示す図である。 １……クロック抽出回路 2,3……CMI復号化回路 ４……信号選択判定回路 ５……選択回路 ４−1,4−２……バイオレーション計数回路 ４−３……選択信号発生回路
示す図、第２図は、本発明に係るCMIブロック同期回路
の一例での概要構成を示す図、第３図（ａ），（ｂ）
は、第２図における要部の一具体的構成とその動作論理
を示す図である。 １……クロック抽出回路 2,3……CMI復号化回路 ４……信号選択判定回路 ５……選択回路 ４−1,4−２……バイオレーション計数回路 ４−３……選択信号発生回路
Claims (1)
- 【請求項１】入力CMI符号のランダム誤りおよびバース
ト誤りを考慮しつつ、該入力CMI符号を復号化するため
のCMIブロック同期方法であって、２値符号としての
“1",“0"各々のビット周期と同一周期を有し、かつ互
いに位相が180゜異なる状態として、入力CMI符号より抽
出される第1,第２のクロック各々に対応して、監視区間
毎に符号則違反ビットが検出・計数されつつ、該クロッ
クにもとづき上記入力CMI符号が並行して復号化される
際に、該監視区間内での一方のクロックに係る符号則違
反ビット数が設定値以上であって、他方のクロックに係
る符号則違反ビット数が上記設定値未満である場合の
み、次監視区間内では、該他方のクロックと該クロック
に係る復号化データが復号化出力として選択される一
方、該監視区間内での一方のクロック、他方のクロック
各々に係る符号則違反ビット数がともに上記設定値以上
である場合には、バースト誤りであると見做した上、次
監視区間内では、直前監視区間内で選択されていた復号
化出力が維持選択されるようにしたCMIブロック同期方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9548488A JPH088561B2 (ja) | 1988-04-20 | 1988-04-20 | Ｃｍｉブロック同期方法 |
| US07/339,813 US5038351A (en) | 1988-04-20 | 1989-04-18 | Coded mark inversion block synchronization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9548488A JPH088561B2 (ja) | 1988-04-20 | 1988-04-20 | Ｃｍｉブロック同期方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01268330A JPH01268330A (ja) | 1989-10-26 |
| JPH088561B2 true JPH088561B2 (ja) | 1996-01-29 |
Family
ID=14138885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9548488A Expired - Lifetime JPH088561B2 (ja) | 1988-04-20 | 1988-04-20 | Ｃｍｉブロック同期方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5038351A (ja) |
| JP (1) | JPH088561B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3120994B2 (ja) * | 1990-05-11 | 2000-12-25 | キヤノン株式会社 | デジタル交換装置 |
| US5195110A (en) * | 1991-04-01 | 1993-03-16 | Nec America, Inc. | Clock recovery and decoder circuit for a CMI-encoded signal |
| US5347542A (en) * | 1991-06-28 | 1994-09-13 | Motorola, Inc. | Demodulation selection for a communication signal |
| KR930007652B1 (ko) * | 1991-07-19 | 1993-08-14 | 한국전기 통신공사 | Cmi데이터 비트동기를 위한 위상검출기와 연동되어 동작하는 cmi/nrz복호기 |
| US5404362A (en) * | 1991-12-04 | 1995-04-04 | Meitner; Edmund | Very low jitter clock recovery from serial audio data |
| US5461631A (en) * | 1992-12-15 | 1995-10-24 | International Business Machines Corporation | Method for bit resynchronization of code-constrained sequences |
| US5533039A (en) * | 1993-09-22 | 1996-07-02 | Storage Technology Corporation | Fault tolerant fiber optic protocol for determining beginning of data |
| KR100287141B1 (ko) | 1997-11-21 | 2001-04-16 | 윤종용 | 비정상동기신호제거방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE350892B (ja) * | 1971-12-06 | 1972-11-06 | Ericsson Telefon Ab L M | |
| DE3302761A1 (de) * | 1983-01-27 | 1984-08-02 | Siemens AG, 1000 Berlin und 8000 München | Cmi-decoder |
| CA1258130A (en) * | 1985-07-11 | 1989-08-01 | Nec Corporation | Cmi signal transmission system |
| JPS6268336A (ja) * | 1985-09-20 | 1987-03-28 | Fujitsu Ltd | Ｃｍｉ符号デコ−ド回路 |
| FR2590428B1 (fr) * | 1985-11-19 | 1987-12-31 | Telecommunications Sa | Procede de codage en code cmi d'informations numeriques organisees en trame, le dispositif de mise en oeuvre, et son application a des informations de servitude pour reseau numerique a grand debit |
| FR2598050B1 (fr) * | 1986-04-28 | 1992-10-23 | Telecommunications Sa | Dispositif de decodage pour code cmi |
| JPH0268336A (ja) * | 1988-08-29 | 1990-03-07 | Shima Seiki Seisakusho:Kk | ゴム編組織を有する編地 |
-
1988
- 1988-04-20 JP JP9548488A patent/JPH088561B2/ja not_active Expired - Lifetime
-
1989
- 1989-04-18 US US07/339,813 patent/US5038351A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5038351A (en) | 1991-08-06 |
| JPH01268330A (ja) | 1989-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4361895A (en) | Manchester decoder | |
| GB1578635A (en) | Dc free encoding for data transmission system | |
| USRE31311E (en) | DC Free encoding for data transmission system | |
| EP0613602B1 (en) | Method and apparatus for decoding manchester encoded data | |
| JPS58501561A (ja) | 多重発生源クロツクで符号化した通信エラ−検出回路 | |
| US5056114A (en) | Method and apparatus for decoding Manchester encoded data | |
| JPH088561B2 (ja) | Ｃｍｉブロック同期方法 | |
| JPS6229239A (ja) | サイクリツク情報伝送装置におけるフレ−ム同期方式 | |
| US5488628A (en) | Method and apparatus for transition encoding a logic signal | |
| US4809301A (en) | Detection apparatus for bi-phase signals | |
| JPH07320419A (ja) | ビットストリーム・バイト化装置 | |
| JP2549152B2 (ja) | 符号誤り検出回路 | |
| US6307904B1 (en) | Clock recovery circuit | |
| JPH0644756B2 (ja) | 同期クロツク発生回路 | |
| JPH0431211B2 (ja) | ||
| JPH0738535A (ja) | ノイズ除去回路 | |
| EP0638213B1 (en) | Data signal decoding device | |
| JPS6340509B2 (ja) | ||
| JPH0323714Y2 (ja) | ||
| JP2617538B2 (ja) | フレーム同期回路 | |
| JPH0136743B2 (ja) | ||
| JPS63312754A (ja) | エラ−発生回路 | |
| JPH10135838A (ja) | Ｃｍｉ／ｎｒｚ変換回路 | |
| JPH01129544A (ja) | データ復合化用タイミング抽出回路 | |
| JPH0787380B2 (ja) | ＣＭｉ復号回路 |