JPH088332B2 - 高密度電子モジュール及びその製造方法 - Google Patents

Description

【発明の詳細な説明】 （本発明の背景） 本発明は高密度電子モジュール、即ち所定空間により
多くの電子容量を組み込もうとする飽くなき要望を満足
せしめ、又は所定の電子容量に対する所要空間を低減化
する、高密度電子モジュールに関する。

本発明の第１の用途はコンピューター装置用のメモリ
ーモジュールを提供することにある。しかしながら、こ
の発明概念は高密度電子回路が要求される何れの分野に
も適用し得るものである。

この発明の背景のほとんどの部分は本願の譲受人に譲
渡された特許又は特許出願発明により提供されるもので
ある。これらの発明は多数の集積回路（Ｉ、Ｃ）を担う
チップ又は基板を積み重ね及び積層化することに関する
ものである。積重ねられたチップは当該モジュールの少
なくとも１つのアクセス平面に露出した複数の電気リー
ドを有するモジュールとされ、各チップが広がる平面は
上記アクセス平面に対し垂直に延びている。

1985年11月５日に発行された特許第4,551,629号にお
いて、積重ねチップから成るモジュールは各光検知器と
組み合わせて使用されるようになっており、これらの光
検知器は当該モジュールの１つのアクセス平面に固定さ
れ、各光検知器は稠密アレイから成る放射線／電子変換
器を構成している。

1985年７月２日に発行された特許第4,525,921号にお
いて、積重ねられた回路チップから成る同様のモジュー
ルが上述したようなコンピューターメモリー構成部分等
として一般に使用されるように構成される。

本発明はコンピューターメモリー、制御ロジック、演
算ユニット、プロセッサ等として使用される、製作容易
でありかつ信頼性のある構成部品の製造における種々の
問題点を解決しようとするものである。また、本発明は
特にチップ材料が不十分な熱導体とされる複数の電子チ
ップを稠密包装することにより必然的に惹起される、多
量の熱放散に基づく種々の問題点を解決しようとするも
のである。

（発明の要約） 本発明において、積重ねICチップから成るモジュール
自体はそのアクセス平面を基板面に直接あてがって該基
板上に支持される。

電気導体のメタライズパターンが例えば真空フォトリ
ソグラフィー等によりモジュールのアクセス平面に適用
される。また、電気導体のメタライズパターンが基板面
に適用される。絶縁（パッシベーション）層がモジュー
ルのアクセス平面と基板の隣接面間に設けられる。

インジュウム、銅、銀、又は金等の電気導体接続金属
から成るバンプ群が各相互接続面上の整合位置に適用さ
れる。次いで２つの相互接続面の電気導通系がバンプボ
ンディング（フリップ−チップボンディングともいわれ
る）を介して電気接続され、該２つの面上の各整合バン
プが電気接続せしめられる。次いで、基板支持モジュー
ルが保護ハウジング内に閉じ込められ、該ハウジングを
貫通して外部接続部を構成する各電気導体が延びる。

可成りの熱伝導容量を有するICチップを用いた本発明
の１実施例において、各チップを互いに直接固着したも
のが示される。本発明の他の実施例において、積重ねIC
チップから熱放散を促進するとともに各電気接続部の形
成を簡単化するため、各ICチップ間に電気絶縁性を有し
かつ良熱伝導性を有する材料から成る層が介在させられ
る。

（図面の簡単な説明） 第１図はチップの縦方向縁部に沿って縁リードを設け
た改良標準シリコンチップの平面図である。

第2A図及び第2B図は、互いに接着してモジュールを形
成している積重ね回路チップ及び該モジュールのアクセ
ス平面上に形成されたメタライズパターンの部分分解等
角投影図である。

第3B図及び第3B図は、IC回路とアクセス平面上の各金
属導体素子との関係を示すアクセス平面上の小さな面部
分の拡大図及び3A図の部分断面図である。

第4A図、第4B図及び第4C図は、スタック、支持基板へ
の固定を容易化したメタライズ導体及びバンプボンディ
ングを容易化した整合導体“バンプ”を有するスタック
および支持基板の分解等角投影図である。

第５図は基板に装着された積重ねチップの等角投影図
である。

第６図及び第７図はそれぞれ第５図の構造体の平面図及
び側面図である。

第8A図、第8B図及び第8C図はスタック支持基板、その
ハウジングの上部及び底部の部分分解等角投影図であ
る。

第９図は封入基板／チップ構造体の等角投影図であ
る。

第10図は256Kの積重ねチップを用いて512K×９のDRAM
モジュールの形成に用いられる電気接続配置を示す図で
ある。

第11図は積重ねチップ間に高熱伝導性層を間挿した補
強熱摘出モジュールの分解等角投影図である。

第12図は各インターリーブ層の表面がチップ上の各電
気端子をスタック支持基板上の各電気導体と直接接続す
る電気導体を有する、第11図のインターリーブ積重ねチ
ップ構造体の分解等角投影図である。

第13図は第11図のチップ上の電気端子を接続させる電
気導体をスタック支持基板上の各電気導体に導く間挿積
重ねチップ構造体の外観分解等角投影図である。

第14図は第13図で示したタイプの積重ね構造体のクロ
ーズアップした等角投影法図である。

（実施例の詳細な説明） 本発明はまず初めに第4A図、第4B図及び第4C図によっ
てうまく説明することが出来る。従来機器よりも（PCボ
ード領域に関して）より大きな電子密度を有する電子モ
ジュールを提供するため、それぞれ集積回路を担う多数
のチップ22を積重ねかつ互いに接着するとともに基板26
上に１つのユニットとして集積チップスタック24を装着
せしめることが提案された。基板26は積重ねチップを支
持するとともにチップスタックのアクセス平面に導体バ
ンプを介して出入する回路リードを有する。

積重ねICチップ（一般にシリコン）の使用は元来２次
元検出アレイの焦平面に大規模電子回路を配置する手段
として本願の譲受人によって開発されたものである。こ
の発明はコンピューター等の装置に特に有用である電子
パッケージに関してなされたものであり、大規模メモリ
ー、制御ロジック、プロセッサ、演算ユニット等を含む
モジュールを提供しようとするものである。最大努力目
標とする３つのモジュールとは、リードオンリーメモリ
ー（ROM）ダイナミックランダムアクセスメモリー（DRA
M）及びスタチックランダムアクセスメモリー（SRAM）
である。

第4A図に示すモジュールはDRAMとして使用しようとす
るものであり、このスタックは20個のICシリコンチップ
を有し、そのうち18のチップが能動であり、２つのチッ
プがスペアーである。これらのスペアーは冗長用であ
り、欠陥チップの代用として使用されないのであれば当
該パッケージの各ピンと接続されることがない。また、
このモジュールはスタックの両端部にブランクシリコン
チップを有し、端子バッド用スペースを形成している。
ROMはスタック内に８つ（又は８の倍数）の能動ICチッ
プを有するようにする必要がある。各ICチップに加えて
当該スタックの両端部にブランクチップを設ける必要が
ある。SRAMモジュールはDRAMモジュールと同数のチップ
を有するようにする必要がある。

第１図はDRAMモジュール用の単一チップ22を示す。各
チップは、その１つの縁部、好ましくは矩形領域の長辺
縁部に沿って（外部回路への）全電気リードを設けるよ
うに改良した点を除き、実質的に標準メモリーチップで
あればよい。電圧接続端子V_cc、V_ss及びV_bbは全チップ
に共通電圧を印加するように結線されている。各チップ
はそれ自体のデータ−イン（DI）及びデータ−アウト
（DO）端子を有する。標識RASは列アドレス選択を示
し、標識CASは所望のチップを選択する行アドレス選択
を示す。これらのアドレス端子A0〜A7はアドレス入力信
号を取り扱う。▲▼端子は書込みエネーブル接続部
である。

第2A図、第3A図及び第4A図に示すように、複数のチッ
プを積重ねてモジュールが形成される。あらゆるチップ
における（外部回路との）全ての電気リードが積重ねモ
ジュールの単一アクセス平面28上に設けられる。このア
クセス平面は支持基板26の表面上に載せるとともにそこ
に適当な各電気接続部、好ましくはバンプ−ボンディン
グ（又は“フリップ−チップ”ボンディングともいわれ
る）法により形成された電気接続部を有する。

各チップを積重ねるとともに好ましくは互いに固着す
る方法は1984年11月23日付の発明の名称を“積重ね回路
層から成るモジュール装置及びその製造方法”とする、
米国特許出願第674,096号に開示されているものと同様
のものである。この製造方法において、販売人により種
々の形態をもって供給される各チップの厚み寸法が計測
され、その厚み寸法特性に応じて適当な蓄積部に蓄積さ
れる。チップ厚みデータは製造制御コンピュータープロ
グラムに用いられ、所定のモジュールに対し最適な積重
ね順序が決定される。次いで、各チップが洗滌され、積
重ねられ、所定量のエポキシ樹脂が各対の隣接チップ面
間に塗布される。このスタックは一定高さ寸法を有する
スタックを形成するように各チップ平面に対し垂直方向
に加圧される。次いで、加熱下でエポキシ樹脂の硬化が
行われ、集積化スタックが形成される。

本発明のモジュールは従来の焦平面モジュールと比べ
て種々の装置に使用され、トレードオフ性が顕著であ
る。各検出器とそれぞれ接続する焦平面リードは妥当量
の機能休止、即ち所定の２次元アレイにおける非作動接
続端子（又は検出器）を許容することが出来る。本発明
により提供される、コンピューターメモリー装置等の装
置はどのような誤接続も許されない。そのため、メモリ
ーモジュールにはスペアチップが設けられる。

一方、焦平面上の各検出リードは互いに非常に近付け
る、例えば中心間距離を４ミル又はそれ以下とする必要
がある。このような検出リードの設定間隔は各チップの
縁部に沿って延びるＸ軸方向及び各チップの平面に対し
垂直に延びるＹ軸方向の両軸方向に関して適用される。
このため、非常に薄厚、したがって虚弱なチップを使用
することが要求される。更には、各電気リードの配置の
許容誤差は非常に厳しいものである。

本発明において、各リードの中心点−中心点距離は10
〜20ミルの範囲のものとされる。これは厚手の虚弱でな
いチップを使用出来ることを意味し、各電気端子（バン
プ）及び各金属導体ストリップの領域を実質的により大
きくすることが出来る。明らかなように、これはこの種
のモジュール製造における問題点を解消するものであ
る。

スタック24を形成した後、（もし各チップがサファイ
ヤ又はガリウム砒素等の材料に代えて半導体である場
合）アクセス平面28は、各チップ縁部の各電気導体を他
の回路と接続するためアクセス可能とされる各点を除い
て絶縁（パッシベーション）材料で被覆する必要があ
る。これは好ましくは発明の背景において参照した特許
第4,525,921号に開示された方法を用いて達成される。

要約すると、この方法は：（１）アクセス平面を研削
仕上げ及びラップ仕上げ加工して各リードを露出せし
め、（２）上記アクセス平面上のシリコンをプラズマエ
ッチングを行って該アクセス平面から突出する状態とさ
れた各リードの周囲のシリコンを除去し、（３）ポリイ
ミド樹脂等の材料を用いて上記アクセス平面をパッシベ
ーション層で被覆し、及び（４）上記アクセス平面にお
ける他の部分は絶縁状態としたまま、再びラップ仕上げ
加工を行って各リードを露出せしめることから構成され
る。もし、IC層基板材料が僅かに導電性を有するか又は
全く有さない、例えばガリウム砒素（GaAs）、シリコン
−オン−サファイア（SOS）、又はシリコン−オン−イ
ンシュレーター（SOI）等であれば、パッシベーション
は不要である。

次の工程は積重ねチップの各リード用電気接続部を設
けるため、アクセス平面をメタライズすることである。
例えば、金属導体が１つのチップ上で単に１つのリード
と接触するパッド30であると、該パッドは６ミル×６ミ
ルの面積を有するものとされる。それとも、金属導体が
複数のチップ上の各リードと接触するストリップ32であ
ると、該ストリップは幅寸法８ミルを有するものとされ
る。各金属パッド又は導体は互いに中心点−中心点距離
10〜20ミルをもって離間せしめられる。このメタライズ
は光食刻法等、印刷回路を得るための何れかの所望の方
法によって設けるようにしてもよい。該フォトリソグラ
フィーにおいて、フォトレジスト材料層でマスク処理さ
れ、次いで該フォトレジスト層に窓あけするために紫外
光線を用いて露光され、以前に析出された金属の不要領
域をエッチングすることにより所望の導体パターンが残
される。

第3A図及び第3B図は、シリコンチップ上のICリード、
隣接積重ねチップ間のエポキシ樹脂接着剤ライン並びに
上記ICリードと電気接触したアクセス平面上に付着され
た金属パッド30及びストリップ32の拡大詳細図を示す。
また、これらの第3A図及び第3B図は、アクセス平面にお
ける各ICリードを除いて被覆しているパッシベーション
層を示す。第3A図はスタックのアクセス平面（又は能動
面）の小さな部分の正面図である。第3B図はシリコン層
と絶縁されたICリード端部と組み合わされた金属パッド
の断面部を示す。

第2B図及び第4B図は集積されたスタック24のアクセス
平面28において該アクセス平面28上に各ボンディングバ
ンプが形成された後でありかつ該アクセス平面28を基板
24とボンディングする以前における導体パターンを示
す。金属ボンディングバンプ31は各金属パッド30上に付
着せしめられる。また、金属ボンディングバンプ34は各
金属ストリップ32上に、好ましくは２つ１組になって冗
長部を形成するようにして付着せしめられる。バンプ付
着方法は後述する。バンプ材料は熱応力下で亀裂を防止
するため非常に延性に富んだものとしなければならな
い。インジュウムは好ましいバンプ材料ではあるが、
銅、銀及び金等であってもよい。

第4C図に示すように、基板26はまたその表面上に、好
ましくは上述したメタライズ方法により形成される金属
導体パターンを有する。該基板26はスタック24と対向す
る各金属ストリップ36を有し、該スタック24の各端子パ
ッドはそれらの金属ストリップに付着されたバンプ38を
有する。これらのバンプはアクセス平面上の各バンプ31
と順次接着される。基板26はまたスタック24の両端部を
超えて延びる金属ストリップ40を有する。該スタック24
の端子パッドは冗長バンプ対42を有し、該冗長バンプ対
42はアクセス平面上のバンプ34と接着される。

基板26上に形成されたボンディングバンプ38及び42は
チップスタック24のアクセス平面28に形成されたボンデ
ィングバンプ31及び34の配置位置と正確に整合される。
このようにしてバンプ−ボンディング（フリップ−チッ
プボンディング）方法により内部電子回路（チップ回
路）と外部電子回路（リードアウト及びリードイン）と
が相互接続される。内部連結バンプ34及び42がバスライ
ン端子上に形成されるから、各ブランクカバーチップ43
は当該スタックの各ストリップ32と基板の各ストリップ
40との結合空間を形成するため、該スタックの両端部に
設ける必要がある。

非常に高度な大量生産状況下では、積重ね工程時チッ
プ群のいずれかのチップに欠陥が生じた場合、チップを
“修繕”するにもその手間を掛ける価値がない。しかし
ながら、修繕可能とすることが要望されるならば、スタ
ック内に冗長チップを設ける必要がある。この場合、積
重ね工程はつぎのように変形する必要がある： 1.基板26の各金属ストリップ36は原始的に減数した出力
導体39と結ぶリンク導体37を有するようにする。

2.スタックを形成し、パッシベーション処理を行い、各
リードを洗滌した後、金属パッドを全リードに付着させ
て電気端子を形成する。

3.各パッドの探針調査により何れかの層（チップ）に欠
陥がないかどうかを検査する。

4.欠陥チップがあれば、該チップ上の全てのパッド及び
リードをアクセス平面から取り外す。製造ラインには、
好ましくはパターン認識機を具備するとともに自動探針
器を接続するようにした、プログラマブルYAGレーザー
装置を適用する。

5.次に、各金属ストリップ（バス−ライン）を付着さ
せ、次いでバンプ−ボンディング用バンプを形成する。

6.バンプ−ボンディングを行った後、相互リンク導体37
を切断して欠陥チップからのリードDI及びDOを絶縁する
一方、その他の各リードを各導体39と接続する。

リンクバー37は可融性合金から作成し、各接続部は自
動プローバー（Prober）を用いて電気的に形成するよう
にしてもよい。フューズ加熱法はレーザー切断法と比べ
利点も欠点もあるが、本明細書においてはこれについて
言及しない。

バンプ−ボンディングにより面一化アクセス平面とス
タック支持基板とを電気的に相互接続する以前に、それ
らの２つの表面のうち一方をパッシベーション（絶縁）
材料で被覆し、そこで各バンプのみを露光するようにし
なければならない。バンプを構成するインジウム又は金
材料は好ましくは当該表面上に形成又は付着された後に
付着される。

作業が非常に容易化されるから、好ましくは基板上に
絶縁層を形成するようにする。基板は好ましくはスタッ
クと同程度の熱膨張係数を有しかつ赤外線を透過するシ
リコンから形成する。この透過性はバンプ−ボンディン
グ工程において有用である。他の赤外線又は可透光線透
過性基板材料（例えばシリコン−オン−サファイア機器
にサファイア基板を用いる等）を用いることも出来る。

満足な絶縁層は例えばスパッタリング方法を用いてシ
リコン酸化物（SiO₂）層を折出することにより形成する
ことが出来る。基板24の全面に絶縁膜で被覆した後、各
インジウムバンプ38及び42を各ストリップ36及び42と接
続し得るように該絶縁膜に穴をあける必要がある。バン
プ−ボンディング材料がシリコン基板と短絡回路を形成
しないようにする必要があるから、各穴は金属ストリッ
プ幅以上に広がって延びないようにしなければならな
い。

基板上で金属材料と電気接続するインジウムバンプを
折出するため種々の実験を試みられたがうまくいかなか
った。“蒸気−透過”マスク技術を用いると幻影（短
絡）効果を生じ易くなる。また、この増影効果を排除す
べく、湿式化学エッチング法を用いたが、この方法はバ
ンプ及び電気リードの両者を損傷した。“フォトレジス
トリフトオフ”法を用いて一応の解決手段が得られた。
蒸気−透過マスクが厚み10〜15ミクロンのフォトレジス
ト膜に代えられた。フォトレジスト膜を選択的に露光す
るとともに現像して複数の穴が形成され、次いでバンプ
を付着させようとする場所のフォトレジスト膜が除去さ
れる。その後、露光金属端子及びフォトレジスト膜上面
にインジウムが付着される。フォトレジスト膜上のイン
ジウムは表面のフォトレジスト膜をリフトオフすること
により各端子上にインジュウムバンプを残して除去され
る。各インジュウムバンプは接触する端子領域と実質的
に同程度の水平領域を被覆せしめるようにする必要があ
る。

アクセス平面28でのバンプ付着方法は絶縁層が不要で
ある点を除いて同様のものである。

バンプボンディング工程において、チップスタック24
はアクセス平面28が上面となるように配置される。次
に、基板26はアクセス平面に各インジウムバンプを互い
に組み合わせるため下向けて配置される。シリコン基板
を“透視”する赤外線顕微鏡を用いて各整合バンプが配
列させられる。次いで、加熱及び加圧により溶接部を形
成する方法を用いて上記各バンプが接続される。

モジュール支持基板材料が可視光又は赤外線に対し光
透過性のものとし、モジュールのアクセス平面上の各ボ
ンディングバンプを基板に隣接する面上の各ボンディン
グバンプに直接的に顕微鏡アライメントを行えるように
すると、製造にあたり有利である。基板材料が光不透過
性であれば、レフレックス装置を用いる間接アライメン
トを使用することが出来る。第３の方法は市販されてい
る装置を用いるものであり、２組のバンプを互いに近接
せしめ、次いでそれらのバンプを基板モジュールの両端
部から直接見ながら、このように光不透過性基板に対し
て許容される方法でアライメント及びプレーナー化を行
うことが出来る。

第５図〜第７図は完全なスタック／基板副集成部品を
示す。基板上の各金属ストリップはワイヤ−ボンディン
グにより外部回路と接続容易となるように対向長辺縁部
に向かって延びる。

第8A図、第8B図及び第8C図は内部にチップ及び基板が
配置された容器又はハウジングを示す。第8C図は上記容
器（フラット−パック）の下部44を示し、該下部44から
各電気リード46が延びるとともに該容器の内側両端部が
（図示しない）基板上の各金属ストリップとワイヤ−ボ
ンディングされている。このパッケージは上部を溶接す
るか又は下部44にカバー48（第8A図）を溶接し、このよ
うにしてスタック／基板副集成部品を閉鎖して完成され
る。好ましくは、容器部分44及び48は熱放散するように
金属から形成される。この場合、各電気リード46と容器
壁部間に絶縁リング50を介在させる必要がある。第９図
は完全封入パッケージを示す。電力損が非常に高いもの
においては容器材料はベリリア（BeO）が好ましい。し
かしながら、該ベリリアは高価であることを考慮する必
要がある。

電力損は回路密度に対する限定要素である。したがっ
て、ICチップからの熱伝達は十分に考慮すべき重要な事
柄である。ICチップから基板26に熱を流すには、バンプ
ボンディングを行った後、チップスタックと基板間のギ
ャップに熱伝導性（しかしながら非導電性）材料51を充
填することが重要である。これは、強力な接着及び熱放
散が得られる適当なエポキシ樹脂により達成される。

第10図は、第4B図及び第4C図とともに考慮すると、そ
れぞれメモリー容量256Kを有する18個のチップを用いて
直列対を形成し、これによって（パリティビットを有す
る）512K×8DRAMモジュールを形成している、特殊なDRA
M回路を構成している。ビット０〜ビット７（及びパリ
ティビット）の各ビットはそれらのデータ−イン及びデ
ータ−アウトラインを相互接続することにより２つのチ
ップを連結する。列アドレスラインRAS1及びRAS2はそれ
ぞれ両チップの一方と接続される。

これら９対のチップを設けることは些細な問題ではな
い。一般に隣接チップで対を形成すればよいと推測され
るかもしれない。しかしながら、そのような対を成すこ
とは基板上にほとんど打ち勝ち難い導体クロスオーバー
問題を惹起する。

第4B図及び第4C図に１つの解決方法が示される。基板
26上の各ライン36が２つのチップに接続される。該基板
上の片側の各ライン36が各チップのデータ−パッドと接
続され、該基板上のもう１つの片側の各ライン36が各チ
ップのデータ−アウトパッドと接続される。第１のライ
ン36は２つの終端チップと相互接続する。第２のライン
36は各端チップにそれぞれ最も近い２つのチップと相互
接続する。第３のライン36は各端チップに２番目に近い
２つのチップと相互接続する。以下同様にして、最後に
相互接続される２つのチップが互いに隣接するまで相互
接続される。

積重ねチップのアクセス平面上に、ストリップ32のう
ち符号32Aを付して示すストリップはギャップ32Bを有す
る。これは、該ギャップの一側部のチップ群が１つの共
通列アドレスラインを有し、該ギャップの他側部のチッ
プ群が１つの共通列アドレスラインを有するからであ
る。このように簡単な列アドレスラインのバス配列は各
チップが上記ギャップの他側部のチップ群、すなわち他
のグループのチップと対を成すようにしなければ実現不
可能である。

第11図〜第14図は本発明のもう１つの実施例を示す。
この実施例は、ICチップ群から成るスタック内に高熱伝
導度を有する材料から成るインターリーブ層を含ませて
構成した、補強熱抽出機構体を提供するものである。各
付加層は原理的に熱導体として機能するとともに電気導
体支持用の特別部材として有用なものである。

シリコンICチップが積重ねられる場合、一般に熱放散
は重大な問題とはならない。一方、高速作動が要求され
るときは、ガリウム砒素ICチップから成るスタックが使
用される。GaAsは熱伝導度が低くかつシリコンよりも高
電力レベルで作動するから、異なったスタック配列とし
ないことにはGaAsチップから成るスタックから熱を有効
に抽出することが出来ない。

本発明は熱良導体材料から成るインターリーブ層を用
い、スタック内に各ICチップに沿って該インターリーブ
層を含ましめたものである。

第11図は間挿された熱導体層を有する積重ねチップパ
ッケージの各構成部分を示す。複数のICチップ60が複数
の熱導体層62と互い違いにして積重ねられる。該チップ
はシリコン、ガリウム砒素又は他の適当な材料から成る
ものである。一方、前述したように、GaAs（又はサファ
イア基板）チップが用いられる場合、インターリーブ層
62の必要性がより高くなる。何故ならば、そのようなチ
ップは高電力を要しかつ熱伝導度が低いからである。

熱導体層用の好ましい材料はベリリウム酸化物（Be
O）である。この材料は電気絶縁体でありかつ熱良導体
である。

チップ（例えばガリウム砒素）およびインターリーブ
層（例えばベリリウム酸化物）が共に非電気導体である
と、製造工程の簡略化を実現できる。シリコンスタック
に要求されるように（特許第4,525,921号参照）、スタ
ックにエッチング−パッシベーション−ラッピング工程
を必要としない。

ICチップ60及びインターリーブ層62は必ずしも互い違
いにされるとは限らない。場合によっては、１対のICチ
ップが隣接層を構成するようにしてもよい。図中、各層
62の厚みが各チップ60の厚みに比べて幾分誇張して示さ
れる。実施例の組み合わせ体において、各チップ60は厚
み0.008インチを有し、各層62は厚み0.020インチを有す
るようにしてもよい。上記インターリーブ層に加えて、
２つの熱良伝導層がスタックの一端部と他端部とに設け
られる。これらの付加層はスタックの両端部に境界領域
を形成し、スタック端部で薄膜リードを終わらせること
に基因する薄膜処理の困難さを除去するものである。ま
た、付加された両端層は各アクセス平面リードと接続さ
れた個別の信号ラインを妨害することなく、各バスライ
ンバンプ接着部を配置する領域を提供する。

積層スタック64を隣接層間の接着ラインを介して形成
した後、該スタックはその相互接続（又はアクセス）表
面に印刷された配線66を相互接続する。該表面はスタッ
ク支持基板68に支持されかつ固定される。積重ねチップ
の相互接続平面とスタック支持基板間の電気相互接続は
前述したバンプ−ボンディング法により形成してもよ
い。スタック上の各バンプをスタック支持基板68上の各
バンプとバンプ−ボンディングを行った後、該スタック
とその支持基板間の隙間に、電気絶縁性及び熱伝導性を
有するエポキシ樹脂材料を充填することが好ましい。こ
のエポキシ樹脂材料は付加熱流路を提供するとともにス
タックと基板68を強力に接着する。

スタック支持基板68はベリリウム酸化物（BeO）から
作成して最大熱伝導部を形成する。一方、BeOは赤外線
を透過しない。したがって、それを使用するとバンプア
ライメントが厄介なものとなる。このため、ある場合に
はスタック支持基板68用材料としてシリコンが好まし
い。

次いで、スタック支持基板をキャリアー70に装着し、
該キャリアー70にカバー72を取り付けて閉鎖する。好ま
しくは、該カバー72はキャリアー70に取り付けてガラス
又はリフロー半田により気密封止する。

第12図はスタックの一部分を示し、そこではインター
リーブ層が単独で熱伝達部材として機能する。各ICチッ
プ60の電気リードは当該チップの相互接続平面端部74に
設けられる。各金属ストリップ76は相互接続平面上に薄
膜（又は厚膜）法により形成される。スタック支持基板
からの適当な電気接続部が各チップの端部で各リードと
（端子及びバンプを介して）直接接触させられる。

第13図は積重ね構造体を示す。この構造体において、
各インターリーブ層62は電気導体が形成される表面を提
供する付加的作用を行い、各導体は各ICチップ60a上の
各端子から当該スタックの相互接続平面まで延びてい
る。スタック支持基板上に（付着されたバンプを介し
て）形成された各端子と電気接続した各導体の端部に端
子が形成される。

第13図の構造体において、各電気リード80が各ICチッ
プ60aの２つの側面（端面）に延びている。各層62aの対
向両端面上に形成された各金属ストリップ82は各チップ
60aにおける各個別リード80と接触させられ、それらの
個別信号を層62a上面の平坦面86に伝送する。該表面86
上の（Ｌ形）金属ストリップ88は当該スタックの相互接
続平面で各リードを介して各サイドストリップ82と相互
接続される。これらのリードは相互接続平面上に形成さ
れた各金属ストリップ90と接続される。スタック支持基
板上の各導体との電気接続は上述した方法で行われる。

この電気導体系は各ICチップの端部で各リードを別ル
ート化する能力を有し、多数のリードを相互接続平面に
到達せしめることが可能である。例えば、これは販売者
が規定チップリードを修正することなくICチップの使用
を可能にする。標準ICチップは２つまたはそれ以上の端
面に複数のリードを有する。したがって、標準に合わな
いチップはモジュールにおいて各チップ上の全てのリー
ドをアクセス（相互接続）平面まで直接延ばすことが必
要となる。

第13図に示す、広大な導体配線レイアウトは特別な高
精度な製造工程を必要とする。各サイド導体82は各ICチ
ップ上の各リード80の接触端部を横切るとともに表面86
上の各導体ストリップ88の端部で各リードの接触端部を
横切って延びるメタライズストリップとされる。これは
Ｔ字形接続部を形成し、各サイド導体82の機能電気接触
を保証するようにしたものである。

第14図は第13図のスタックの拡大図であり、サイド導
体82、及びアクセス平面において各ICチップの対向両端
部から１つのインターリーブ層の一端部に各ICリードを
導くトップ導体のレイアウトをより明瞭に示す。

各ICチップからのリードにより別ルートを図ることは
種々の機能を果たす種々の型式のICを含むチップから成
るスタックにおいて必要とされる。そのような場合、２
種類の別ルーチン化方法がある。

第１の方法は各ICチップの裏面に接続金属ラインを印
刷して各リードを他の平面にルート変更するものであ
る。これは（チップがさいころ状に切り出される）ウェ
ーハーの前部から後部へのアライメントが要求される−
−−非常に厄介でありかつ高価な作業である。また、同
一スタックに用いられる特殊型式の全つのチップが同一
の別ルートを必要としないならば、全チップに同一の金
属リードパターンを持たせることはアクセス平面をメタ
ライズする場合に種々の問題を惹起する。もう１つの問
題は（あるチップの裏面上の）別ルート化ラインと当該
チップの下側の隣接チップ上の回路間のクロストークで
ある。

第２の方法は、好ましいものであるが、上述したよう
に、導体基板としてインターリーフ層を用いるものであ
る。１つのインターリーフ層上に導体を形成することは
チップの裏面に導体を形成することよりもはるかに容易
である。この方法では前部から後部へのアライメント作
業は要求されない。導体間の近接に基づくクロストーク
を回避することが出来る。更には、用途が非常に広い。
他のチップと接続しようとする所定型式のチップに対
し、大した理論及び価格について検討を要することな
く、種々のパターンを作成することが出来る。

ICチップから成るスタックに高熱伝達性インターリー
ブ層を用いることにより一般的な包装技術においてチッ
プ材料が低熱伝導率のものに代わり又は増大熱負荷が発
展するにつれて当面のメモリーチップ密度、動作速度を
高めかつ最大許容損失を補強する要請を実現することが
できる。また、ICチップリードの再メタライズ化が不可
能であるとか、種々の型式のICチップが互いに積重ねら
れる場合、上記インターリーブ層は実用的な電気導体の
別ルート化方法を提供する。

以上のことから、この出願において開示した製造品及
び製造方法は本明細書の序説部に要約された種々の優れ
た作用効果を提供することが明らかとなった。

以下の請求の範囲に記載の事項は開示された特定の実
施例を包含するのみならず、先行技術に許容される最大
限に拡げられかつ総括される思想に基づいて本明細書に
説明された発明概念を包含するものである。

Claims (14)

【特許請求の範囲】
1. 【請求項１】高密度電子回路を包装した高密度電子モジ
   ュールを製造するにあたり、 それぞれチップ基板の少なくとも１つの端面部に複数の
   電気リードを所定パターンをもって配置して形成され
   た、複数の集積回路チップを準備し、 上記複数の集積回路チップを積み重ねかつ互いに接着す
   ることにより、これら集積回路チップの端面部が集合し
   て少なくとも１つのアクセス平面を形成するとともに該
   アクセス平面に互いに微小間隔をもって配列された２次
   元電気リードアレイを有する、スタック構造体を形成
   し、 上記スタック構造体のアクセス平面に、各集積回路チッ
   プの各電気リードと直接的又は間接的に電気接続する複
   数の導電性ライン及び導電性端子を形成し、 上記スタック構造体を、複数の導電性ライン及び複数の
   導電性端子を形成したスタック支持基板上に配置し、 上記スタック構造体のアクセス平面上の各導電性端子が
   上記スタック支持基板上の対応する導電性端子と精密に
   整合するように位置決めし、 上記スタック支持基板のスタック支持面又は上記スタッ
   ク構造体のアクセス平面のいずれか一方を、該面上の各
   導電性端子と整合した位置に貫通穴を有する絶縁層で被
   覆し、 上記スタック構造体のアクセス平面及び上記スタック支
   持基板のスタック支持面に形成された各導電性端子に導
   電性ボンディングバンプを設け、 上記スタック支持基板上の各ボンディングバンプと上記
   スタック構造体のアクセス平面上の各ボンディングバン
   プとの位置合わせを行い、 上記位置合わせされた各ボンディングバンプを互いに加
   熱及び／又は加圧により接着し、これにより上記スタッ
   ク構造体のアクセス平面と上記スタック支持基板間に複
   数の並列電気接続部を形成するようにした、高密度電子
   モジュールの製造方法。
2. 【請求項２】スタック構造体を構成する複数の集積回路
   チップ間に、高熱伝導性材料により形成したインターリ
   ーブ層を介在させて該スタック構造体から熱を抽出す
   る、第１項記載の製造方法。
3. 【請求項３】インターリーブ層がベリリウム酸化物によ
   り形成される、第２項記載の製造方法。
4. 【請求項４】スタック構造体を構成する集積回路チップ
   上の各リードを該スタック構造体のアクセス平面上の各
   導電性ラインと相互接続する電気導体を形成した、少な
   く１つのインターリーブ層を用いる、第２項記載の製造
   方法。
5. 【請求項５】スタック構造体を構成する集積回路チップ
   上の各リードを該スタック構造体のアクセス平面と直接
   接続する、第１項記載の製造方法。
6. 【請求項６】スタック支持基板に設けられる複数の導電
   性ラインがスタック構造体を構成する集積回路チップと
   電気的に並列接続された導体群、該導体群の各導体を相
   互接続するリンク導体及び該リンク導体から外部回路と
   連絡するための減数された並列導体を含み、 上記スタック構造体において何れの集積回路チップが欠
   陥状態にあるかを検出し、次いで、 検出された欠陥集積回路チップと連絡する上記リンク導
   体部分を除去して該欠陥集積回路チップと外部回路との
   連絡を遮断する、第１項記載の製造方法。
7. 【請求項７】スタック支持基板を所定波長の放射線を透
   過する材料を用いて形成し、該スタック支持基板のスタ
   ック支持面と反対側の表面から上記所定波長の放射線を
   透過させながら該スタック支持基板のスタック支持面上
   の各ボンディングバンプとスタック構造体のアクセス面
   上の各ボンディングバンプとのアライメントを行う、第
   １項記載の製造方法。
8. 【請求項８】スタック構造体における各ボンディングバ
   ンプのボンディング処理を行った後、該スタック構造体
   のアクセス平面とスタック支持基板間に存在する隙間に
   熱伝導性及び非導電性を有する接着剤を充填する、第１
   項記載の製造方法。
9. 【請求項９】それぞれチップ基板の少なくとも１つの端
   面部まで延びる電気リードを有する複数の集積回路チッ
   プ、 上記複数の集積回路チップを積み重ねるとともに互いに
   接着して形成され、該各集積回路チップの電気リードが
   直接的又は間接的に２次元アクセス平面と接続された、
   スタック構造体、 上記スタック構造体を支持し、そのスタック支持面に複
   数の電気導体を設けた、スタック支持基板、 上記スタック構造体のアクセス平面上に設けた第１ボン
   ディングバンプ群、 上記スタック支持基板のスタック支持面上に設けた第２
   ボンディングバンプ群、及び 上記スタック構造体の一面部又は上記スタック支持基板
   のスタック支持面のいずれか一方に、上記ボンディング
   バンプ群を除く表面部分を被覆するように設けられた絶
   縁層により構成され、 上記スタック構造体の各ボンディングバンプをスタック
   支持基板上のボンディングバンプとを接続することによ
   り選定された端子部に該スタック構造体とスタック支持
   基板間を電気接続する並列電気接続部を形成した、高密
   度電子モジュール。
10. 【請求項１０】スタック構造体とスタック支持基板間
    に、該スタック構造体におけるボンディングバンプと該
    スタック支持基板のスタック支持面上のボンディングバ
    ンプとが相互接続される部分を除いた空間部に熱伝導性
    接着材料層を介在させた、第９項記載の高密度電子モジ
    ュール。
11. 【請求項１１】スタック構造体を構成する複数の集積回
    路チップ間に、高熱伝導率を有する材料から形成された
    少なくとも１つのインターリーブ層を介在させた、第９
    項記載の高密度電子モジュール。
12. 【請求項１２】インターリーブ層がベリリウム酸化物に
    より形成されたものである、第11項記載の高密度電子モ
    ジュール。
13. 【請求項１３】少なくとも１つのインターリーブ層に、
    スタック構造体を構成する集積回路チップ上の電気リー
    ドと該スタック構造体のアクセス平面間を相互接続する
    電気導体部を設けた、第11項記載の高密度電子モジュー
    ル。
14. 【請求項１４】スタック構造体を構成する集積回路チッ
    プにおける電気リードが該スタック構造体のアクセス平
    面上に配置された、第９項記載の高密度電子モジュー
    ル。