[go: up one dir, main page]

JPH088296A - Semiconductor package - Google Patents

Semiconductor package

Info

Publication number
JPH088296A
JPH088296A JP6159290A JP15929094A JPH088296A JP H088296 A JPH088296 A JP H088296A JP 6159290 A JP6159290 A JP 6159290A JP 15929094 A JP15929094 A JP 15929094A JP H088296 A JPH088296 A JP H088296A
Authority
JP
Japan
Prior art keywords
metal
semiconductor element
semiconductor package
substrate
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6159290A
Other languages
Japanese (ja)
Other versions
JP3024046B2 (en
Inventor
Yoji Kawakami
洋司 川上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Steel Corp
Original Assignee
Nippon Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Steel Corp filed Critical Nippon Steel Corp
Priority to JP6159290A priority Critical patent/JP3024046B2/en
Publication of JPH088296A publication Critical patent/JPH088296A/en
Application granted granted Critical
Publication of JP3024046B2 publication Critical patent/JP3024046B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H10W72/701

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】 半導体素子の電気特性の検査を確実に行い、
かつ基板等への実装面積を縮小できる半導体パッケージ
を提供する。 【構成】 半導体パッケージ40は、半導体素子1と、
リード2がフィルム基材3に形成されたフィルムキャリ
ア30とを有し、金属球20′を介して半導体素子1と
インナーリード2bとが電気的に接続され、金属球2
0′と接続しているインナーリード2bの面と反対側の
インナーリード2bの面に金属球20が電気的に接続さ
れ、半導体素子1の主に回路面とリード2の一部と金属
球20及び金属球20′とが樹脂4で封止され、金属球
20は必ず樹脂4より露出されている。フィルムキャリ
ア30上のテストパッドを用いて電気特性を検査した
後、余分なテープ部を切断し、金属球20を用いて基板
に接続できるため、実装面積を縮小できるだけでなく、
完全に良品のパッケージのみを使用できる。
(57) [Summary] [Purpose] Ensure the inspection of the electrical characteristics of semiconductor elements,
A semiconductor package capable of reducing the mounting area on a substrate or the like is provided. [Structure] The semiconductor package 40 includes the semiconductor element 1 and
The lead 2 has a film carrier 30 formed on the film substrate 3, and the semiconductor element 1 and the inner lead 2b are electrically connected to each other via the metal sphere 20 '.
The metal ball 20 is electrically connected to the surface of the inner lead 2b opposite to the surface of the inner lead 2b connected to 0 ', and mainly the circuit surface of the semiconductor element 1, a part of the lead 2 and the metal ball 20. The metal sphere 20 'and the metal sphere 20' are sealed with the resin 4, and the metal sphere 20 is always exposed from the resin 4. After inspecting the electrical characteristics using the test pad on the film carrier 30, the extra tape portion can be cut and connected to the substrate using the metal balls 20, so that not only the mounting area can be reduced but also
Only fully qualified packages can be used.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、TAB(Tape Automat
ed Bonding)方式を用いた半導体パッケージに関する。
The present invention relates to a TAB (Tape Automat).
ed Bonding) semiconductor package.

【0002】[0002]

【従来の技術】従来、半導体素子を基板に実装する際に
は、図7に示すように、半導体素子1を金属片あるいは
金属球20bを介して電気的に接続するように、基板9
0に直接搭載し、半導体素子1の回路面、金属片あるい
は金属球20b及び基板90の端子を樹脂4で封止を行
なっていた。
2. Description of the Related Art Conventionally, when mounting a semiconductor device on a substrate, as shown in FIG. 7, the semiconductor device 1 is electrically connected through a metal piece or a metal ball 20b so that the substrate 9 can be electrically connected.
The circuit surface of the semiconductor element 1, the metal piece or the metal ball 20b, and the terminal of the substrate 90 are sealed with the resin 4 by directly mounting the semiconductor chip on the semiconductor chip 1.

【0003】また、従来のTAB方式を用いた半導体パ
ッケージを基板に実装した場合を図8に示す。従来の半
導体パッケージ100は、リードパターンが形成された
フィルム基材すなわちTABテープ103にバンプ10
1を介して半導体素子1を接続し、金型(図示せず)に
よって樹脂封止し、リード200のアウターリード20
1の部分をガルウイング状に形成したものである。そし
て、この半導体パッケージ100のアウターリード20
1の端部を半田102等を用いて基板90に実装させて
いた。
FIG. 8 shows a case in which a semiconductor package using the conventional TAB method is mounted on a substrate. In the conventional semiconductor package 100, the bump 10 is formed on the film substrate on which the lead pattern is formed, that is, the TAB tape 103.
The semiconductor element 1 is connected via 1 and is resin-sealed by a mold (not shown), and the outer lead 20 of the lead 200 is connected.
The part 1 is formed in a gull wing shape. Then, the outer lead 20 of the semiconductor package 100.
The end of No. 1 was mounted on the substrate 90 using the solder 102 or the like.

【0004】[0004]

【発明が解決しようとする課題】ところで、図7に示す
ように、半導体素子1を基板90に実装する場合は、半
導体素子1を金属片あるいは金属球20bを介して基板
90に直接搭載するため、半導体素子1の電気特性の検
査を確実に行なうことができず、不良品を基板90に搭
載する可能性があり、歩留まりが悪かった。
By the way, as shown in FIG. 7, when the semiconductor element 1 is mounted on the substrate 90, the semiconductor element 1 is directly mounted on the substrate 90 via a metal piece or a metal ball 20b. However, the electrical characteristics of the semiconductor element 1 cannot be reliably inspected, and a defective product may be mounted on the substrate 90, resulting in poor yield.

【0005】また、図8に示すように、従来の半導体パ
ッケージ100では、多ピン化に伴い、パッケージサイ
ズが大きくなり、そのために基板90への実装面積が大
きくなるという問題があった。さらに、多ピン化・狭ピ
ッチ化のためにリード200の厚さは薄くなり、リード
200の強度不足による変形が生じ、基板90等への実
装において接続不良が発生するという問題があった。
Further, as shown in FIG. 8, the conventional semiconductor package 100 has a problem in that the package size increases with the increase in the number of pins, which increases the mounting area on the substrate 90. Further, there is a problem that the thickness of the lead 200 becomes thin due to the increase in the number of pins and the pitch becomes narrower, the lead 200 is deformed due to insufficient strength, and a connection failure occurs in mounting on the substrate 90 or the like.

【0006】そこで本発明は、上記課題を解決するため
になされたもので、半導体素子の電気特性の検査を確実
にでき、かつ基板等への実装面積を縮小できる半導体パ
ッケージを提供することを目的とする。
The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor package capable of reliably inspecting the electrical characteristics of a semiconductor element and reducing the mounting area on a substrate or the like. And

【0007】[0007]

【課題を解決するための手段】上記課題を解決するため
に、本発明は、半導体素子に電気的に接続される導体リ
ードを絶縁性フィルム基材上に形成し、前記導体リード
は電気特性検査を行うテストパッド部を有し、前記導体
リードのインナーリードに前記半導体素子が接続される
半導体パッケージにおいて、前記半導体素子と前記イン
ナーリードとが接続しているインナーリードの面とは反
対の面に導電性部材が設けられているものである。
In order to solve the above-mentioned problems, the present invention forms a conductor lead electrically connected to a semiconductor element on an insulating film base material, and the conductor lead is tested for electrical characteristics. In a semiconductor package in which the semiconductor element is connected to the inner lead of the conductor lead, which has a test pad portion, the surface opposite to the surface of the inner lead connecting the semiconductor element and the inner lead. A conductive member is provided.

【0008】また、少なくとも前記半導体素子の回路面
と前記インナーリードと前記導電性部材の一部とが樹脂
封止され、前記導電性部材の一部が樹脂の外部に露出し
ているものである。
Further, at least the circuit surface of the semiconductor element, the inner lead and a part of the conductive member are resin-sealed, and a part of the conductive member is exposed to the outside of the resin. .

【0009】さらに、前記半導体素子と前記インナーリ
ードとがバンプを介して接続しており、前記バンプは金
属よりなる金属部材であり、前記金属部材は金属球であ
るのが望ましい。
Further, it is preferable that the semiconductor element and the inner lead are connected via a bump, the bump is a metal member made of metal, and the metal member is a metal ball.

【0010】また、前記導電性部材は金属よりなる金属
部材であり、前記金属部材は金属球であるのが望まし
い。
The conductive member is preferably a metal member made of metal, and the metal member is preferably a metal ball.

【0011】[0011]

【作用】本発明は、上記の構成により、リードのテスト
パッド部を用いて半導体素子の電気特性の検査を確実に
行なうことができる。また、半導体素子から電気的信号
を外部へ取り出すための金属球のような導電性部材を、
半導体素子の端子と接続している面とは反対のインナー
リードの面に接続したので、アウターリードを使用せず
に基板等への接続ができ、基板等への実装面積を縮小で
きる。
According to the present invention, with the above structure, the electrical characteristics of the semiconductor element can be reliably inspected using the test pad portion of the lead. In addition, a conductive member such as a metal ball for extracting an electric signal from the semiconductor element to the outside,
Since the connection is made to the surface of the inner lead opposite to the surface connected to the terminal of the semiconductor element, the connection to the substrate or the like can be made without using the outer lead, and the mounting area on the substrate or the like can be reduced.

【0012】[0012]

【実施例】本発明の第一実施例である半導体パッケージ
を図1と図2を参照して説明する。図1は本発明の第一
実施例である半導体パッケージの断面図、図2は図1の
半導体パッケージの上面及び裏面を同時に示す平面図で
ある。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor package which is a first embodiment of the present invention will be described with reference to FIGS. 1 is a cross-sectional view of a semiconductor package according to a first embodiment of the present invention, and FIG. 2 is a plan view showing the top and back surfaces of the semiconductor package of FIG. 1 at the same time.

【0013】図1に示すように、半導体パッケージ40
では、半導体素子1と、リード2がパターン形成された
フィルム基材3を有するフィルムキャリア30とを有
し、金属球20′を介して半導体素子1とフィルムキャ
リア30のインナーリード2bとが電気的に接続されて
いる。そして、金属球20′と接続しているインナーリ
ード2bの面と反対側のインナーリード2bの面に金属
球20が電気的に接続している。半導体素子1の主に回
路面、リード2の一部、金属球20及び金属球20′が
ポッティング法等により樹脂4で封止されている。な
お、金属球20及び20′には金を用いるのが好まし
い。また、フィルムキャリア30においてフィルム基材
3上に形成されたリード2は、図2に示すように、各々
の先端にテストパッド2aが形成されている。
As shown in FIG. 1, a semiconductor package 40
Then, the semiconductor element 1 and the film carrier 30 having the film base material 3 in which the leads 2 are patterned are provided, and the semiconductor element 1 and the inner lead 2b of the film carrier 30 are electrically connected via the metal sphere 20 '. It is connected to the. The metal ball 20 is electrically connected to the surface of the inner lead 2b opposite to the surface of the inner lead 2b connected to the metal ball 20 '. Mainly the circuit surface of the semiconductor element 1, a part of the lead 2, the metal sphere 20 and the metal sphere 20 ′ are sealed with a resin 4 by a potting method or the like. It is preferable to use gold for the metal balls 20 and 20 '. Further, as shown in FIG. 2, the leads 2 formed on the film base material 3 in the film carrier 30 have test pads 2a formed at the respective tips.

【0014】なお、本実施例では、金属球20′とイン
ナーリード2bが接続している面とは反対のインナーリ
ード2bの面に金属球20が接続されているが、金属球
20と金属球20′はインナーリード2bを介して電気
的に接続されていればよい。また、図2の上面に示すよ
うに、金属球20は必ず樹脂4より露出するように樹脂
封止されている。また、図2の裏面に示すように、半導
体素子1の底面は樹脂封止されず、露出していてもよ
い。
In this embodiment, the metal sphere 20 is connected to the surface of the inner lead 2b opposite to the surface where the metal sphere 20 'and the inner lead 2b are connected. 20 'may be electrically connected via the inner lead 2b. Further, as shown in the upper surface of FIG. 2, the metal sphere 20 is resin-sealed so as to be exposed from the resin 4 without fail. Further, as shown on the back surface of FIG. 2, the bottom surface of the semiconductor element 1 may be exposed without being resin-sealed.

【0015】本発明の第一実施例である半導体パッケー
ジの製造方法を図3に示す。
FIG. 3 shows a method of manufacturing a semiconductor package according to the first embodiment of the present invention.

【0016】まず、図3(A)に示すように、半導体素
子1の電極部(図示せず)の位置と一致するように配列
板60に配列させた金属球20′を半導体素子1の電極
部に接続する。なお、配列板60は真空吸着によって金
属球20′を固定させていてもよい。ここで、配列板6
0は、金属球20′を所望の位置に配列し固定させるた
めに、配列板60の表面の金属球20′を配列する位置
に真空吸着のための孔が設けられている。
First, as shown in FIG. 3A, the metal balls 20 'arranged on the array plate 60 so as to match the positions of the electrode portions (not shown) of the semiconductor element 1 are used as electrodes of the semiconductor element 1. Connect to the department. The array plate 60 may fix the metal balls 20 'by vacuum suction. Here, the array plate 6
In No. 0, holes for vacuum suction are provided at positions on the surface of the array plate 60 where the metal balls 20 'are arranged in order to arrange and fix the metal balls 20' at desired positions.

【0017】次に、図3(B)に示すように、ボンディ
ングツール50を用いてフィルムキャリア30に形成さ
れたリード2のインナーリード2bと金属球20′を熱
圧着等により圧着する。
Next, as shown in FIG. 3B, the inner lead 2b of the lead 2 formed on the film carrier 30 and the metal ball 20 'are pressure-bonded by thermocompression or the like using the bonding tool 50.

【0018】そして、図3(C)に示すように、配列板
60を用いて金属球20を所望の位置に配列させ、金属
球20′がインナーリード2bに接続している面の反対
のインナーリード2bの面に、金属球20を接続する。
なお、リード2に対して金属球20′と相対するように
金属球20を接続してもよい。
Then, as shown in FIG. 3C, the metal balls 20 are arranged at desired positions by using the arrangement plate 60, and the inner surface of the metal balls 20 'opposite to the surface connected to the inner leads 2b is arranged. The metal ball 20 is connected to the surface of the lead 2b.
The metal ball 20 may be connected to the lead 2 so as to face the metal ball 20 '.

【0019】次に、図3(D)に示すように、ポッティ
ング法等により、金属球20が外部へ露出するように半
導体素子1、リード2の一部、金属球20及び金属球2
0′を樹脂4で封止する。
Next, as shown in FIG. 3D, the semiconductor element 1, a part of the lead 2, the metal sphere 20, and the metal sphere 2 are exposed by a potting method or the like so that the metal sphere 20 is exposed to the outside.
0 ′ is sealed with resin 4.

【0020】本発明の第一実施例である半導体パッケー
ジの基板への実装方法を図4に示す。
FIG. 4 shows a method of mounting the semiconductor package on the substrate according to the first embodiment of the present invention.

【0021】フィルムキャリア30上のテストパッド2
aを用いて電気特性の検査を行なった後、良品と認めら
れたパッケージ40は、図4(A)に示すように、パッ
ケージ40のフィルムキャリア30にパンチ70が入
り、図4(B)に示すように、余分なテープがカットさ
れ、基板へ実装するサイズに成形される。そして、図4
(C)に示すように、樹脂4から露出している金属球2
0と基板90上に設けられた半田80とが接合され、パ
ッケージ40が基板90へ実装される。
Test pad 2 on film carrier 30
After the electrical characteristics are inspected using a, the package 40 which is recognized as a non-defective product has a punch 70 in the film carrier 30 of the package 40 as shown in FIG. As shown, the excess tape is cut and molded into a size to be mounted on the substrate. And FIG.
As shown in (C), the metal sphere 2 exposed from the resin 4
0 and the solder 80 provided on the substrate 90 are bonded, and the package 40 is mounted on the substrate 90.

【0022】上記のように構成された本実施例によれ
ば、パッケージ40のフィルムキャリア30上のテスト
パッド2aを用いて電気特性を検査した後、余分なテー
プ部を切断し、金属球20を用いて基板90に接続でき
るため、実装面積を縮小できるだけでなく、完全に良品
のパッケージのみを使用できる。
According to the present embodiment configured as described above, after the electrical characteristics are inspected using the test pad 2a on the film carrier 30 of the package 40, the excess tape portion is cut and the metal ball 20 is removed. Since it can be connected to the substrate 90 by using it, not only the mounting area can be reduced, but also a completely good package can be used.

【0023】次に、本発明の第二実施例である半導体パ
ッケージを図5を参照して説明する。
Next, a semiconductor package which is a second embodiment of the present invention will be described with reference to FIG.

【0024】本実施例が上記の第一実施例と異なる点
は、樹脂封止を行う前に、図5(A)に示すように、半
導体パッケージ40を基板90に搭載し、搭載した後、
図5(B)に示すように、樹脂4で封止を行なったこと
である。その他の構成は第一実施例と同様であるため、
第一実施例と同一の機能を有するものには同一又は対応
する符号を付すことにより、その詳細な説明を省略す
る。
This embodiment is different from the above-mentioned first embodiment in that the semiconductor package 40 is mounted on the substrate 90 as shown in FIG.
As shown in FIG. 5B, the resin 4 is used for sealing. Since other configurations are the same as those in the first embodiment,
Components having the same functions as those in the first embodiment are designated by the same or corresponding reference numerals, and detailed description thereof will be omitted.

【0025】上記のように構成された本実施例によれ
ば、金属球20′がインナーリード2bに接続している
面の反対のインナーリード2bの面に金属球20を圧着
した後、電気特性を検査する。検査後、良品のパッケー
ジ40のみを、あらかじめ設けられた半田80を用いて
基板90へ実装した後、ポッティング法等で半導体素子
1の回路面、リード2の一部、金属球20及び金属球2
0′を樹脂4で封止するので、金属球20を露出させる
ための樹脂封止工程が不要となり、基板90への実装が
容易にできる。なお、金属球20と金属球20′はイン
ナーリード2bに対して相対するように、インナーリー
ド2bに接続してもよい。
According to the present embodiment constructed as described above, after the metal ball 20 is pressure-bonded to the surface of the inner lead 2b opposite to the surface where the metal ball 20 'is connected to the inner lead 2b, the electrical characteristics To inspect. After the inspection, only the non-defective package 40 is mounted on the substrate 90 using the solder 80 provided in advance, and then the circuit surface of the semiconductor element 1, a part of the leads 2, the metal balls 20, and the metal balls 2 are formed by the potting method or the like.
Since 0'is sealed with the resin 4, the resin sealing step for exposing the metal sphere 20 is not required, and the mounting on the substrate 90 can be facilitated. The metal ball 20 and the metal ball 20 'may be connected to the inner lead 2b so as to face the inner lead 2b.

【0026】次に、本発明の第三実施例である半導体パ
ッケージを図6を参照して説明する。
Next, a semiconductor package which is a third embodiment of the present invention will be described with reference to FIG.

【0027】本実施例が上記の第一実施例と異なる点
は、半導体素子1の電極とインナーリード2bとの接続
用の金属球20′が無く、半導体素子1とインナーリー
ド2bが直接接続していることである。その他の構成は
第一実施例と同様であるため、第一実施例と同一の機能
を有するものには同一又は対応する符号を付すことによ
り、その詳細な説明を省略する。
This embodiment is different from the first embodiment described above in that there is no metal ball 20 'for connecting the electrode of the semiconductor element 1 and the inner lead 2b, and the semiconductor element 1 and the inner lead 2b are directly connected. It is that. Since other configurations are similar to those of the first embodiment, those having the same functions as those of the first embodiment are designated by the same or corresponding reference numerals, and detailed description thereof will be omitted.

【0028】上記のように構成された本実施例によれ
ば、パッケージ40のフィルムキャリア30上のテスト
パッド2aを用いて電気特性を検査した後、余分なテー
プ部を切断し、金属球20を用いて基板90に接続でき
るため、実装面積を縮小できるだけでなく、完全に良品
のパッケージのみを使用できる。また、半導体素子1の
電極部に金属球20′を接続する工程が不要となる。
According to the present embodiment configured as described above, after the electrical characteristics are inspected by using the test pad 2a on the film carrier 30 of the package 40, the excess tape portion is cut and the metal ball 20 is removed. Since it can be connected to the substrate 90 by using it, not only the mounting area can be reduced, but also a completely good package can be used. Further, the step of connecting the metal sphere 20 'to the electrode portion of the semiconductor element 1 is not necessary.

【0029】なお、本発明は上記の各実施例に限定され
るのではなく、その要旨の範囲内において種々の変形が
可能である。例えば、上記の各実施例では、インナーリ
ードと外部端子との接続に金属球を用いたが、これに限
定することなく、金属片等の金属部材さらに金属以外の
導電性部材でもよい。また、半導体素子とインナーリー
ドとの接続に用いた金属球も、他の金属部材さらにバン
プでもよい。
The present invention is not limited to the above embodiments, but various modifications can be made within the scope of the invention. For example, in each of the above-described embodiments, the metal ball is used to connect the inner lead and the external terminal, but the invention is not limited to this, and a metal member such as a metal piece or a conductive member other than metal may be used. Further, the metal ball used for connecting the semiconductor element and the inner lead may be another metal member or a bump.

【0030】[0030]

【発明の効果】以上説明したように、本発明によれば、
半導体パッケージに、外部と電気的な接続をする例えば
金属球のような導電性部材を、半導体素子の端子と接続
しているインナーリードに設けたことにより、電気特性
の検査時にはテストパッド部を使用し、確実な電気特性
検査を行うことができ、歩留まりが向上する。また、基
板等へ実装する際には、金属球等の導電性部材を使用す
るため、外部リードを使用する必要がなくなり、基板等
への実装面積が縮小できる。
As described above, according to the present invention,
The test pad is used when inspecting the electrical characteristics by providing the semiconductor package with a conductive member, such as a metal ball, that electrically connects to the outside, on the inner lead that is connected to the terminals of the semiconductor element. In addition, a reliable electrical characteristic inspection can be performed, and the yield is improved. In addition, since a conductive member such as a metal ball is used when mounting on a substrate or the like, it is not necessary to use external leads, and the mounting area on the substrate or the like can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第一実施例である半導体パッケージの
断面図である。
FIG. 1 is a cross-sectional view of a semiconductor package that is a first embodiment of the present invention.

【図2】本発明の第一実施例である半導体パッケージの
平面図である。
FIG. 2 is a plan view of a semiconductor package that is a first embodiment of the present invention.

【図3】上記半導体パッケージの製造方法を示す断面図
である。
FIG. 3 is a cross-sectional view showing the method of manufacturing the semiconductor package.

【図4】上記半導体パッケージの基板への実装方法を示
す断面図である。
FIG. 4 is a cross-sectional view showing a method of mounting the semiconductor package on a substrate.

【図5】本発明の第二実施例である半導体パッケージの
断面図である。
FIG. 5 is a sectional view of a semiconductor package that is a second embodiment of the present invention.

【図6】本発明の第三実施例である半導体パッケージの
断面図である。
FIG. 6 is a sectional view of a semiconductor package according to a third embodiment of the present invention.

【図7】従来の半導体素子を基板へ直接実装した例を示
す断面図である。
FIG. 7 is a sectional view showing an example in which a conventional semiconductor element is directly mounted on a substrate.

【図8】従来の半導体パッケージを基板へ実装した例を
示す断面図である。
FIG. 8 is a sectional view showing an example in which a conventional semiconductor package is mounted on a substrate.

【符号の説明】[Explanation of symbols]

1 半導体素子 2 リード 2a テストパッド 2b インナーリード 3 フィルム基材 4 樹脂 20 金属球 20′ 金属球 30 フィルムキャリア 40 半導体パッケージ 50 ボンディングツール 60 金属球配列板 70 カットパンチ 80 半田 90 基板 1 Semiconductor Element 2 Lead 2a Test Pad 2b Inner Lead 3 Film Base Material 4 Resin 20 Metal Ball 20 'Metal Ball 30 Film Carrier 40 Semiconductor Package 50 Bonding Tool 60 Metal Ball Arrangement Board 70 Cut Punch 80 Solder 90 Substrate

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 半導体素子に電気的に接続される導体リ
ードを絶縁性フィルム基材上に形成し、前記導体リード
は電気特性検査を行うテストパッド部を有し、前記導体
リードのインナーリードに前記半導体素子が接続される
半導体パッケージにおいて、 前記半導体素子と前記インナーリードとが接続している
インナーリードの面とは反対の面に導電性部材が設けら
れていることを特徴とする半導体パッケージ。
1. A conductor lead, which is electrically connected to a semiconductor element, is formed on an insulating film substrate, and the conductor lead has a test pad portion for inspecting electrical characteristics. A semiconductor package to which the semiconductor element is connected, wherein a conductive member is provided on a surface opposite to a surface of the inner lead connecting the semiconductor element and the inner lead.
【請求項2】 少なくとも前記半導体素子の回路面と前
記インナーリードと前記導電性部材の一部とが樹脂封止
され、前記導電性部材の一部が樹脂の外部に露出してい
ることを特徴とする請求項1に記載の半導体パッケー
ジ。
2. At least a circuit surface of the semiconductor element, the inner lead, and a part of the conductive member are resin-sealed, and a part of the conductive member is exposed to the outside of the resin. The semiconductor package according to claim 1.
【請求項3】 前記半導体素子と前記インナーリードと
がバンプを介して接続していることを特徴とする請求項
1に記載の半導体パッケージ。
3. The semiconductor package according to claim 1, wherein the semiconductor element and the inner lead are connected via a bump.
【請求項4】 前記バンプは金属よりなる金属部材であ
ることを特徴とする請求項3に記載の半導体パッケー
ジ。
4. The semiconductor package according to claim 3, wherein the bump is a metal member made of metal.
【請求項5】 前記金属部材は金属球であることを特徴
とする請求項4に記載の半導体パッケージ。
5. The semiconductor package according to claim 4, wherein the metal member is a metal sphere.
【請求項6】 前記導電性部材は金属よりなる金属部材
であることを特徴とする請求項1に記載の半導体パッケ
ージ。
6. The semiconductor package according to claim 1, wherein the conductive member is a metal member made of metal.
【請求項7】 前記金属部材は金属球であることを特徴
とする請求項6に記載の半導体パッケージ。
7. The semiconductor package according to claim 6, wherein the metal member is a metal sphere.
JP6159290A 1994-06-17 1994-06-17 Semiconductor package Expired - Fee Related JP3024046B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6159290A JP3024046B2 (en) 1994-06-17 1994-06-17 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6159290A JP3024046B2 (en) 1994-06-17 1994-06-17 Semiconductor package

Publications (2)

Publication Number Publication Date
JPH088296A true JPH088296A (en) 1996-01-12
JP3024046B2 JP3024046B2 (en) 2000-03-21

Family

ID=15690569

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6159290A Expired - Fee Related JP3024046B2 (en) 1994-06-17 1994-06-17 Semiconductor package

Country Status (1)

Country Link
JP (1) JP3024046B2 (en)

Also Published As

Publication number Publication date
JP3024046B2 (en) 2000-03-21

Similar Documents

Publication Publication Date Title
US6232213B1 (en) Method of making a semiconductor chip package
EP0856889B1 (en) Semiconductor device mount structure and semiconductor device mounting method
JPH1056129A (en) Stacked bottom lead semiconductor package
JP2895022B2 (en) Manufacturing method of chip scale package
JP2915282B2 (en) Plastic molded integrated circuit package
US20050248011A1 (en) Flip chip semiconductor package for testing bump and method of fabricating the same
JP2569400B2 (en) Method for manufacturing resin-encapsulated semiconductor device
JPH09246426A (en) Surface mount type electronic component, wiring board, mounting board and mounting method
JPH08279588A (en) Semiconductor integrated circuit device and method of manufacturing semiconductor integrated circuit device
US6628136B2 (en) Method and apparatus for testing a semiconductor package
JPH0917910A (en) Semiconductor device, manufacturing method thereof, inspection method, and mounting substrate
JP3024046B2 (en) Semiconductor package
JP2885202B2 (en) Inspection jig for semiconductor package
JP3311867B2 (en) Ball grid array type semiconductor device and manufacturing method thereof
JP2503029B2 (en) Method for manufacturing thin semiconductor device
JP3485424B2 (en) IC package
JP2822990B2 (en) CSP type semiconductor device
JPH09330962A (en) Semiconductor integrated circuit device and manufacturing method thereof
JP3061728B2 (en) Semiconductor package
JPH0878554A (en) BGA type semiconductor device
JPH1167985A (en) Semiconductor device
JP2989504B2 (en) Evaluation method of semiconductor chip in semiconductor package
JP2001230363A (en) Method for manufacturing semiconductor device
JPH1022329A (en) Semiconductor device
JPH11220057A (en) BGA package and method for measuring temperature of semiconductor chip in package

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19991214

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090121

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090121

Year of fee payment: 9

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090121

Year of fee payment: 9

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090121

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100121

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110121

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110121

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120121

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120121

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130121

Year of fee payment: 13

LAPS Cancellation because of no payment of annual fees