JPH0831178A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0831178A JPH0831178A JP6161815A JP16181594A JPH0831178A JP H0831178 A JPH0831178 A JP H0831178A JP 6161815 A JP6161815 A JP 6161815A JP 16181594 A JP16181594 A JP 16181594A JP H0831178 A JPH0831178 A JP H0831178A
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- vcc
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Abstract
(57)【要約】
【目的】低電圧動作のスタチック型メモリにおいて、メ
モリセルからの情報読み出しにかかるセンス時間を低減
して、高速アクセスおよび高サイクル動作を可能とす
る。 【構成】駆動素子，転送素子、および負荷素子がＭＯＳ
トランジスタから構成されるメモリセル１１を有するス
タチック型メモリにおいて、電源電圧Ｖｃｃ＝３.３Ｖ
以下でメモリセル１１，ワード線８、およびセンスアン
プ６を動作させる場合、読み出し動作時にビット線およ
びコモンデータ線の読み出し信号電圧レベルを電源電圧
Ｖｃｃ、およびｎ型ＭＯＳトランジスタのしきい値，電
圧Ｖｔｈに対して、Ｖｃｃ−Ｖｔｈ以下である０.５Ｖ
ｃｃ 程度に設定する制御回路を具備する。
モリセルからの情報読み出しにかかるセンス時間を低減
して、高速アクセスおよび高サイクル動作を可能とす
る。 【構成】駆動素子，転送素子、および負荷素子がＭＯＳ
トランジスタから構成されるメモリセル１１を有するス
タチック型メモリにおいて、電源電圧Ｖｃｃ＝３.３Ｖ
以下でメモリセル１１，ワード線８、およびセンスアン
プ６を動作させる場合、読み出し動作時にビット線およ
びコモンデータ線の読み出し信号電圧レベルを電源電圧
Ｖｃｃ、およびｎ型ＭＯＳトランジスタのしきい値，電
圧Ｖｔｈに対して、Ｖｃｃ−Ｖｔｈ以下である０.５Ｖ
ｃｃ 程度に設定する制御回路を具備する。
Description
【０００１】
【産業上の利用分野】本発明は低電圧動作が要求される
スタチック型半導体記憶装置に関する。
スタチック型半導体記憶装置に関する。
【０００２】
【従来の技術】図７（ａ）は、従来技術における読み出
し動作時のビット線電圧レベルを示す。読み出し動作に
先行して行われるビット線プリチャージ動作では、ビッ
ト線はメモリセルの電源電圧Ｖｃｃ、あるいはｎ型ＭＯ
Ｓトランジスタのしきい値電圧Ｖｔｈ程度低い電圧Ｖｃ
ｃ−Ｖｔｈにプリチャージされ、ビット線読み出し信号
電圧レベルはプリチャージ電圧の近傍である設計となっ
ていた。
し動作時のビット線電圧レベルを示す。読み出し動作に
先行して行われるビット線プリチャージ動作では、ビッ
ト線はメモリセルの電源電圧Ｖｃｃ、あるいはｎ型ＭＯ
Ｓトランジスタのしきい値電圧Ｖｔｈ程度低い電圧Ｖｃ
ｃ−Ｖｔｈにプリチャージされ、ビット線読み出し信号
電圧レベルはプリチャージ電圧の近傍である設計となっ
ていた。
【０００３】図８に示す６０および６１はそれぞれビッ
ト線対４４ａ，４４ｂを電源電圧ＶｃｃおよびＶｃｃ−
Ｖｔｈにプリチャージするビット線電圧制御回路であ
る。
ト線対４４ａ，４４ｂを電源電圧ＶｃｃおよびＶｃｃ−
Ｖｔｈにプリチャージするビット線電圧制御回路であ
る。
【０００４】図７（ｂ）はメモリマット部を示す。高抵
抗，ポリシリコンＰＭＯＳ、あるいは基板上に形成され
たＰＭＯＳトランジスタを負荷素子とするフリップフロ
ップ（Ｆ.Ｆ.）と転送ＭＯＳトランジスタからなるメモ
リセル５１をＭ行Ｎ列に配置したメモリセルアレーと、
カラム方向にメモリセルを選択するワード線４８、およ
びワード線を選択するワード線駆動回路４７がＭ個と、
メモリセルに情報の書き込み，読み出しを行うためのビ
ット線対４４ａ，４４ｂ、およびロウ方向にビット線を
選択するトランスファーゲート対４５ａ，４５ｂがＮ個
と、各ビット線対に設けられたビット線電圧制御回路４
２とビット線電圧制御回路を制御するための相補信号線
５０ａ，５０ｂ，複数のビット線がトランスファーゲー
トを介して接続されるコモンデータ線対４９ａ，４９ｂ
群と、読み出し信号を増幅するセンスアンプ４６群から
構成される。
抗，ポリシリコンＰＭＯＳ、あるいは基板上に形成され
たＰＭＯＳトランジスタを負荷素子とするフリップフロ
ップ（Ｆ.Ｆ.）と転送ＭＯＳトランジスタからなるメモ
リセル５１をＭ行Ｎ列に配置したメモリセルアレーと、
カラム方向にメモリセルを選択するワード線４８、およ
びワード線を選択するワード線駆動回路４７がＭ個と、
メモリセルに情報の書き込み，読み出しを行うためのビ
ット線対４４ａ，４４ｂ、およびロウ方向にビット線を
選択するトランスファーゲート対４５ａ，４５ｂがＮ個
と、各ビット線対に設けられたビット線電圧制御回路４
２とビット線電圧制御回路を制御するための相補信号線
５０ａ，５０ｂ，複数のビット線がトランスファーゲー
トを介して接続されるコモンデータ線対４９ａ，４９ｂ
群と、読み出し信号を増幅するセンスアンプ４６群から
構成される。
【０００５】従来技術では、メモリセル５１内の記憶ノ
ードＮ３にハイ情報が、Ｎ４にロウ情報が書き込まれて
いるものとするとき、ビット線４４ａ，４４ｂを電源電
圧Ｖｃｃから転送ＭＯＳトランジスタＱ３０およびＱ３
１のしきい値電圧Ｖｔｈ分以上に低い電圧にプリチャー
ジした後、ワード線４８にＶｃｃが加えられてメモリセ
ル５１に対する読み出し動作が開始されると、転送ＭＯ
ＳトランジスタＱ30がオンすることによってハイノード
Ｎ３からビット線へ電流が流れ、ハイ記憶ノードＮ３の
電圧が低下してメモリセル５１の記憶情報が破壊され
る。これは、高抵抗セルやポリＰＭＯＳセルでは負荷素
子である高抵抗およびポリシリコンPMOSがハイ記憶ノー
ドＮ３に供給できる電流が、転送ＭＯＳトランジスタの
リーク電流に比べて小さいためである。しかし、高抵抗
およびポリＰＭＯＳの電流供給能力を増大させること
は、メモリアレー部全体の待機時電流を増加させるため
に現実的ではない。
ードＮ３にハイ情報が、Ｎ４にロウ情報が書き込まれて
いるものとするとき、ビット線４４ａ，４４ｂを電源電
圧Ｖｃｃから転送ＭＯＳトランジスタＱ３０およびＱ３
１のしきい値電圧Ｖｔｈ分以上に低い電圧にプリチャー
ジした後、ワード線４８にＶｃｃが加えられてメモリセ
ル５１に対する読み出し動作が開始されると、転送ＭＯ
ＳトランジスタＱ30がオンすることによってハイノード
Ｎ３からビット線へ電流が流れ、ハイ記憶ノードＮ３の
電圧が低下してメモリセル５１の記憶情報が破壊され
る。これは、高抵抗セルやポリＰＭＯＳセルでは負荷素
子である高抵抗およびポリシリコンPMOSがハイ記憶ノー
ドＮ３に供給できる電流が、転送ＭＯＳトランジスタの
リーク電流に比べて小さいためである。しかし、高抵抗
およびポリＰＭＯＳの電流供給能力を増大させること
は、メモリアレー部全体の待機時電流を増加させるため
に現実的ではない。
【０００６】基板上に形成されたＰＭＯＳトランジスタ
を負荷素子に用いるフルＣＭＯＳセルであっても、電源
電圧Ｖｃｃに５Ｖ程度では、ハイノードからビット線へ
のリーク電流による消費電力が大きいこと、およびリー
ク電流に比べて十分に大きな電流をハイノードＮ３に供
給できる負荷素子であるｐ型ＭＯＳトランジスタがセル
面積を大きくすることなどの欠点があり現実的ではな
い。このため、読み出し時におけるビット線電圧を０.
５Ｖｃｃ 程度に設計することは、実際上は不可能であ
る。
を負荷素子に用いるフルＣＭＯＳセルであっても、電源
電圧Ｖｃｃに５Ｖ程度では、ハイノードからビット線へ
のリーク電流による消費電力が大きいこと、およびリー
ク電流に比べて十分に大きな電流をハイノードＮ３に供
給できる負荷素子であるｐ型ＭＯＳトランジスタがセル
面積を大きくすることなどの欠点があり現実的ではな
い。このため、読み出し時におけるビット線電圧を０.
５Ｖｃｃ 程度に設計することは、実際上は不可能であ
る。
【０００７】一方、３.３Ｖ 以下の低電源電圧動作で
は、従来技術におけるビット線読み出し信号電圧レベル
がＶｃｃに近接していることが、センスアンプの感度を
低下させ、アクセス時間を増大させる原因となってい
る。さらに、書き込み動作終了後に行われる読み出し動
作では、書き込み動作時に引き抜かれたほぼ０Ｖの電圧
を有するビット線をＶｃｃ付近にプリチャージする期間
はメモリセルに対する読み出し動作は行えず、プリチャ
ージ動作に要するライトリカバリ時間はスタチック型メ
モリの動作の高サイクル化の制約となっている。
は、従来技術におけるビット線読み出し信号電圧レベル
がＶｃｃに近接していることが、センスアンプの感度を
低下させ、アクセス時間を増大させる原因となってい
る。さらに、書き込み動作終了後に行われる読み出し動
作では、書き込み動作時に引き抜かれたほぼ０Ｖの電圧
を有するビット線をＶｃｃ付近にプリチャージする期間
はメモリセルに対する読み出し動作は行えず、プリチャ
ージ動作に要するライトリカバリ時間はスタチック型メ
モリの動作の高サイクル化の制約となっている。
【０００８】
【発明が解決しようとする課題】本発明は、電源電圧
３.３Ｖ 以下の低電圧動作時において、ビット線プリチ
ャージ電圧レベル、および読み出し信号電圧レベルが電
源電圧Ｖｃｃ近傍に設計されていることによるセンス時
間の増加を低減すること、および書き込み動作時のライ
トリカバリ時間を低減して、スタチック型メモリの高速
アクセス，高サイクル動作を実現することを課題とす
る。
３.３Ｖ 以下の低電圧動作時において、ビット線プリチ
ャージ電圧レベル、および読み出し信号電圧レベルが電
源電圧Ｖｃｃ近傍に設計されていることによるセンス時
間の増加を低減すること、および書き込み動作時のライ
トリカバリ時間を低減して、スタチック型メモリの高速
アクセス，高サイクル動作を実現することを課題とす
る。
【０００９】
【課題を解決するための手段】メモリセルの駆動素子、
転送素子、および負荷素子をＭＯＳトランジスタから構
成し、読み出し時にビット線の電圧を電源電圧Ｖｃｃの
１／２程度にすることによって、上記の課題を解決す
る。
転送素子、および負荷素子をＭＯＳトランジスタから構
成し、読み出し時にビット線の電圧を電源電圧Ｖｃｃの
１／２程度にすることによって、上記の課題を解決す
る。
【００１０】
【作用】読み出し時のビット線電圧を０.５Ｖｃｃ 程度
に設計することによって、センスアンプを感度が高い領
域で動作させることでき、高速動作が可能になる。ま
た、書き込み動作終了後におけるビット線のライトリカ
バリ時間を低減して、高サイクル動作を可能にする作用
を有する。
に設計することによって、センスアンプを感度が高い領
域で動作させることでき、高速動作が可能になる。ま
た、書き込み動作終了後におけるビット線のライトリカ
バリ時間を低減して、高サイクル動作を可能にする作用
を有する。
【００１１】
【実施例】本発明の第一の実施例を図１ないし図３に示
す。図１（ａ）は、読み出し動作時のビット線電圧レベ
ルを示す。読み出し動作時のビット線電圧レベルは、3.
3Ｖ以下の電源電圧Ｖｃｃに対して０.５Ｖｃｃ±０.５
Ｖの範囲に設計する。
す。図１（ａ）は、読み出し動作時のビット線電圧レベ
ルを示す。読み出し動作時のビット線電圧レベルは、3.
3Ｖ以下の電源電圧Ｖｃｃに対して０.５Ｖｃｃ±０.５
Ｖの範囲に設計する。
【００１２】図１（ｂ）は、メモリマット部周辺の構成
を示す。メモリマット部は、駆動素子Ｑ１，Ｑ２，転送
素子Ｑ３，Ｑ４、である４個のｎ型ＭＯＳトランジスタ
と負荷素子Ｑ５，Ｑ６である２個のｐ型ＭＯＳトランジ
スタからなるメモリセル１１をＭ行Ｎ列に配置したメモ
リセルアレー部と、カラム方向にメモリセルを選択する
ワード線８、およびワード線を選択するワード線駆動回
路７がＭ個と、メモリセルに情報の書き込み，読み出し
を行うためのビット線対４ａ，４ｂ、およびロウ方向に
ビット線を選択するトランスファーゲート対５ａ，５ｂ
がＮ個と、各ビット線対に設けられたビット線電圧制御
回路２とビット線電圧制御回路を制御するための相補信
号線１０ａ，１０ｂ，複数のビット線がトランスファー
ゲートを介して接続されるコモンデータ線対９ａ，９ｂ
群と、読み出し信号を増幅するセンスアンプ６群から構
成される。１は電圧Ｖｃｃの電源端子、３は電圧０Ｖの
電源端子である。
を示す。メモリマット部は、駆動素子Ｑ１，Ｑ２，転送
素子Ｑ３，Ｑ４、である４個のｎ型ＭＯＳトランジスタ
と負荷素子Ｑ５，Ｑ６である２個のｐ型ＭＯＳトランジ
スタからなるメモリセル１１をＭ行Ｎ列に配置したメモ
リセルアレー部と、カラム方向にメモリセルを選択する
ワード線８、およびワード線を選択するワード線駆動回
路７がＭ個と、メモリセルに情報の書き込み，読み出し
を行うためのビット線対４ａ，４ｂ、およびロウ方向に
ビット線を選択するトランスファーゲート対５ａ，５ｂ
がＮ個と、各ビット線対に設けられたビット線電圧制御
回路２とビット線電圧制御回路を制御するための相補信
号線１０ａ，１０ｂ，複数のビット線がトランスファー
ゲートを介して接続されるコモンデータ線対９ａ，９ｂ
群と、読み出し信号を増幅するセンスアンプ６群から構
成される。１は電圧Ｖｃｃの電源端子、３は電圧０Ｖの
電源端子である。
【００１３】図２（ａ）に示す２０は、図１（ａ）に示
すビット線電圧レベルを実現するビット線電圧制御回路
である。２２はメモリマットブロックごとに設けられた
制御回路で、端子２３ａの入力信号がハイとなり端子２
３ｂの入力信号がロウとなって、メモリマットブロック
が選択されると、ソース電極が０Ｖの電源端子３に接続
されたｎ型ＭＯＳトランジスタＱ９，Ｑ１０のゲート電
極を制御する信号線２１が０.５Ｖｃｃ 程度となり、ビ
ット線対４ａ，４ｂは制御回路２０のＭＯＳトランジス
タＱ７とＱ９およびＱ８とＱ１０によって０.５Ｖｃｃ
程度にプリチャージされる。
すビット線電圧レベルを実現するビット線電圧制御回路
である。２２はメモリマットブロックごとに設けられた
制御回路で、端子２３ａの入力信号がハイとなり端子２
３ｂの入力信号がロウとなって、メモリマットブロック
が選択されると、ソース電極が０Ｖの電源端子３に接続
されたｎ型ＭＯＳトランジスタＱ９，Ｑ１０のゲート電
極を制御する信号線２１が０.５Ｖｃｃ 程度となり、ビ
ット線対４ａ，４ｂは制御回路２０のＭＯＳトランジス
タＱ７とＱ９およびＱ８とＱ１０によって０.５Ｖｃｃ
程度にプリチャージされる。
【００１４】非選択メモリマットブロックでは、端子２
３ａの入力信号はロウで端子２３ｂの入力信号はハイで
あり、信号線２１がロウとなってビット線４ａ，４ｂは
Vcc付近にプリチャージされる。このため、非選択メモ
リマットブロックでは制御回路２０の電源端子１と３の
間に流れるＤＣ電流が遮断され、消費電力が低減され
る。
３ａの入力信号はロウで端子２３ｂの入力信号はハイで
あり、信号線２１がロウとなってビット線４ａ，４ｂは
Vcc付近にプリチャージされる。このため、非選択メモ
リマットブロックでは制御回路２０の電源端子１と３の
間に流れるＤＣ電流が遮断され、消費電力が低減され
る。
【００１５】図２（ｂ）に示す２４は、図１（ａ）に示
すビット線電圧レベルを実現する第二のビット線電圧制
御回路である。ビット線４ａ，４ｂはＭＯＳトランジス
タＱ１７，Ｑ２０およびＱ１９，Ｑ２２によって０.５
Ｖｃｃ にプリチャージされる。このとき、ビット線電
圧制御回路２４の電源端子１と３の間に流れるＤＣ電流
は、電源端子１から抵抗Ｒ１，ＭＯＳトランジスタＱ１
８，Ｑ２１，抵抗Ｒ２を経由して電源端子３に流れる電
流によって決定され、Ｒ１およびＲ２を適切に選択する
ことで制御回路２０の動作時に比べて小さくできるた
め、低消費電力化が可能である。
すビット線電圧レベルを実現する第二のビット線電圧制
御回路である。ビット線４ａ，４ｂはＭＯＳトランジス
タＱ１７，Ｑ２０およびＱ１９，Ｑ２２によって０.５
Ｖｃｃ にプリチャージされる。このとき、ビット線電
圧制御回路２４の電源端子１と３の間に流れるＤＣ電流
は、電源端子１から抵抗Ｒ１，ＭＯＳトランジスタＱ１
８，Ｑ２１，抵抗Ｒ２を経由して電源端子３に流れる電
流によって決定され、Ｒ１およびＲ２を適切に選択する
ことで制御回路２０の動作時に比べて小さくできるた
め、低消費電力化が可能である。
【００１６】図３は、ワード線およびビット線の動作信
号波形を示す。一対のビット線の電圧がほとんど０Ｖと
Ｖｃｃとなる書き込み動作３０が終了して、期間３１に
ビット線対４ａ，４ｂはイコライズ制御信号１０ａ，１
０ｂによって、Ｑ１１およびＱ１２、あるいはＱ２３お
よびＱ２４がオンすることによって同電位になるのとほ
ぼ同時に、ビット線プリチャージ動作によって０.５Ｖ
ｃｃ レベルにプリチャージされ、続いて期間３２でメ
モリセルの記憶情報が読みだされる。このとき、メモリ
セルのロウ記憶ノード側のビット線はメモリセルの引き
抜き電流によって電圧が降下し、ハイ記憶ノード側のビ
ット線はメモリセルの充電電流によって電圧が上昇す
る。期間３３は、期間３２での読み出し情報とは逆情報
を記憶しているメモリセルを連続して読み出した場合の
ビット線信号波形である。
号波形を示す。一対のビット線の電圧がほとんど０Ｖと
Ｖｃｃとなる書き込み動作３０が終了して、期間３１に
ビット線対４ａ，４ｂはイコライズ制御信号１０ａ，１
０ｂによって、Ｑ１１およびＱ１２、あるいはＱ２３お
よびＱ２４がオンすることによって同電位になるのとほ
ぼ同時に、ビット線プリチャージ動作によって０.５Ｖ
ｃｃ レベルにプリチャージされ、続いて期間３２でメ
モリセルの記憶情報が読みだされる。このとき、メモリ
セルのロウ記憶ノード側のビット線はメモリセルの引き
抜き電流によって電圧が降下し、ハイ記憶ノード側のビ
ット線はメモリセルの充電電流によって電圧が上昇す
る。期間３３は、期間３２での読み出し情報とは逆情報
を記憶しているメモリセルを連続して読み出した場合の
ビット線信号波形である。
【００１７】図４に本実施例におけるメモリセルのスタ
チックノイズマージン（ＳＮＭ）を示す。縦軸は本実施
例のスタチックノイズマージン（Ｖｂｉｔ＝０.５Ｖｃ
ｃ)を従来技術（Ｖｂｉｔ＝Ｖｃｃ）に対する相対値で
示し、横軸はメモリセル電源電圧およびワード線電圧Ｖ
ｃｃである。駆動素子，転送素子、および負荷素子をＭ
ＯＳトランジスタで構成するフルＣＭＯＳセルは、高抵
抗を負荷素子に用いた高抵抗セル、およびポリシリコン
ＰＭＯＳトランジスタを負荷素子に用いたポリＰＭＯＳ
セルとは異なり、Ｖｃｃ＝３.３Ｖ で、従来技術（Ｖｂ
ｉｔ＝Ｖｃｃ）の６０％，Ｖｃｃ＝２.５Ｖで８０％，
Ｖｃｃ＝１.５Ｖでほぼ１００％のノイズマージンを持
ち、低電圧化に伴ってノイズマージンが回復する。
チックノイズマージン（ＳＮＭ）を示す。縦軸は本実施
例のスタチックノイズマージン（Ｖｂｉｔ＝０.５Ｖｃ
ｃ)を従来技術（Ｖｂｉｔ＝Ｖｃｃ）に対する相対値で
示し、横軸はメモリセル電源電圧およびワード線電圧Ｖ
ｃｃである。駆動素子，転送素子、および負荷素子をＭ
ＯＳトランジスタで構成するフルＣＭＯＳセルは、高抵
抗を負荷素子に用いた高抵抗セル、およびポリシリコン
ＰＭＯＳトランジスタを負荷素子に用いたポリＰＭＯＳ
セルとは異なり、Ｖｃｃ＝３.３Ｖ で、従来技術（Ｖｂ
ｉｔ＝Ｖｃｃ）の６０％，Ｖｃｃ＝２.５Ｖで８０％，
Ｖｃｃ＝１.５Ｖでほぼ１００％のノイズマージンを持
ち、低電圧化に伴ってノイズマージンが回復する。
【００１８】また、図５に本実施例（Ｖｂｉｔ＝０.５
Ｖｃｃ)のスタチックノイズマージンの絶対値をフルＣ
ＭＯＳセル，ポリＰＭＯＳセル，高抵抗セルで比較した
結果を示す。読み出し時のビット線プリチャージ電圧レ
ベルが０.５Ｖｃｃ 時においても、フルＣＭＯＳセル
は、高抵抗セル，ポリＰＭＯＳセルに比べて、大きなノ
イズマージンを有し、電源電圧１.５Ｖ 程度までは低電
圧化に伴いノイズマージンが増大する。
Ｖｃｃ)のスタチックノイズマージンの絶対値をフルＣ
ＭＯＳセル，ポリＰＭＯＳセル，高抵抗セルで比較した
結果を示す。読み出し時のビット線プリチャージ電圧レ
ベルが０.５Ｖｃｃ 時においても、フルＣＭＯＳセル
は、高抵抗セル，ポリＰＭＯＳセルに比べて、大きなノ
イズマージンを有し、電源電圧１.５Ｖ 程度までは低電
圧化に伴いノイズマージンが増大する。
【００１９】図４および図５は、フルＣＭＯＳセルで
は、電源電圧３.３Ｖ 以下においてビット線プリチャー
ジ電圧レベルを０.５Ｖｃｃ に設計した場合、メモリセ
ル安定動作に必要なノイズマージンが確保できることを
示している。
は、電源電圧３.３Ｖ 以下においてビット線プリチャー
ジ電圧レベルを０.５Ｖｃｃ に設計した場合、メモリセ
ル安定動作に必要なノイズマージンが確保できることを
示している。
【００２０】図６は、カレントミラー型センスアンプに
おける入力信号レベルと利得の関係を示す。入力信号レ
ベルが電源電圧のロウレベルあるいはハイレベルに接近
するほど利得が急激に減少している。このため、入力信
号レベルを０.５Ｖｃｃ 程度に設計することによって、
入力信号レベルがＶｃｃ近傍である従来技術に比べて１
０倍以上の利得で動作させることが可能となる。本実施
例では、コモンデータ線９ａ，９ｂのプリチャージ電圧
レベルおよび読み出し信号電圧レベルをビット線４ａ，
４ｂと同様に０.５Ｖｃｃ 程度にすることによって、電
源電圧Ｖｃｃで動作するセンスアンプ６を高利得状態で
動作させることができる。
おける入力信号レベルと利得の関係を示す。入力信号レ
ベルが電源電圧のロウレベルあるいはハイレベルに接近
するほど利得が急激に減少している。このため、入力信
号レベルを０.５Ｖｃｃ 程度に設計することによって、
入力信号レベルがＶｃｃ近傍である従来技術に比べて１
０倍以上の利得で動作させることが可能となる。本実施
例では、コモンデータ線９ａ，９ｂのプリチャージ電圧
レベルおよび読み出し信号電圧レベルをビット線４ａ，
４ｂと同様に０.５Ｖｃｃ 程度にすることによって、電
源電圧Ｖｃｃで動作するセンスアンプ６を高利得状態で
動作させることができる。
【００２１】図９は本発明における第二の実施例を示
す。７０はスタチック型メモリチップを示す。外部電源
端子７１と７２の間には電圧Ｖｃｃが供給され、電圧変
換回路７３は、外部電圧Ｖｃｃに対して０.５Ｖｃｃ を
発生させる。７４は０Ｖ，７５は０.５Ｖｃｃ ，７６は
Ｖｃｃのチップ内電源配線である。デコーダ等の周辺回
路部７７には０ＶとＶｃｃが供給され、メモリマット部
７８には０Ｖ，Ｖｃｃのほか、０.５Ｖｃｃ が電圧変換
回路から供給されており、ビット線プリチャージ電圧と
して使用されており、読み出し時のビット線電圧を０.
５Ｖｃｃ 程度に保持する設計となっている。
す。７０はスタチック型メモリチップを示す。外部電源
端子７１と７２の間には電圧Ｖｃｃが供給され、電圧変
換回路７３は、外部電圧Ｖｃｃに対して０.５Ｖｃｃ を
発生させる。７４は０Ｖ，７５は０.５Ｖｃｃ ，７６は
Ｖｃｃのチップ内電源配線である。デコーダ等の周辺回
路部７７には０ＶとＶｃｃが供給され、メモリマット部
７８には０Ｖ，Ｖｃｃのほか、０.５Ｖｃｃ が電圧変換
回路から供給されており、ビット線プリチャージ電圧と
して使用されており、読み出し時のビット線電圧を０.
５Ｖｃｃ 程度に保持する設計となっている。
【００２２】図１０は本発明における第三の実施例を示
す。回路システム８０は複数個の演算装置８８，８９群
と複数個のスタチック型メモリ装置８７，９０群から構
成され、外部電源端子８１と８２の間には電圧Ｖｃｃが
供給されている。電圧変換回路８３は、システム内の電
源線８４に０Ｖ，８５に０.５Ｖｃｃ ，８６にはＶccを
供給し、システム内の演算装置群およびスタチック型メ
モリ装置群には各装置で必要な電圧が供給されている。
たとえば、演算装置８９には０Ｖ，Ｖｃｃが供給され、
スタチック型メモリ装置８７，９０、および演算処理装
置８８には、０Ｖ，０.５Ｖｃｃ ，Ｖｃｃが供給され、
スタチック型メモリ装置では、ビット線プリチャージ電
圧として０.５Ｖｃｃ が使用され、読み出し時のビット
線電圧を０.５Ｖｃｃ 程度に保持する設計となってい
る。
す。回路システム８０は複数個の演算装置８８，８９群
と複数個のスタチック型メモリ装置８７，９０群から構
成され、外部電源端子８１と８２の間には電圧Ｖｃｃが
供給されている。電圧変換回路８３は、システム内の電
源線８４に０Ｖ，８５に０.５Ｖｃｃ ，８６にはＶccを
供給し、システム内の演算装置群およびスタチック型メ
モリ装置群には各装置で必要な電圧が供給されている。
たとえば、演算装置８９には０Ｖ，Ｖｃｃが供給され、
スタチック型メモリ装置８７，９０、および演算処理装
置８８には、０Ｖ，０.５Ｖｃｃ ，Ｖｃｃが供給され、
スタチック型メモリ装置では、ビット線プリチャージ電
圧として０.５Ｖｃｃ が使用され、読み出し時のビット
線電圧を０.５Ｖｃｃ 程度に保持する設計となってい
る。
【００２３】図１１は本発明における第四の実施例を示
す。１００はスタチック型メモリチップを示す。１０
１，１０２，１０３は外部電源端子で、それぞれ０Ｖ，
０.５Ｖｃｃ，Ｖｃｃの電圧が外部から供給されてい
る。デコーダ等の周辺回路１０４には０ＶとＶｃｃが供
給され、メモリマット部１０５には０Ｖ，Ｖｃｃのほか
０.５Ｖｃｃ が供給されており、ビット線プリチャージ
電圧として使用され、読み出し時のビット線電圧を０.
５Ｖｃｃ 程度に保持する設計となっている。
す。１００はスタチック型メモリチップを示す。１０
１，１０２，１０３は外部電源端子で、それぞれ０Ｖ，
０.５Ｖｃｃ，Ｖｃｃの電圧が外部から供給されてい
る。デコーダ等の周辺回路１０４には０ＶとＶｃｃが供
給され、メモリマット部１０５には０Ｖ，Ｖｃｃのほか
０.５Ｖｃｃ が供給されており、ビット線プリチャージ
電圧として使用され、読み出し時のビット線電圧を０.
５Ｖｃｃ 程度に保持する設計となっている。
【００２４】図１２は本発明における第二，第三，第四
の実施例におけるスタチック型メモリ内のメモリアレー
部分を示す。電源端子１１４，１１５にはそれぞれＶｃ
ｃ，０Ｖの電源電圧が供給され、ビット線の負荷素子で
あるｐ型ＭＯＳトランジスタＱ４０，Ｑ４１のソース端
子１１０には０.５Ｖｃｃ の電圧が供給されており、ビ
ット線対１１６ａ，１１６ｂはＱ４０，Ｑ４１により
０.５Ｖｃｃ にプリチャージされ、読み出し時のビット
線電圧を０.５Ｖｃｃ 程度に保持する設計となってい
る。１１１，１１２はビット線イコライズ制御信号端
子、１１３はワード線である。
の実施例におけるスタチック型メモリ内のメモリアレー
部分を示す。電源端子１１４，１１５にはそれぞれＶｃ
ｃ，０Ｖの電源電圧が供給され、ビット線の負荷素子で
あるｐ型ＭＯＳトランジスタＱ４０，Ｑ４１のソース端
子１１０には０.５Ｖｃｃ の電圧が供給されており、ビ
ット線対１１６ａ，１１６ｂはＱ４０，Ｑ４１により
０.５Ｖｃｃ にプリチャージされ、読み出し時のビット
線電圧を０.５Ｖｃｃ 程度に保持する設計となってい
る。１１１，１１２はビット線イコライズ制御信号端
子、１１３はワード線である。
【００２５】
【発明の効果】本発明は３.３Ｖ 以下の低電圧で動作す
るスタチック型メモリにおいて、アクセス時間を低減す
る効果、高サイクル動作を可能とするため、および高サ
イクル化に伴う消費電力の増加を抑制する。
るスタチック型メモリにおいて、アクセス時間を低減す
る効果、高サイクル動作を可能とするため、および高サ
イクル化に伴う消費電力の増加を抑制する。
【図１】第一の実施例におけるビット線電圧レベルおよ
びメモリマット部の説明図。
びメモリマット部の説明図。
【図２】本発明の第一の実施例におけるビット線電圧制
御回路図。
御回路図。
【図３】本発明の第一の実施例における動作信号の波形
図。
図。
【図４】本発明の第一の実施例におけるＳＮＭ（Ｖｂｉ
ｔ＝０.５Ｖｃｃ ）と従来技術におけるＳＮＭ（Ｖｂｉ
ｔ＝Ｖｃｃ）の相対比の電源電圧依存性の特性図。
ｔ＝０.５Ｖｃｃ ）と従来技術におけるＳＮＭ（Ｖｂｉ
ｔ＝Ｖｃｃ）の相対比の電源電圧依存性の特性図。
【図５】本発明の第一の実施例におけるＳＮＭ（Ｖｂｉ
ｔ＝０.５Ｖｃｃ ）の電源電圧依存性の特性図。
ｔ＝０.５Ｖｃｃ ）の電源電圧依存性の特性図。
【図６】本発明の第一の実施例におけるカレントミラー
型センスアンプ利得の入力信号レベル依存性の特性図。
型センスアンプ利得の入力信号レベル依存性の特性図。
【図７】従来技術におけるビット線電圧レベルおよびメ
モリマット部の説明図。
モリマット部の説明図。
【図８】従来技術におけるビット線電圧制御回路図。
【図９】本発明の第二の実施例における説明図。
【図１０】本発明の第三の実施例における説明図。
【図１１】本発明の第四の実施例における説明図。
【図１２】本発明の第二，第三，第四の実施例における
メモリセルアレー部分の説明図。
メモリセルアレー部分の説明図。
１…電源電圧Ｖｃｃ端子、２…ビット線電圧制御回路、
３…ＧＮＤ端子、４ａ，４ｂ…ビット線、５ａ，５ｂ…
トランスファーゲート、６…センスアンプ、７…ワード
線駆動回路、８…ワード線、９ａ，９ｂ…コモンデータ
線、１０ａ，１０ｂ…ビット線電圧制御回路制御信号
線、１１…メモリセル。
３…ＧＮＤ端子、４ａ，４ｂ…ビット線、５ａ，５ｂ…
トランスファーゲート、６…センスアンプ、７…ワード
線駆動回路、８…ワード線、９ａ，９ｂ…コモンデータ
線、１０ａ，１０ｂ…ビット線電圧制御回路制御信号
線、１１…メモリセル。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石橋 孝一郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 南 正隆 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 植田 清嗣 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 小宮路 邦広 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 長野 隆洋 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 豊嶋 博 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (8)
- 【請求項１】駆動素子，転送素子、および負荷素子がＭ
ＯＳトランジスタから構成されるメモリセルを有し、少
なくともメモリセル、前記メモリセルを選択するワード
線が電源電圧Ｖｃｃで動作するスタチック型メモリであ
って、前記メモリセルの記憶ノードに情報の書き込み、
あるいは読み出しを行うために設けられた２個の転送Ｍ
ＯＳトランジスタ各々のソース電極、あるいはドレイン
電極である拡散層領域に接続された一対のビット線の電
位が、メモリセル記憶情報の読み出し時に前記電源電圧
Ｖｃｃと、前記メモリセルを構成する転送ＭＯＳトラン
ジスタであるｎ型ＭＯＳトランジスタのしきい値電圧Ｖ
ｔｈに対して、Ｖｃｃ−Ｖｔｈより低電位にあり、前記
ビット線あるいは前記ビット線がトランスファーゲート
を介して接続されるコモンデータ線の読み出し信号を増
幅するために設けられたセンスアンプが前記電源電圧Ｖ
ｃｃで動作することを特徴とする半導体記憶装置。 - 【請求項２】駆動素子，転送素子、および負荷素子がＭ
ＯＳトランジスタから構成されるメモリセルを有し、少
なくともメモリセル、前記メモリセルを選択するワード
線が電源電圧Ｖｃｃで動作するスタチック型メモリであ
って、前記メモリセルの記憶ノードに情報の書き込み、
あるいは読み出しを行うために設けられた２個の転送Ｍ
ＯＳトランジスタ各々のソース電極、あるいはドレイン
電極である拡散層領域に接続された一対のビット線の電
位が、メモリセル記憶情報の読み出し時に前記電源電圧
の低電位側電位より高く高電位側電位より低い電位であ
って、０.５Vcc−０.５Ｖ以上，０.５Ｖｃｃ＋０.５Ｖ
以下の範囲にあり、前記ビット線あるいは前記ビット線
がトランスファーゲートを介して接続されるコモンデー
タ線の読み出し信号を増幅するために設けられたセンス
アンプが前記電源電圧Ｖｃｃで動作することを特徴とす
る半導体記憶装置。 - 【請求項３】駆動素子，転送素子、および負荷素子がＭ
ＯＳトランジスタから構成されるメモリセルを有し、少
なくともメモリセル、前記メモリセルを選択するワード
線が電源電圧Ｖｃｃで動作するスタチック型メモリであ
って、前記メモリセルの記憶ノードに情報の書き込み、
あるいは読み出しを行うために設けられた２個の転送Ｍ
ＯＳトランジスタ各々のソース電極、あるいはドレイン
電極である拡散層領域に接続された一対のビット線の電
位が、メモリセル記憶情報の読み出し時に前記電源電圧
Ｖｃｃと、前記メモリセルを構成する転送ＭＯＳトラン
ジスタであるｎ型ＭＯＳトランジスタのしきい値電圧Ｖ
ｔｈに対して、Ｖｃｃ−Ｖｔｈより低電位にあることを
特徴とする半導体記憶装置。 - 【請求項４】駆動素子，転送素子、および負荷素子がＭ
ＯＳトランジスタから構成されるメモリセルを有し、少
なくともメモリセル、前記メモリセルを選択するワード
線が電源電圧Ｖｃｃで動作するスタチック型メモリであ
って、前記メモリセルの記憶ノードに情報の書き込み、
あるいは読み出しを行うために設けられた２個の転送Ｍ
ＯＳトランジスタ各々のソース電極、あるいはドレイン
電極である拡散層領域に接続された一対のビット線の電
位が、メモリセル記憶情報の読み出し時に前記電源電圧
の低電位側電位より高く高電位側電位より低い電位であ
って、０.５Vcc−０.５Ｖ以上，０.５Ｖｃｃ＋０.５Ｖ
以下の範囲にあることを特徴とする半導体記憶装置。 - 【請求項５】駆動素子，転送素子、および負荷素子がＭ
ＯＳトランジスタから構成されるメモリセルを有するス
タチック型メモリであって、前記メモリセルの記憶ノー
ドに情報の書き込み、あるいは読み出しを行うために設
けられた２個の転送ＭＯＳトランジスタ各々のソース電
極、あるいはドレイン電極である拡散層領域に接続され
た一対のビット線の電位が、メモリセル記憶情報の読み
出し時に前記ビット線あるいは前記ビット線がトランス
ファーゲートを介して接続されるコモンデータ線の読み
出し信号を増幅するセンスアンプを動作させる電源電圧
Ｖｃｃの低電位側電位より高く高電位側電位より低い電
位であって、０.５Ｖｃｃ−０.５Ｖ以上，０.５Ｖｃｃ
＋０.５Ｖ以下の範囲にあることを特徴とする半導体記
憶装置。 - 【請求項６】請求項１，２，３，４または５において、
前記読み出し時に前記ビット線がトランスファーゲート
を介して接続されるコモンデータ線の電位が、前記メモ
リセルあるいは前記ワード線あるいは前記センスアンプ
を動作させる電源電圧Ｖｃｃの低電位側電位より高く高
電位側電位より低い電位であって、０.５Ｖｃｃ−0.5Ｖ
以上，０.５Ｖｃｃ＋０.５Ｖ以下の範囲にある半導体記
憶装置。 - 【請求項７】請求項１，２，３，４，５または６におい
て、前記電源電圧Ｖｃｃが３.３Ｖ以下である半導体記
憶装置。 - 【請求項８】請求項７において、基板上に形成された六
つのＭＯＳトランジスタから構成されるメモリセルを有
するスタチック型メモリである半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6161815A JPH0831178A (ja) | 1994-07-14 | 1994-07-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6161815A JPH0831178A (ja) | 1994-07-14 | 1994-07-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831178A true JPH0831178A (ja) | 1996-02-02 |
Family
ID=15742442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6161815A Withdrawn JPH0831178A (ja) | 1994-07-14 | 1994-07-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831178A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014022032A (ja) * | 2012-07-13 | 2014-02-03 | Freescale Semiconductor Inc | ビット線プリチャージ電圧が低減されたｓｒａｍビットセル |
-
1994
- 1994-07-14 JP JP6161815A patent/JPH0831178A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014022032A (ja) * | 2012-07-13 | 2014-02-03 | Freescale Semiconductor Inc | ビット線プリチャージ電圧が低減されたｓｒａｍビットセル |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |