JPH08316331A - 半導体集積回路及びその設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 この発明は、チップのレイアウトの最適化を
容易にすることで、チップ面積の縮小を図ることができ
る半導体集積回路及びその設計方法を提供することを目
的とする。 【解決手段】 この発明は、与えられたゲートレベルの
接続記述に対して、予め用意されたセルパターンを使用
するゲートを指定する使用セル情報を作成し、前記ゲー
トレベルの接続記述をトランジスタレベルに展開する際
に、前記使用セル情報が指定するゲートは前記セルパタ
ーンを使用し、前記使用セル情報が指定しないゲートは
トランジスタレベルに展開して、トランジスタレベルと
ゲートレベルの混在する接続記述を作成し、前記トラン
ジスタレベルとゲートレベルの混在する接続記述をもと
にレイアウトを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路及
びその設計方法に関し、特に、チップ面積の縮小と消費
電力の削減を図ることができる半導体集積回路及びその
設計方法に関する。

【０００２】

【従来の技術】半導体集積回路が大規模になるにつれ
て、人手によってすべてを設計することが困難となり、
コンピュータによる自動設計が一般に行われている。従
来の半導体集積回路の自動設計には、全ゲートを予め用
意されたセルを使ってレイアウトするゲートアレイ方式
やスタンダードセル方式、全ゲートを展開してトランジ
スタレベルでレイアウトする方式、予めスタンダードセ
ル方式でレイアウトし、その後の検証でスピード等の仕
様を満たすことができないセルについては、予め用意さ
れた別のセルに置き換えて再レイアウトする方式等があ
る。例えば、図２０に示すスタンダードセル方式では、
最適設計された標準セル１６０１を予めセルライブラリ
に登録しておき、設計時はセルライブラリにある各種の
標準セル１６０１を組み合わせ、標準セル１６０１を結
ぶ配線１６０３が短くなるようにコンピュータを用いて
標準セル１６０１と配線１６０３をレイアウトすること
で、最適な設計を実現している。

【０００３】一方、従来のトランジスタレベルでの自動
設計においては、サイズの異なるトランジスタを取り扱
う場合でも、そのままレイアウトを行っていた。このた
めトランジスタ幅に凸凹がありデッドスペースができて
いた。本件出願人は、平成７年特許出願第５５８７６号
で、この問題を解決する１つ方法を提案した。しかし、
この方法は、トランジスタのみの回路にしか適用できな
かつた。また、この凸凹の問題を解決するために、高さ
を揃えた変形したトランジスタを用いることも考えられ
る。しかし、この場合、トランジスタ列の幅が変わりト
ランジスタ列の不揃いによりデッドスペースが生じてし
まう。

【０００４】また、配線には、一般信号線に比べて線幅
が太く、チップの配線領域の面積に大きく影響を与える
電源配線がある。従来の電源配線の敷設方式の例とし
て、階層レイアウト設計方式における一例を図２１に示
す。一般に、階層レイアウト設計方式では、チップは複
数の論理回路素子から成るブロックと、予め最適設計さ
れた既設計ブロックから構成される。図２１において
は、複数の論理回路素子から成る素子列１７０３で形成
される１つのブロックに着目している。最初に、ブロッ
ク内の論理回路素子が動作するのに必要な電流量を経験
的に見積もり、その電流量を供給するのに足りる、電源
配線１７０７の線幅を決定する。そして、電源配線１７
０７をチップ周辺部にある電源供給素子１７１９と素子
列１７０３内に配置された電源線専用素子１７１７とが
電気的に接続されるよう配置する。尚、電源線専用素子
１７１７は、通常、素子列１７０３の両端に配置される
が、素子列１７０３が長くなった場合等を考慮して補助
的に素子列１７０３の中央もしくは必要に応じて複数箇
所にも配置されている。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
自動設計による半導体集積回路の設計方法、及び、従来
の電源配線の敷設方式による半導体集積回路にはそれぞ
れ次のような問題点があった。尚、ここではそれぞれの
問題点を個々に述べる。

【０００６】（１）従来の自動設計による半導体集積回
路の設計方法の問題点 従来の自動設計による設計方法では、レイアウトの最適
化が以下の理由により容易ではなかった。

【０００７】ゲートアレイ方式やスタンダードセル方式
では、一旦レイアウトしたパターンが要求を満たしてい
ない場合には、ネット変更、再レイアウト等の大掛かり
な変更が必要となる。また、使用できるセルはセルライ
ブラリに用意されたセルに限られるので、要求を完全に
満たすレイアウトパターンを生成することが難しく、さ
らに、消費電力の削減を図るにはセルやネットの変更等
で対応するしかなく、その労力は大きい。

【０００８】全ゲートを展開してトランジスタレベルで
レイアウトする方式では、例えば、フリップフロップの
ようなタイミング制約が厳しい回路の場合でも、それを
構成するトランジスタが近接して配置される保証はな
い。そのため、トランジスタが近接して配置されなかっ
た時は、要求されたタイミングを達成することができ
ず、誤動作を起す可能性がある。また、トランジスタの
サイズを変更することにより消費電力を削減できるの
で、ゲートアレイ方式やスタンダードセル方式と比べて
パターンの変更は少なくて済むが、逆に、部分的にトラ
ンジスタのサイズが極端に大きくなってしまうことも起
こりうる。

【０００９】予めスタンダードセル方式でレイアウト
し、その後の検証でスピード等の仕様を満たすことがで
きないセルについて用意された別のセルに置き換えて再
レイアウトする方式では、結局２回以上レイアウトする
こととなるので、その労力は大きい。

【００１０】（２）従来のトランジスタレベルでの自動
設計の問題点 トランジスタレベルでのレイアウト方式は、トランジス
タの配置を自由に設定するため、もっとも効率的なレイ
アウトが可能に思える。しかし、トランジスタのサイズ
の異なる場合では、トランジスタの幅に凸凹が避けられ
ない。通常このような部分は、デッドスペースとなり、
チップ領域の利用率が低下する。この凸凹の問題を解決
するために、予めトランジスタの高さを揃えておくこと
も考えられる。しかし、この場合には、トランジスタ列
の幅が変わりトランジスタ列の不揃いによりデッドスペ
ースが生じる。従って、従来は、ある程度のデッドスペ
ースは避けられなかった。

【００１１】（３）従来の電源配線の敷設方式による半
導体集積回路の問題点 階層レイアウト設計方式における従来の電源配線の敷設
方式では、電源配線を折れ曲りなしで配置することは困
難であった。論理回路素子から成るブロックへの電源供
給は、素子列の両端あるいは列の途中に挿入された電源
線専用素子のみを介して行われており、チップ周辺部の
電源供給素子と論理回路素子ブロック内の電源線専用素
子との間に電源配線を他の電源配線や一般信号配線と交
差せずに接続するためには、電源配線を折り曲げて配置
するしかなかった。そのため、電源配線の折れ曲りが生
じる度に、一般信号配線と比べて線幅が太い電源配線の
配線長が長くなり、電源配線が占める面積が大きくな
る。また、電源配線が多層配線構造になっている場合に
は折れ曲がり点にビアホール（以下、単にＶＩＡと記
す。）を設ける必要があるが、ＶＩＡの大きさはプロセ
スのマージンを取るために、通常、配線の線幅より大き
く作られるので、ＶＩＡが占める面積も無視できない。
従って、電源配線が折れ曲がる度に、配線領域の面積が
増大し、結果としてチップ面積の増大を招くという問題
があった。

【００１２】本発明は前記（１）、（２）及び（３）の
事情に鑑みて成されたものであり、その目的は、チップ
のレイアウトの最適化を容易にすることで、チップ面積
の縮小と消費電力の削減を図ることができる半導体集積
回路及びその設計方法を提供することである。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
めに、第１の発明の特徴は、ゲートレベルの接続記述を
作成し、前記ゲートレベルの接続記述で記述されている
ゲートの一部を、予め用意されたライブラリのセルに置
き換え、前記ゲートレベルの接続記述で記述されている
ゲートの残りを構成トランジスタに展開し、前記構成ト
ランジスタと前記セルによってレイアウトを行うことに
ある。

【００１４】上記第１の発明の構成によれば、トランジ
スタレベルでレイアウトすると、最適なレイアウトがで
きないゲートや部分回路がある場合でも、予め最適設計
されたセルパターンを使用することができるので、使用
頻度の高いゲート、タイミング等パフォーマンスの要求
が厳しいゲートや部分回路でも、最小のサイズで実現可
能である。

【００１５】また、予め用意されたセルパターンが要求
を満たすことができない場合でも、トランジスタレベル
でレイアウトするトランジスタのサイズを変更すれば、
要求にあった回路を少ない労力で合成することもでき
る。

【００１６】第２の発明の特徴は、レイアウトする際に
基準となるセル基準位置を設定し、予め用意しておくセ
ルパターンを前記セル基準位置に合わせて設計し、与え
られたゲートレベルの接続記述に対して、前記セルパタ
ーンを使用するゲートを指定する使用セル情報を作成
し、前記ゲートレベルの接続記述をトランジスタレベル
に展開する際に、前記使用セル情報が指定するゲートは
前記セルパターンを使用し、前記使用セル情報が指定し
ないゲートはトランジスタレベルに展開して、トランジ
スタレベルとゲートレベルの混在する接続記述を作成
し、前記トランジスタレベルとゲートレベルの混在する
接続記述をもとに、前記セル基準位置に合わせてレイア
ウトを行うことにある。

【００１７】第２の発明の構成によれば、セル基準位置
に合わせて予め用意されるセルパターンが最適設計され
ているので、セルパターンまたはトランジスタのペアを
セル基準位置に合わせてレイアウトするだけで、デザイ
ンルールが守られることになり、レイアウトの最適化が
容易である。

【００１８】第３の発明の特徴は、半導体集積回路は、
論理回路素子から成るブロックを囲むように配置された
環状電源配線と、前記ブロックと前記環状電源線を結ぶ
配線と、前記環状電源線と電源供給素子を結ぶ配線と、
を備えた電源配線を有することにある。

【００１９】第３の発明の構成によれば、論理回路素子
から成るブロックの周囲に環状電源配線を配置するの
で、ブロック内の任意の位置へ電源を供給することがで
きる。

【００２０】また、電源供給素子と環状電源配線との接
続、及び、環状電源配線と論理回路素子との接続は、折
れ曲がりなしで行うことができるので、配線長を短くす
ることができ、ＶＩＡ (ビアホール) の数も減らすこと
ができる。結果として、電源配線領域を小さくすること
ができチップの面積を縮小することができる。

【００２１】第４の発明の特徴は、論理回路素子から成
るブロックを複数個有する半導体集積回路において、前
記論理回路素子に電源を供給する電源供給素子と、前記
電源供給素子から供給される電源の電圧を任意に設定す
る手段と、前記ブロックを囲むように配置された環状電
源配線、前記ブロックと前記環状電源線を結ぶ配線、及
び、前記環状電源線と電源供給素子を結ぶ配線を有する
電源配線と、を有し、各ブロックに供給する電圧を個別
に設定することにある。

【００２２】第４の発明の構成によれば、ブロック毎に
電源電圧を設定することができるので、各ブロックで異
なる電圧の電源を供給することができる。

【００２３】第５の発明の特徴は、前記環状電源配線が
少なくとも２層以上の配線層で形成されていることにあ
る。

【００２４】第５の発明の構成によれば、一般信号線専
用の配線層を持つ必要がなくなるので、チップの配線層
の数を減らし、チップのコストを削減することができ
る。

【００２５】第６の発明の特徴は、ウエル分離領域を挟
んで隣接するＰウエル領域及びＮウエル領域にトランジ
スタとセルが混在するＣＭＯＳパターンの自動設計する
場合に、夫々ウエル分離領域を挟んで隣接するＰチャネ
ルトランジスタとＮチャネルトランジスタの対が複数
と、ライブラリから選ばれたセルとを、前記ウエル分離
領域をあわせて隣接配置し、前記トランジスタの１対を
並列化して、より小さい幅のトランジスタからなる複数
の対に分解して、前記Ｐウエル領域及び前記Ｎウエル領
域の高さを低くすることにある。第６の発明の構成によ
れば、パターンレイアウトの高さを小さくできる。

【００２６】第７の発明の特徴は、前記Ｐウエル領域及
び前記Ｎウエル領域の高さは、前記セルの高さの最小値
まで低くすることにある。

【００２７】第７の発明の構成によれば、第６の発明に
おいて、最もチップ領域利用効率の良いパターンが実現
できる。

【００２８】第８の発明の特徴は、ウエル分離領域を挟
んで隣接するＰウエル領域及びＮウエル領域にトランジ
スタとセルが混在するＣＭＯＳパターンの自動設計する
場合に、夫々ウエル分離領域を挟んで隣接するＰチャネ
ルトランジスタとＮチャネルトランジスタの対が複数
と、ライブラリから選ばれたセルとを、その領域をあわ
せて隣接配置し、前記トランジスタの複数の対を前記ウ
エル分離領域の両側に積み重ねて、前記トランジスタ及
び前記セルが配置されている前記Ｐウエル領域及び前記
Ｎウエル領域の幅を小さくすることにある。

【００２９】第８の発明の構成によれば、パターンレイ
アウトの幅を小さくできる。

【００３０】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。

【００３１】第１実施形態 以下、本発明の第１実施形態を図１に基づいて説明す
る。図１は、本実施形態に関わる処理フロー図である。
最初に、図１に沿って、本実施形態の処理の概要につい
て述べる。尚、この処理の事前には、使用セル情報にて
指定されるセルのパターン設計までは終了しているもの
とする。

【００３２】図１において、まず、モジュール (レイア
ウトする単位) のゲートレベルの接続記述１０１をトラ
ンジスタレベルとゲートレベルの混在する接続記述１０
７に展開する。この展開処理において、与えられたゲー
トレベルの接続記述１０１に対して、使用セル情報１０
３で指定されているゲートはトランジスタレベルには展
開せず、セルライブラリ１０５に予め用意されたセルパ
ターンを使用し、使用セル情報１０３で指定されていな
いゲートはトランジスタレベルに展開する。 (ステップ
１) 。

【００３３】次に、トランジスタレベルとゲートレベル
の混在する接続記述１０７をもとに、トランジスタまた
はゲートパターンを配置する (ステップ２) 。

【００３４】最後に、配置された前記トランジスタとゲ
ートパターンの間に配線を行い、所望のレイアウトパタ
ーン１０９を得ることができる (ステップ３) 。

【００３５】次に、各ステップの処理について説明す
る。最初に、ステップ１の処理について図１、図２、図
３を参照して説明する。

【００３６】記述されたゲートの中で、トランジスタレ
ベルには展開せず、セルライブラリ１０５に予め用意さ
れたセルパターンを使用するゲートを決定し、そのゲー
トを指定した使用セル情報１０３を作成する。

【００３７】セルライブラリ１０５に用意されたセルパ
ターンを使用するゲートは、例えば、次のようなもので
ある。

【００３８】（１）ＮＡＮＤ回路やＮＯＲ回路等の比較
的使用頻度の高いゲート。 このようなゲートは、レイアウトがこなれており、トラ
ンジスタレベルに展開するよりも、既存のものを利用し
たほうが効率がよい場合が多いからである。実際、使用
頻度の高いゲートが最小化されていれば、全体のレイア
ウトがより最適化されることになる。

【００３９】（２）フリップフロップ、ラッチ回路等の
パフォーマンスの要求の厳しいゲートや部分回路。 これらは、トランジスタレベルに展開するして自動設計
でレイアウトを決定すると必要なパフォーマンスが得ら
れないからである。従って、マニアル設計が適してい
る。

【００４０】（３）その他自動設計に向かない回路。 ある種の特定ゲート及び部分回路では、自動設計によっ
ては最適の結果が得られない場合がある。これらは、回
路そのものの性格による場合もあるが、経験的に分かっ
ている場合もある。

【００４１】これらのゲートは、仮にトランジスタレベ
ルでレイアウトを行うと、例えば、パフォーマンスの要
求を満たすために部分的にトランジスタを極端に大きく
しなければならない等の問題が起こり得る、最適設計が
困難なゲートである。

【００４２】セルライブラリ１０５には、ゲートレベル
で予め最適設計されているセルパターンが各種登録され
ており、各モジュールのレイアウトの際に共有物として
利用される。また、予め登録しておくセルパターンは、
全てのゲート分用意する必要はなく、ステップ１でトラ
ンジスタレベルに展開されないゲートまたは部分回路の
み用意すればよい。

【００４３】図２は、図１に示すモジュールのゲートレ
ベルの接続記述１０１の一例を示す図である。図２にお
いて、使用セル情報１０３に記載されるゲートに相当す
るものが、ＮＯＲゲート２０５、フリップフロップ２０
７、インバータ２０９である。前記ゲートはトランジス
タレベルには展開せずにゲートレベルのままとし、その
他のゲート２０１、２０３、２１１はトランジスタレベ
ルにまで展開する。

【００４４】図３は、図２に示すゲートレベルの接続記
述に対して、図１に示すステップ１の展開処理を行った
一実施形態を示す図である。図３において、ＮＯＲゲー
ト３０５、フリップフロップ３０７、インバータ３０９
は、ステップ１において展開されない図２に示すＮＯＲ
ゲート２０５、フリップフロップ２０７、インバータ２
０９のゲートレベル接続記述である。トランジスタレベ
ルの接続記述３０１、３０３、３１１は、ステップ１に
おいてトランジスタレベルにまで展開された図２に示す
ゲート２０１、２０３、２１１である。

【００４５】このようにして、ゲートレベルの接続記述
１０１をトランジスタレベルとゲートレベルの混在する
接続記述１０７に展開することができる。

【００４６】次に、ステップ２及び３の処理について図
１、図３、図４を参照して説明する。

【００４７】図４は、図３に示すトランジスタレベルと
ゲートレベルの混在する接続記述１０７をステップ２の
配置処理を行った一実施形態を示す図である。図４にお
いて、ゲートパターン４０５、４０７、４０９は、図３
に示すゲートレベルの接続記述３０５、３０７、３０９
のゲートパターンを、トランジスタパターン４０１、４
０３、４１１は、図３に示すトランジスタレベルの接続
記述３０１、３０３、３１１の各トランジスタ３１３〜
３３５をトランジスタレベルで配置したものである。

【００４８】ゲートパターン４０５、４０７、４０９は
セルライブラリ１０５の中に用意されたセルパターンを
使用し、配置する。トランジスタパターン４０１、４０
３、４１１はトランジスタ３１３〜３３５をＮチャネル
トランジスタとＰチャネルトランジスタのペア毎にそれ
ぞれ配置する。例えば、図３に示すトランジスタ３１３
と３１５をペアにして図４に示すトランジスタ４１３と
４１５のように配置する。通常、ゲートパターン４０
５、４０７、４０９及びトランジスタ３１３〜３３５が
一列に並ぶように配置する。

【００４９】トランジスタパターン４０１、４０３、４
１１は、トランジスタレベルで配置するので、最適なト
ランジスタサイズでレイアウトを生成することができ
る。また、ゲートパターン４０５、４０７、４０９は、
予め用意した最適設計のセルパターンを使用することが
できるので、フリップフロップのようなタイミング制約
の厳しいゲートでも最小のサイズで実現可能である。

【００５０】配置終了後、各トランジスタ４１３〜４３
５及びゲートパターン４０５、４０７、４０９間に必要
な配線を行う。

【００５１】以上のようにして、予め用意されたセルパ
ターンとトランジスタを混在させてレイアウトすること
により消費電力の削減をし、かつ、最適なレイアウトパ
ターン１０９を得ることができる。

【００５２】第２実施形態 以下、本発明の第２実施形態を図１、図５に基づいて説
明する。図５は、本実施形態に基づいてレイアウトした
一実施形態である。

【００５３】図５において、セル基準位置５０１、５０
３はトランジスタを配置するときに基準となる位置で、
例えば、Ｎチャネルトランジスタ５０５の配置の基準と
なる位置５０１とＰチャネルトランジスタ５０７の配置
の基準となる位置５０３で一組となっている。また、Ｎ
チャネルトランジスタ５０５の配置の基準の位置５０１
とＰチャネルトランジスタ５０７の配置の基準の位置５
０３との間隔は、デザインルール上のＮチャネルトラン
ジスタ５０５とＰチャネルトランジスタ５０７の最小間
隔に相当する。

【００５４】セルライブラリ１０５に用意しておくセル
パターン５０９は、セル基準位置５０１、５０３に合わ
せて予め最適設計しておく。セルパターン５０９を構成
するＮチャネルトランジスタとＰチャネルトランジスタ
をそれぞれセル基準位置５０１、５０３に合わせて設計
しておくのである。

【００５５】このようにすることで、ステップ２の配置
処理において、セル基準位置５０１、５０３に合わせて
セルパターン５０９とトランジスタペア５０５、５０７
を配置さえすれば、設計ルールが守られることになり、
容易に配置することができる。

【００５６】従って、上述のようにセル基準位置５０
１、５０３を設定することで、予め用意するセルパター
ン５０９をセル基準位置５０１、５０３に合わせて最適
設計しておけば容易に配置できるので、従来のスタンダ
ードセル方式のセルパターンのように高さ若しくは幅を
統一するという制約を設ける必要がなくなる。また、ト
ランジスタペア５０５、５０７をセル基準位置５０１、
５０３に合わせて配置することにより様々なサイズのト
ランジスタペア５０５、５０７も容易に扱うことができ
る。さらに、所定のウェルの中に入っていればトランジ
スタを一列に並べる必要がなく、トランジスタ５１１の
ようにペアより大きい単位で隣接するトランジスタやセ
ルパターンの高さに合わせて多段に積み上げることもで
きる。

【００５７】以上のようにして、予め用意するセルパタ
ーンとトランジスタのレイアウトを容易にすることがで
きる。

【００５８】第３実施形態 以下、本発明の第３実施形態を図１、図６に基づいて説
明する。図６は、本実施形態に基づいてレイアウトした
一実施形態である。

【００５９】トランジスタペア６０１をセミカスタム方
式におけるセル、予め用意したセルパターン６０３をセ
ミカスタム方式におけるマクロセルとして扱うことによ
り、ステップ２の配置処理は従来のセミカスタム方式の
手法を利用することができる。

【００６０】第４実施形態 以下、本発明の第４実施形態を図７、図８に基づいて説
明する。まず、第１実施形態と同様に、モジュールのゲ
ートレベルの接続記述１１１をトランジスタレベルとゲ
ートレベルの混在する接続記述１１７に展開する。この
展開処理において、与えられたゲートレベルの接続記述
１１１に対して、使用セル情報１１３で指定されている
ゲートはトランジスタレベルには展開せず、セルライブ
ラリ１１５に予め用意されたセルパターンを使用し、使
用セル情報１１３で指定されていないゲートはトランジ
スタレベルに展開する。 (ステップ１) 。

【００６１】セルライブラリ１１２には、ゲートレベル
の接続記述におけるＮＡＮＤ・ＮＯＲ等の比較的使用頻
度の高いゲート、およびフリップフロップ等のタイミン
グ制約の厳しいゲート等が、Ｐチャネル領域・Ｎチャネ
ル領域が上下に別れたパターンとして用意される。ここ
でも、ゲートレベルの接続記述を表したものとして図２
の例を示す。これを展開して、トランジスタレベルとゲ
ートレベルの混在する接続記述を生成したものも、同様
に図３を例として利用できる。使用セル情報により、フ
リップフロップ、ＮＯＲゲート、インバータは用意され
たセルを使い、他のゲートは展開している。

【００６２】次にステップ２において、与えられた列数
１１９、モジュールサイズ１２１から初期列幅・列幅余
裕を算出する。初期列幅IRW の設定の例としては、入力
されたモジュール幅を MW とすると、

【数１】IRW = MW 列幅余裕 ARWは、初期列幅のα% で

【数２】ARW = MW ^＊ α／100 とする。この列幅余裕の範囲内、即ち、IRW ±ARW の列
幅で、トランジスタレベルとゲートレベルの混在する接
続記述をもとに、その展開のレベルでトランジスタまた
はセルを与えられた列数の各領域に合わせて配置する
（ステップ３）。

【００６３】ここでの処理は、本発明の第２実施形態で
示したような方法に基づいている。即ち、図８（ａ）に
おいて、Ｎウエル領域に形成されたＮチャネルトランジ
スタ５０５と、Ｐウエル領域に形成されたＰチャネルト
ランジスタ５０７は夫々一組となっており、Ｎチャネル
トランジスタ５０５の配置の基準の位置５０１とＰチャ
ネルトランジスタ５０７の配置の基準の位置５０３との
間隔、つまりウエル間隔は、デザインルール上のＮチャ
ネルトランジスタ５０５とＰチャネルトランジスタ５０
７の最小間隔に相当する。セルパターン５０９について
も同様に、セル基準位置５０１、５０３に合わせて予め
最適設計しておく。

【００６４】この時の配置は、カット数を最小にするよ
うにトランジスタペアの集合を細分化して行くことによ
ってトランジスタペアの配置を決定するmin ‐cut 法
等、ネットの接続関係を考慮し配線長を短くするものな
らどの様な手法でも良いが、後の処理によってトランジ
スタ列幅を調整するため、ここでは列幅余裕の範囲内で
あれば、配置は従来のように各列の幅を均一にしなくて
も良い。従って、各列の幅の均一化を制約条件にするこ
となく、ネットのつながりへの配慮に基づいて比較的自
由に配置することができる。

【００６５】次に各列ごとに該モジュール幅、即ち列幅
RWと列高さRHを決定する。各列の長さは、トランジスタ
の並列化により原状態よりも長く、積み重ねにより短く
することができる。また、高さは、トランジスタの並列
化により原状態よりも低く、積み重ねにより高くするこ
とができる。

【００６６】先ず、セルの上下にトランジスタの積み重
ねを行わない場合について説明する。設計ルールで定め
られたトランジスタの最小サイズを minTW、トランジス
タ長を TL 、トランジスタ間隔を DT 、第ｒ列（r= 1
〜 NR ）に配置されたＰチャネルトランジスタまたはＮ
チャネルトランジスタの多い方の数をNTr 、トランジス
タの幅をTWri（i=1 〜NTr ）、セル数をNCr 、セル高さ
をCHri（i=1 〜NCr ）、セル幅をCWri(i=1〜NCr ）とす
ると、高さ RH でトランジスタを並列化したときの第ｒ
列の幅 RWrは、

【数３】 ただし、関数 I(X) は、X の整数部分を取り出すものと
する。ここで、max （CHri）> RH の時は、高さRHでト
ランジスタを並列化しても、デッドスペースができるだ
けで列高さは変わらないので、デッドペースをなくす列
幅は、

【数４】CHr = max （CHri） とすると、

【数５】 となる。この式から、トランジスタの並列化を行った時
の各列の幅と高さとの関係は、列に配置されたトランジ
スタ・セルの大きさの分布によって、それぞれ図９で現
わされるグラフが得られる。ここで、５１０、５２０、
５３０はセルによるデッドスペースのない高さでトラン
ジスタの並列化を行ったときの列高さと幅の関係、５１
１、５２１はデッドスペースのある高さでトランジスタ
の並列化を行ったときの列高さと幅の関係。

【００６７】ステップ４では、配置された各列ごとの状
況から新モジュール幅を決定をする。ここでは、新モジ
ュール幅は初期列幅と同じとする。ステップ５では各列
ｒに対して幅IRW に対応する列高さRHr を求めることに
なる。

【００６８】さらにステップ６でステップ４、ステップ
５で算出された列幅・高さでトランジスタの並列化を行
う。

【００６９】最後に１１２で配置されたトランジスタま
たはセルの配線を行う。配線は従来のセミカスタム方式
の自動レイアウトの配線プログラムと同様にできる。

【００７０】以上の手続きによって、図８（ａ）の２段
目及び３段目の列の高さ、即ち必要なＰウエル領域及び
Ｎウエル領域の高さは、図８（ｂ）の２段目及び３段目
の列のように縮小される。

【００７１】次に、列数とモジュール高さ MH が予め与
えられており、モジュール幅を上記の如く適宜縮小する
場合について説明する。ステップ２の前までは、前記例
と同様に行う。

【００７２】次にステップ２において、初期列幅IRW を
与えられた列数NRから初期列幅・列幅余裕を決める。ト
ランジスタ長を TL 、トランジスタ間隔を DT 、トラン
ジスタの総数をNT、各トランジスタ幅をTWi(i=1 〜NT)
、セルの総数をNC、各セル幅をCWi(i=1 〜NC) とする
と

【数６】 列幅余裕 ARWは、初期列幅のα% で

【数７】ARW = IRW ^＊ α／100 とする。上で説明したのと同様に、この列幅余裕の範囲
内で、トランジスタ及びセルを配置する（ステップ
３）。

【００７３】次にステップ４で、モジュール幅、即ち列
幅RWを決定する。ここではモジュール高さが与えられて
いる。各列の仮高さを

【数８】IRHr = max（CHri，minTW ） とする。（数３）または（数５）と同様に仮高さIRHrに
おける各列幅を算出する。

【００７４】

【数９】 である限り、最も幅の大きな列の仮高さをminTW だけ増
加させる事を繰り返す。最終的に、

【数１０】 となったときの列幅をRWとする。この列幅 RW に対し
て、ステップ５以降の処理を上記の如く行う。

【００７５】次に、セルの上下にも同じ極性のトランジ
スタの積み重ねを行って列の高さを縮小する場合につい
て説明する。ステップ３までは、前記の例と同様に行
う。

【００７６】セルの上下にも同じ極性のトランジスタを
積み重ねる場合、列ｒの高さ RHrは

【数１１】 min （CHri，minTW ）<= RH <= max（TWri,CHri ） ここでは、

【数１２】RHr = max （TWri,CHri ） とする。まず、RHr>CHriなる高さの各セルに対して、CH
riの大きい順に、

【数１３】CHri + TWri < RHr を満たすTWri で最大のトランジスタを割り当ててゆ
く。全てのセルに対しトランジスタの割当が終わった
ら、残りのトランジスタに対して大きい順に、

【数１４】TWri + TWrj < RHr を満たす組み合わせを作っていく。このようにして、全
ての組み合わせを作れば列高さRHr における列幅RWr が
得られる。セルまたは他のトランジスタの上下に積み重
ねる事ができたトランジスタの幅をTSWj(j=1-NTSr) と
すると、（数３）で算出された列幅より、これらのトラ
ンジスタが占有する分だけ列幅を小さくできる。即ち

【数１５】 とできる。あるいは、（数５）が適用される場合は

【数１６】 とできる。

【００７７】ステップ６で決めた高さまでトランジスタ
の積み重ねを行う以外は、以降の処理は前記例と同様で
ある。このようなトランジスタの積み重ねよって、図８
（ａ）の１段目の列の幅は、図８（ｂ）の１段目の列の
ように縮小される。即ち、セル４１１のＰチャネル領域
側にＰチャネルトランジスタ４４２を、Ｎチャネル領域
側にＮチャネルトランジスタ４４３を積み重ね、一対の
トランジスタ４４４をＰチャネル領域側とＮチャネル領
域側との双方で縦方向に積み重ねている。これにより、
これらトランジスタ及び前記セルが必要とするＰウエル
領域及びＮウエル領域の幅を小さくすることができる。

【００７８】図８（ａ）、図８（ｂ）の例では、高さの
異なるセルが使われている。通常、１つのライブラリで
はセルの高さは統一されており、高さの異なるライブラ
リを組み合わせることは、レイアウト効率が落ちるので
あまり行われない。しかし、本発明の場合には、高さの
異なるライブラリを利用しても、レイアウト効率が落ち
ることはないので、設計の自由度が向上する。

【００７９】第５実施形態 以下、本発明の第５実施形態を図１０、図１１に基づい
て説明する。図１０は、スタンダードセルＬＳＩに本発
明を適用した一実施形態である。図１１は、本実施形態
に関わる処理フロー図である。図１１に沿って、本実施
形態の処理について図１０（ａ）を参照しながら説明す
る。尚、本実施形態は、階層レイアウト方式の場合を例
にして説明する。

【００８０】まず、チップ周辺部にＩ／Ｏパッド７００
ｐを配置する。ここでは、簡単にシンボルとして描いて
いるが、これらはチップ周辺に配置されている。また、
矩形７０１はこれらＩ／Ｏ部分の内側を示している (ス
テップ１) 。

【００８１】次に、複数の論理回路素子から成る素子列
７０３で構成されるブロックを、ブロック毎に素子列７
０３をまとめてチップ上に配置する (ステップ２) 。

【００８２】次に、各論理回路素子が動作するために必
要とする電流量を基に、ブロック内で必要とされる電流
量を計算し、その電流量に見合った電源配線の線幅を決
定する。上述の方法で決定された線幅の環状電源配線７
０５を各ブロックの周囲に環状に敷設する (ステップ
３) 。尚、この環状電源配線７０５については、後で説
明する。

【００８３】次に、素子列７０３の中に配置された電源
線専用素子と環状電源配線７０５を配線７０７によって
電気的に接続する。尚、チップが多層配線構造を有し、
前記電源線専用素子の電源用端子と環状電源配線７０５
の配線層が異なる場合には、ＶＩＡを用いて接続するこ
ととなる (ステップ４) 。

【００８４】電源線専用素子は、図１０（ｂ）に示した
ように、電源線の配線パターンのみからなる特殊なセル
７０７ｃで、その位置に一般の論理素子が置けないよう
に、ブロッキングしている。これに対して、一般の論理
素子７０３ｃは、図１０（ｃ）に示したように、電源線
の間に、論理装置７０３ｄや、入出力端子７０３ｉなど
を有している。

【００８５】最後に、環状電源配線７０５とチップ周辺
部にある電源供給素子を出来る限り折れ曲がることなく
配線７０９により電気的に接続する。環状電源配線７０
５を設けたことにより、配線７０９は、図１０（ａ）に
示すように、折れ曲がることなく配置することができ、
電源配線が占める面積を小さくすることができる (ステ
ップ５) 。勿論、ステップ４及び５はいずれを先に行な
っても良いので、適宜順序を変えても差し支えない。

【００８６】次に、図１０に示す環状電源配線７０５に
ついて図１２に基づいて説明する。

【００８７】図１２は、図１０のＡ部分の拡大図であ
り、複数の論理回路素子から成る４つの素子列９０３で
構成されたブロックの周囲に、環状電源配線９０５が形
成されている。尚、論理回路を動作させるには通常２つ
の電源が必要なので、環状電源配線９０５は電源線と接
地線から構成されるが、本実施形態においては、電源線
と接地線の位置関係は任意である。

【００８８】環状電源配線９０５は、配線９０７によっ
てＶＩＡを介して素子列９０３と電気的に接続されてい
る。また、チップ周辺にある電源供給素子及び隣接する
ブロックの環状電源配線と配線９０９によってＶＩＡ９
１１を介して電気的に接続されている。電源配線を環状
にすることで、環状電源配線９０５から最短距離で配線
９０７は素子列９０３に、配線９０９はチップ周辺にあ
る電源供給素子あるいは隣接するブロックの環状電源配
線に接続させることができる。従って、電源配線長が短
くなるので、配線領域の面積を小さくすることができ、
さらに、配線インピーダンスも減少し、電源ノイズの低
減化にも有効である。

【００８９】以下に、具体的に環状電源配線等の配線層
の使用例をいくつか述べる。尚、図１３〜１７には論理
回路素子から成る素子列及びその素子列と環状電源配線
とを接続する配線は省略されている。

【００９０】図１３に示す使用例では、２つの環状電源
配線１００５は同じ配線層で形成されている。それぞれ
の環状電源配線１００５は同一層で形成されているた
め、折れ曲がり点にはＶＩＡを用いる必要はない。すな
わち、線幅が一般信号線と比べて太い電源配線専用の大
きな径のＶＩＡを環状電源配線１００５の折れ曲がり点
に用いる必要がないため、その分だけ環状電源配線１０
０５が占める面積を小さくすることができる。

【００９１】図１４に示す使用例では、２つの環状電源
配線１１０５は別々の配線層で形成されている。この使
用例でも、環状電源配線１１０５の折れ曲がり点にＶＩ
Ａを用いる必要はない。尚、下側の環状電源配線１１０
５と接続している環状電源配線１１０９と下側の環状電
源配線１１０５を同じ層とすれば、これら電源配線は２
層で形成することができる。

【００９２】図１５に示す使用例では、１つの環状電源
配線１２０５が２層の配線層を用いて形成されている。
つまり、ｘ方向の配線とｙ方向の配線が異なる配線層で
形成されているのである。この使用例では、環状電源配
線１２０５の折れ曲がり点にはｘ方向の配線とｙ方向の
配線を接続するためのＶＩＡ１２１１が必要となるが、
一般信号線１２１５のｘ方向、ｙ方向それぞれの配線を
環状電源配線１２０５のｘ方向、ｙ方向それぞれの配線
と同じ配線層で形成すれば、図１５に示すように、一般
信号線１２１５を環状電源配線１２０５に直行して素子
列１２０３内の論理回路素子１２１３に接続することが
でき、一般信号線１２１５専用の配線層を持つ必要がな
くなる。従って、チップの配線層の数を減らし、チップ
のコストを削減することが可能である。尚、本使用例で
は、１つの環状電源配線が２層の配線層で形成されてい
る場合を示したが、少なくとも２層以上で形成されてい
れば、同じ効果を得ることができる。

【００９３】図１６及び図１７に示す使用例は、図１５
に示す使用例と同様に１つの環状電源配線が少なくとも
２層以上の配線層を用いて形成されている別の例であ
る。

【００９４】次に、図２１に示す従来例と同じ論理回路
素子から成るブロックに本発明を適用した場合について
図面１５に基づいて説明する。尚、従来例と同じデザイ
ンルールに従うものとする。

【００９５】図１８は、図２１に示す従来例と同じ論理
回路素子から成る素子列で構成されたブロックに本発明
の実施形態に従って電源配線を敷設した一実施形態であ
る。

【００９６】図１８において、複数の論理回路素子から
成る素子列１５０３には、素子列間の電源を電気的に接
続するための電源線専用素子１５１７が両端及び中央に
備え付けてある。そして、素子列１５０３で構成される
ブロックの周囲には環状電源配線１５０５が配置され、
電源線専用素子１５１７と環状電源配線１５０５が配線
１５０７により接続されている。さらに、ＶＩＡ１５１
１と配線のデザインルールを考慮して電源供給素子１５
１９まで配線１５０９を配置してある。

【００９７】図１８を図２１と比較すれば、電源供給端
子１５１９がチップのより内側に配置されていることが
わかる。従って、本実施形態によれば、チップ面積を縮
小することができる。

【００９８】第６実施形態 以下に、第５実施形態を応用した実施形態について説明
する。

【００９９】本実施形態は、各ブロックに電源供給素子
から与える電圧をブロック毎に設定するものである。す
なわち、電源供給素子から供給される電圧を変更するこ
とで、図１２に示す素子列９０３から成るブロックが構
成する回路に、配線９０９、環状電源配線９０５、及
び、配線９０７を通して、前記回路に固有の電圧を供給
するものである。

【０１００】具体的には、図１９に示したように、チッ
プに複数の電圧レベルの出力を持つコンバータ９２０が
設けられており、ここで外部電圧Ｖo が夫々の電圧レベ
ルＶ１、Ｖ２、Ｖ３等に変換されて各ブロックに供給さ
れる。

【０１０１】このようにすれば、チップ内の各ブロック
毎に異なる電圧を供給することができる。従って、前記
回路がチップに供給される電圧よりも低い電圧にしても
動作する場合には、電源供給端子の電圧を前記回路が動
作するのに必要最小限の電圧に設定することで、前記回
路で余分に消費される電力を削減することができる。

【０１０２】以上により、全ブロックに一定の電圧を供
給する場合よりも論理回路部分で消費される電力を削減
することができる。

【０１０３】

【発明の効果】以上説明したように本発明によれば、ト
ランジスタレベルのレイアウトでトランジスタのサイズ
を最適化することができるので、最適なレイアウトパタ
ーンを生成することができる。また、特定のゲートにつ
いては予め最適設計されたセルパターンを使用すること
ができるので、トランジスタレベルで最適設計できない
ゲートについても最小のサイズで実現可能である。この
ように、ゲートレベルとトランジスタレベルを混在させ
てレイアウトすることにより消費電力の削減をしつつ最
小のレイアウトパターンを容易に得ることができる。

【０１０４】また、本発明によれば、論理回路素子から
成るブロックの周囲に環状電源配線を敷設したので、一
般信号線に比べて線幅の太い電源配線を折れ曲がりなく
接続することができる。その結果、電源配線の配線長が
短くなるので、電源配線によって占められていた面積を
縮小することができる。このようにして、チップの面積
を縮小することができる。また、電源配線の配線長が短
くなることで、配線インピーダンスが減少するので、電
源ノイズの低減化に有効である。さらに、各ブロックで
異なる電圧の電源を供給することができるので、消費電
力の削減には有効である。

【０１０５】更に、本発明によれば、セルやトランジス
タの大きさが異なっていても、また初期配置列の幅が異
なっていても、トランジスタの並列化と積み重ねによっ
て、高さ及び幅の両方についてデッドスペースをなくす
事ができるため、最小の面積で所望のパターンを る事
ができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態を説明するフローチャー
トを示す図である。

【図２】図１に示す処理フローによりレイアウトされる
半導体集積回路のゲートレベル接続記述の一例を示す図
である。

【図３】図１に示すステップ１により展開処理された半
導体集積回路のトランジスタレベルとゲートレベルの混
在する接続記述の一例を示す図である。

【図４】図１に示す処理フローによりレイアウトされた
半導体集積回路の一例を示す図である。

【図５】本発明の第２実施形態によりレイアウトされた
半導体集積回路の一例を示す図である。

【図６】本発明の第３実施形態によりレイアウトされた
半導体集積回路の一例を示す図である。

【図７】本発明の第４実施形態を説明するフローチャー
トを示す図である。

【図８】図７に示す処理フローによりレイアウトされる
半導体集積回路の一例を示す図である。

【図９】本発明の第４実施形態によりトランジスタの並
列化行った際のトランジスタ列の幅と高さの関係を表し
た例。

【図１０】（ａ）は本発明の第５実施形態に係わる半導
体集積回路の一例を示す図、（ｂ）は電源線専用素子の
セル構造を示す平面図、（ｃ）は一般の論理素子のセル
構造を示す平面図である。

【図１１】本発明の第５実施形態を説明するフローチャ
ートを示す図である。

【図１２】本発明の第５実施形態を説明するための図１
０に示す半導体集積回路の一例の一部分を示す図であ
る。

【図１３】本発明の第５実施形態に係る半導体集積回路
における環状電源配線の一例を示す図である。

【図１４】本発明の第５実施形態に係る半導体集積回路
における環状電源配線の一例を示す図である。

【図１５】本発明の第５実施形態に係る半導体集積回路
における環状電源配線の一例を示す図である。

【図１６】本発明の第５実施形態に係る半導体集積回路
における環状電源配線の一例を示す図である。

【図１７】本発明の第５実施形態に係る半導体集積回路
における環状電源配線の一例を示す図である。

【図１８】図１１に示す処理フローにより電源配線を敷
設した一例を示す図である。

【図１９】本発明の第５実施形態を応用した実施形態を
示す図である。

【図２０】従来のレイアウトの一例を示す図である。

【図２１】従来の電源配線の一例である。

【符号の説明】

１０１、１１１ ゲートレベルの接続記述 １０３、１１３ 使用セル情報 １０５、１１５ セルライブラリ １０７、１１７ トランジスタレベルとゲートレベルの
混在する接続記述 １０９ レイアウトパターン １１９ 列数 １１２ モジュールサイズ ２０１、３０１、４０１ 複合ゲート ２０３、２０９、３０３、３０９、４０３、４０９ イ
ンバータ ２０５、３０５、４０５ ＮＯＲゲート ２０７、３０７、４０７ フリップフロップ ２１１、３１１、４１１ ＮＡＮＤゲート ３１３、３１５、３１７、３１９、３２１、３２３、３
２５、３２７、３２９、３３１、３３３、３３５、４１
３、４１５、４１７、４１９、４２１、４２３、４２
５、４２７、４２９、４３１、４３３、４３５、 トラ
ンジスタ ４４１、６０３ セル ４４２、４４３ セルの上下に積み上げたトランジスタ ４４４ 積み上げられたトランジスタ ４４５ 並列化されたトランジスタ ５０１ Ｎチャネルトランジスタのセル基準位置 ５０３ Ｐチャネルトランジスタのセル基準位置 ５０５ Ｎチャネルトランジスタ ５０７ Ｐチャネルトランジスタ ５０９ セルパターン ５１１ Ｐチャネルトランジスタ、Ｎチャネルトランジ
スタそれぞれを２段に配置した例 ６０１ トランジスタペア ７０１、９０１、１００１、１１０１、１２０１、１３
０１、１４０１ Ｉ／Ｏの内側 ７０３、９０３、１２０３、１５０３、１７０３ 素子
列 ７０５、９０５、１００５、１１０５、１２０５、１３
０５、１４０５、１５０５ 環状電源配線 ７０７、７０９、９０７、９０９、１００７、１００
９、１１０７、１１０９、１２０７、１２０９、１３０
７、１３０９、１４０７、１４０９、１５０７、１５０
９、１６０３ 配線 ９１１、１０１１、１１１１、１２１１、１３１１、１
４１１、１５１１、１７１１ ＶＩＡ １２１３ 論理回路素子 １２１５ 一般信号線 １５１７、１７１７ 電源線専用素子 １５１９、１７１９ 電源供給素子 １６０１ スタンダードセル １６０５ パッド １７０７ 電源配線

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ゲートレベルの接続記述を作成する段階
   と、 前記ゲートレベルの接続記述で記述されているゲートの
   一部を、予め用意されたライブラリのセルに置き換える
   段階と、 前記ゲートレベルの接続記述で記述されているゲートの
   残りを構成トランジスタに展開する段階と、 前記構成トランジスタと前記セルによってレイアウトを
   行う段階とからなる半導体集積回路の設計方法。
2. 【請求項２】 レイアウトする際に基準となるセル基準
   位置を設定し、 予め用意しておくセルパターンを前記セル基準位置に合
   わせて設計し、 与えられたゲートレベルの接続記述に対して、前記セル
   パターンを使用するゲートを指定する使用セル情報を作
   成し、 前記ゲートレベルの接続記述をトランジスタレベルに展
   開する際に、前記使用セル情報が指定するゲートは前記
   セルパターンを使用し、前記使用セル情報が指定しない
   ゲートはトランジスタレベルに展開して、トランジスタ
   レベルとゲートレベルの混在する接続記述を作成し、 前記トランジスタレベルとゲートレベルの混在する接続
   記述をもとに、前記セル基準位置に合わせてレイアウト
   を行うことを特徴とする半導体集積回路の設計方法。
3. 【請求項３】 論理回路素子から成るブロックを囲むよ
   うに配置された環状電源配線と、 前記ブロックと前記環状電源線を結ぶ配線と、 前記環状電源線と電源供給素子を結ぶ配線と、 を備えた電源配線を有することを特徴とする半導体集積
   回路。
4. 【請求項４】 論理回路素子から成るブロックを複数個
   有する半導体集積回路において、 前記論理回路素子に電源を供給する電源供給素子と、 前記電源供給素子から供給される電源の電圧を任意に設
   定する手段と、 前記ブロックを囲むように配置された環状電源配線、前
   記ブロックと前記環状電源線を結ぶ配線、及び、前記環
   状電源線と電源供給素子を結ぶ配線を有する電源配線
   と、 を有し、各ブロックに供給する電圧を個別に設定するこ
   とを特徴とする半導体集積回路。
5. 【請求項５】 前記環状電源配線が少なくとも２層以上
   の配線層で形成されていることを特徴とする請求項４記
   載の半導体集積回路。
6. 【請求項６】 ウエル分離領域を挟んで隣接するＰウエ
   ル領域及びＮウエル領域にトランジスタとセルが混在す
   るＣＭＯＳパターンの自動設計方法であって、 夫々ウエル分離領域を挟んで隣接するＰチャネルトラン
   ジスタとＮチャネルトランジスタの対が複数と、ライブ
   ラリから選ばれたセルとを、前記ウエル分離領域をあわ
   せて隣接配置する段階と、 前記トランジスタの１対を並列化して、より小さい幅の
   トランジスタからなる複数の対に分解する段階と、 前記Ｐウエル領域及び前記Ｎウエル領域の高さを低くす
   る段階とからなるＣＭＯＳパターンの自動設計方法。
7. 【請求項７】 前記Ｐウエル領域及び前記Ｎウエル領域
   の高さは、前記セルの高さの最小値まで低くすることを
   特徴とする請求項６記載の自動設計方法。
8. 【請求項８】 ウエル分離領域を挟んで隣接するＰウエ
   ル領域及びＮウエル領域にトランジスタとセルが混在す
   るＣＭＯＳパターンの自動設計方法であって、 夫々ウエル分離領域を挟んで隣接するＰチャネルトラン
   ジスタとＮチャネルトランジスタの対が複数と、ライブ
   ラリから選ばれたセルとを、その領域をあわせて隣接配
   置する段階と、 前記トランジスタの複数の対を前記ウエル分離領域の両
   側に積み重ねて、前記トランジスタ及び前記セルが配置
   されている前記Ｐウエル領域及び前記Ｎウエル領域の幅
   を小さくする段階とからなるＣＭＯＳパターンの自動設
   計方法。