JPH0830514A - コントロ−ラシステム - Google Patents

Abstract

(57)【要約】 【目的】一方のコントローラのメモリに他方のコントロ
−ラが直接アクセスできるコントローラシステムを提供
する。 【構成】コントロ−ラシステム１は、コントロ−ラ１
０、１１を備えている。コントロ−ラ１０は、ＤＲＡＭ
１２と、転送制御部１４とを備え、コントロ−ラ１１
は、ＤＲＡＭ１３と、転送制御部１５とを備えている。
ＤＲＡＭ１２、１３および転送制御部１４、１５のそれ
ぞれは、中継回路２を介して互いに接続している。転送
制御部１４は、ＤＲＡＭ１２へのアクセスとＤＲＡＭ１
３へのアクセスを行う。転送制御部１５は、ＤＲＡＭ１
３へのアクセスとＤＲＡＭ１２へのアクセスを行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】コントロ−ラを２つ備えたコント
ロ−ラシステムに関する。

【０００２】

【従来の技術】信頼性を向上させるために２つのＣＰＵ
を備えているコンピュ−タシステムが既にいくつか提案
されている。

【０００３】このコンピュ−タシステムの一つとして、
米国特許第３８６４６７０号に記載されている「信号変
換装置を有するデュアルコンピュータシステム」があ
る。このデュアルコンピュータシステムは、図９に示す
ように、メインＣＰＵ１０１と、サブＣＰＵ１０２と、
メインメモリ１０３と、サブメモリ１０４と、各ＣＰＵ
の入出力信号及び制御データを転送制御するＣＰＵバス
１０５と、各メモリのデータを転送制御するメモリバス
１０６と、メインＣＰＵ１０１側のＣＰＵバスとサブＣ
ＰＵ１０２側のＣＰＵバスとの接続のイネーブル／ディ
スエーブルを行うＣＰＵバス接続スイッチ１０７と、メ
インメモリ１０３側のメモリバスとサブメモリ１０４側
のメモリバスとの接続のイネーブル／ディスエーブルを
行うメモリバス接続スイッチ１０８と、メインＣＰＵ１
０１、サブＣＰＵ１０２及びその他の構成要素を統括制
御するデュアル機能制御部１０９とを備えている。

【０００４】このデュアルコンピュータシステムは、デ
ュアルモード、異常モード、シングルモード、準備モー
ドの４つのモードで動作する。

【０００５】デュアルモードでは、メインＣＰＵ１０１
とサブＣＰＵ１０２とが完全に同期しており、デュアル
機能制御部１０９のチェック回路を用いて各ＣＰＵの出
力等をモニタする。尚、実際の入出力動作はメインＣＰ
Ｕ１０１が行い、サブＣＰＵ１０２はスタンバイの状態
にある。異常モードは、デュアル機能制御部１０９がモ
ニタする出力に異常が認められた場合のモードであり、
障害のあるメインＣＰＵ１０１が確認されるまでＣＰＵ
バス接続スイッチ１０７がディスエーブルになる。シン
グルモードでは、未障害のサブＣＰＵ１０２の動作時の
モ−ドであり、サブＣＰＵ１０２から障害の発生したメ
インＣＰＵ１０１のメモリデータを、メモリバス接続ス
イッチ１０８をイネーブルされたメモリバス１０８を経
て、メインメモリ１０３よりリードする。尚、障害のあ
るメインＣＰＵ１０１が修復されるまでこのモードが続
く。準備モードでは、修復したメインＣＰＵ１０１のメ
モリ及びレジスタの内容がサブＣＰＵ１０２と同値とな
り、また、システムがデュアルモードに戻るために２つ
のＣＰＵが同期する。

【０００６】

【発明が解決しようとする課題】ところで、コントロ−
ラを２つ備え、これらのコントロ−ラが独立的に機能す
るコントロ−ラシステムを構成した場合、一方のコント
ロ−ラが他方のコントロ−ラのメモリにアクセスする必
要が生じてくる。例えば、一方のコントロ−ラに障害が
発生した場合、正常なコントロ−ラが、障害が発生した
コントロ−ラのデ−タを参照することで、障害によるシ
ステムへの影響を最小限に留めることができる。

【０００７】上記問題点を考慮し、本発明の目的は、コ
ントロ−ラを２つ備えたコントロ−ラシステムにおい
て、一方のコントロ−ラが他方のコントロ−ラのメモリ
を直接アクセスできるコントロ−ラシステムを提供する
ことにある。

【０００８】

【課題を解決するための手段】前記目的を達成するため
の本発明の第１の態様によれば、上位装置から下位装置
へのアクセスを、それぞれ制御する２つのコントロ−ラ
を有するコントロ−ラシステムにおいて、各コントロ−
ラは、前記上位装置を接続する上位インタフェ−スと、
前記下位装置を接続する下位インタフェ−スと、前記上
位インタフェ−スより受け取った前記上位装置よりのア
クセス要求に応じて、前記下位装置の動作を制御する制
御手段と、前記上位装置と前記下位装置間で転送するデ
−タを一旦記憶するメモリと、前記メモリと前記上位イ
ンタフェ−スと前記下位インタフェ−スとに接続し、前
記メモリと前記上位インタフェ−ス間、および、前記メ
モリと前記下位インタフェ−ス間のデ−タの転送を制御
する転送制御手段とを有し、前記コントロ−ラシステム
は、前記２つのメモリの任意の一方のメモリを、他方の
メモリを有するコントロ−ラの転送制御手段に、選択的
に、他方のメモリに代えて接続する中継回路と、所定の
状況下で、特定のコントロ−ラの転送制御手段と他方の
コントロ−ラの前記メモリとを接続するように前記中継
回路を制御し、前記特定のコントロ−ラの転送制御手段
に、他方のコントロ−ラの前記メモリと前記特定のコン
トロ−ラの上位インタフェ−ス間、および、他方のコン
トロ−ラの前記メモリと前記特定のコントロ−ラの下位
インタフェ−ス間のデ−タの転送を制御させる切り換え
手段とを有することを特徴とするコントロ−ラシステム
が提供される。

【０００９】前記目的を達成するための本発明の第２の
態様によれば、第１の態様において、前記２つのコント
ロ−ラのそれぞれの障害を検出する検出手段をさらに有
し、前記検出手段が一方のコントロ−ラの障害を検出し
た場合には、前記切り換え手段は、他方のコントロ−ラ
の転送制御手段と、障害が発生した一方のコントロ−ラ
のメモリとを接続するように前記中継回路を制御するこ
とを特徴とするコントロ−ラシステムが提供される。

【００１０】前記目的を達成するための本発明の第３の
態様によれば、第１または第２の態様において、前記２
つのコントロ−ラの、それぞれのメモリについて、空き
容量が不足しているか否かを判断する判断手段をさらに
有し、前記判断手段が一方のコントロ−ラのメモリの空
き容量が不足していることを判断した場合には、前記切
り換え手段は、前記一方のコントロ−ラの転送制御手段
と、他方のコント−ラのメモリとを接続するように前記
中継回路を制御することを特徴とするコントロ−ラシス
テムが提供される。

【００１１】前記目的を達成するための本発明の第４の
態様によれば、第１、第２または第３の態様において、
前記２つのコントローラの、それぞれの下位インタフェ
−スは、同一の下位装置に接続することを特徴とするコ
ントロ−ラシステムが提供される。

【００１２】前記目的を達成するための本発明の第５の
態様によれば、第４の態様において、前記下位装置は、
前記上位装置が用いるデ−タを記憶する記憶装置であ
り、前記記憶装置は、複数のディスク装置から構成され
るディスクアレイであることを特徴とするコントロ−ラ
システムが提供される。

【００１３】前記目的を達成するための本発明の第６の
態様によれば、第１、第２、第３、第４または第５の態
様において、前記コントロ−ラのそれぞれは、少なくと
も、前記転送制御手段と、前記制御手段と、前記メモリ
と、前記上位インタフェ−スと、前記下位インタフェ−
スとを構成する電子部品を、１枚の電気回路基板上に実
装したコントロ−ラボ−ドであって、前記コントロ−ラ
システムは、一部の入出力信号に関し電気的に接続され
た２つのコネクタと、前記２つのコネクタに、それぞれ
脱着可能に装着された２枚の前記コントラ−ラボ−ドと
を有し、前記各コントロ−ラボ−ドは、前記コネクタへ
の全出力を強制的にハイインピ−ダンス状態にする出力
制御手段を有することを特徴とするコントロ−ラシステ
ムが提供される。

【００１４】

【作用】前記第１の態様において、前記転送制御手段
は、前記メモリと前記上位インタフェ−ス間、および、
前記メモリと前記下位インタフェ−ス間のデ−タの転送
を制御する。前記切り換え手段は、所定の状況下で、特
定のコントロ−ラの転送制御手段と他方のコントロ−ラ
の前記メモリとを接続するように前記中継回路を制御
し、前記特定のコントロ−ラの転送制御手段に、他方の
コントロ−ラの前記メモリと前記特定のコントロ−ラの
上位インタフェ−ス間、および、他方のコントロ−ラの
前記メモリと前記特定のコントロ−ラの下位インタフェ
−ス間のデ−タの転送を制御させる。

【００１５】前記第２の態様において、前記検出手段
は、前記２つのコントロ−ラのそれぞれの障害を検出す
る。前記切り換え手段は、前記検出手段が一方のコント
ロ−ラの障害を検出した場合には、他方のコントロ−ラ
の転送制御手段と、障害が発生した一方のコントロ−ラ
のメモリとを接続するように前記中継回路を制御する。

【００１６】前記第３の態様において、前記判断手段
は、前記２つのコントロ−ラの、それぞれのメモリにつ
いて、空き容量が不足しているか否かを判断する。前記
切り換え手段は、前記判断手段が一方のコントロ−ラの
メモリの空き容量が不足していることを判断した場合に
は、前記一方のコントロ−ラの転送制御手段と、他方の
コントロ−ラのメモリとを接続するように前記中継回路
を制御する。

【００１７】

【実施例】以下、本発明に係るコントロ−ラシステムに
ついて図面を用いて説明する。

【００１８】図１には、本発明に係るコントロ−ラシス
テム１を構成する２つのコントロ−ラ（コントロ−ラ１
０、１１）が示されている。コントロ−ラ１０は、記憶
部１２を備えている。また、コントロ−ラ１１は、記憶
部１３を備えている。本実施例では、記憶部１２、１３
に、ＤＲＡＭ（ダイナミック・ランダムアクセスメモ
リ）を用いている。

【００１９】ＤＲＡＭ１２およびＤＲＡＭ１３は、中継
回路２により接続されている。この中継回路２には、コ
ントロ−ラ１０に搭載されている転送制御部１４と、コ
ントロ−ラ１１に搭載されている転送制御部１５とが接
続されている。これらの転送制御部は、与えられた制御
信号に基づいて、ＤＲＡＭ１２、１３および中継回路２
の制御を行う。また、転送制御部１４と転送制御部１５
とは、信号線４で接続されている。

【００２０】まず、コントロ−ラ１０に関する構成につ
いて説明する。

【００２１】中継回路２は、バスの切離しおよび接続が
可能なバス開閉器１６、１８、２０、２２、２４、２６
と、バスの切離しおよび接続が可能であり、かつ、バス
上のデ−タの転送方向を切り替えることができるバス開
閉器２８、３０、３２とを備えている。これらは、転送
制御部１４、１５から出力される制御信号によって動作
する。

【００２２】ＤＲＡＭ１２には、ＤＲＡＭ１２を制御す
るための制御信号が流れるコントロ−ルバス４６と、ア
ドレスバス４７と、ＤＲＡＭ１２への書き込みデ−タお
よびＤＲＡＭ１２からの読み取りデ−タが流れるデ−タ
バス４８とが接続されている。コントロ−ルバス４６
は、バス開閉器１６、１８が介在する経路とバス開閉器
２０が介在する経路に別れてコントロ−ラ１１に接続さ
れている。また、バス開閉器１６とバス開閉器１８とを
接続しているコントロ−ルバス４６は、転送制御部１４
にも接続されている。アドレスバス４７は、バス開閉器
２２、２４が介在する経路とバス開閉器２６が介在する
経路に別れてコントロ−ラ１１に接続されている。そし
て、バス開閉器２２とバス開閉器２４とを接続している
アドレスバス４７は、転送制御部１４に接続されてい
る。デ−タバス４８は、バス開閉器２８、３０が介在す
る経路とバス開閉器３２が介在する経路に別れてコント
ロ−ラ１１に接続されている。そして、バス開閉器２８
とバス開閉器３０とを接続しているデ−タバス４８は、
転送制御部１４に接続されている。

【００２３】コントロ−ラ１１については、前述した、
ＤＲＡＭ１３、転送制御部１５を備えている。尚、本実
施例では、コントロ−ラ１１は、コントロ−ラ１０と同
様な構成となっている。

【００２４】そして、転送制御部１４、１５は、中継回
路２を制御することで、ＤＲＡＭ１２、１３のデ−タの
読みだしと書き込みを行うことができる。具体的には、
転送制御部１４は、ＤＲＡＭ１２のデ−タの読みだしと
書き込みが可能であり、中継回路２を介して、ＤＲＡＭ
１３のデ−タの読みだしと書き込みが可能である。一
方、転送制御部１５は、ＤＲＡＭ１３のデ−タの読みだ
しと書き込みが可能であり、中継回路２を介して、ＤＲ
ＡＭ１２のデ−タの読みだしと書き込みが可能である。

【００２５】つぎに、各ＤＲＡＭをアクセスするために
必要な各信号のタイミングについて説明する。ＤＲＡＭ
１２、１３の仕様は同一なので、ＤＲＡＭ１２を例にと
って説明する。

【００２６】ＤＲＡＭ１２の制御信号には、ＤＲＡＭ１
２の行アドレスを取り込むための信号であるロウ・アド
レス・ストローブ信号（以下、ＲＡＳと記す）と、ＤＲ
ＡＭ１２の列アドレスを取り込むための信号であるカラ
ム・アドレス・ストローブ信号（以下、ＣＡＳと記す）
と、ＤＲＡＭ１２へのデ−タの書き込みを許可するライ
ト・イネーブル信号（以下、ＷＥ信号と記す）とが存在
する。

【００２７】図２には、ＤＲＡＭ１２のデ−タを読み出
す際のタイミングチャートが示されている。図２に示す
ように、ＤＲＡＭ１２は、ＲＡＳの立ち下がりのタイミ
ングにしたがって、まず、行アドレスを取り込む。その
後、ＣＡＳの立ち下がりのタイミングにしたがって、列
アドレスを取り込む。ＤＲＡＭ１２は、この行アドレス
および列アドレスによって確定されるデ−タを出力す
る。尚、図２においては、リードアクセスのためＷＥは
ハイレベルに設定される。

【００２８】つぎに、転送制御部１４、１５の動作につ
いて説明する。

【００２９】転送制御部１４、１５のそれぞれは、５つ
の動作モ−ドが存在する。転送制御部１４、１５は、こ
の５つの動作モ−ドに応じて、前述した複数のバス開閉
器を制御するための制御信号である、バッファ・コント
ロール信号（以下、ＢＵＦＣＴＬ信号と記す）とエマー
ジェンシー・コントロール信号（以下、ＥＭＡＣＴＬ信
号と記す）とを出力する。各バス開閉器は、これらの制
御信号にしたがって動作する。各動作モ−ドの詳細につ
いては後述するが、転送制御部１４を例にとって、この
動作モ−ドを簡単に説明する。

【００３０】第１の動作モ−ドでは、転送制御部１４は
アイドル状態にある。アイドル状態とは、転送制御部１
４がＤＲＡＭ１２またはＤＲＡＭ１３へのアクセスを行
っていない状態である。このモ−ドにおいては、転送制
御部１４は、ＢＵＦＣＴＬ信号をハイレベル（以下、
「Ｈｉ」と記す）に設定し、ＥＭＡＣＴＬ信号をロ−レ
ベル（以下、「Ｌｏｗ」）に設定する。動作モ−ドと制
御信号との関係は、図８に示される。以下、図８を用い
て説明する。

【００３１】第２の動作モ−ドでは、転送制御１４は、
ＤＲＡＭ１２へアクセスしている状態にある。このモ−
ドにおいては、転送制御部１４は、ＢＵＦＣＴＬ信号を
「Ｈｉ」に設定し、ＥＭＡＣＴＬ信号を「Ｌｏｗ」に設
定する。

【００３２】第３の動作モ−ドでは、転送制御１４は、
ＤＲＡＭ１３へアクセスしている状態にある。このモ−
ドにおいては、転送制御部１４は、ＢＵＦＣＴＬ信号を
「Ｌｏｗ」に設定し、ＥＭＡＣＴＬ信号を「Ｌｏｗ」に
設定する。尚、このとき転送制御部１５は、転送制御部
１４のＤＲＡＭ１３へのアクセスを許容している動作モ
−ド（後述する第５の動作モ−ド）にある。

【００３３】第４の動作モ−ドにおいては、転送制御部
１４は、何らかの原因でコントロ−ラ１１側に障害が生
じている際に、ＤＲＡＭ１３へのアクセスを実行してい
る状態にある。このモ−ドにおいては、転送制御部１４
は、ＢＵＦＣＴＬ信号を「Ｌｏｗ」に設定し、ＥＭＡＣ
ＴＬ信号を「Ｈｉ」に設定する。

【００３４】第５の動作モ−ドは、転送制御部１５のＤ
ＲＡＭ１２へのアクセスを許容するモ−ドである。この
モ−ドにおいては、転送制御部１４は、ＢＵＦＣＴＬ信
号を「Ｌｏｗ」に設定し、ＥＭＡＣＴＬ信号を「Ｌｏ
ｗ」に設定する。

【００３５】つぎに、各動作モ−ドに共通な転送制御部
１４、１５の基本動作について、図３を用いて説明す
る。

【００３６】図３のＳ３０１において、転送制御部１
４、１５のそれぞれは、その動作モ−ドに応じて、出力
する信号（ＢＵＦＣＴＬ信号およびＥＭＡＣＴＬ信号）
を選択する。そして、転送制御部１４、１５のそれぞれ
は、Ｓ３０２、Ｓ３０３において、選択した制御信号を
出力する。具体的には、Ｓ３０２では、コントロ−ルバ
スおよびアドレスバスに関するバス開閉器の設定が行わ
れ、Ｓ３０３では、デ−タバスに関するバス開閉器の設
定が行われる。そして、これらのバス開閉器が設定され
ることにより中継回路２における通信経路が確定される
（Ｓ３０４）。

【００３７】各転送制御部は、必要に応じて、ＲＡＳ信
号およびＣＡＳ信号をアクティブにし（Ｓ３０５）、目
的のＤＲＡＭのアドレスを確定する（Ｓ３０６）。その
後、各転送制御部は、アドレスを確定したＤＲＡＭに対
しリ−ド／ライトアクセスを実行する（Ｓ３０７）。

【００３８】つぎに、図１を用いて、転送制御部１４、
１５の各動作モ−ドについてさらに説明する。転送制御
部１４の動作モ−ドの設定は、例えば、コントロ−ラ１
０が備えるＣＰＵ（ここでは図示せず）が行い、また、
転送制御部１５の動作モ−ドの設定は、コントロ−ラ１
１が備えるＣＰＵ（ここでは図示せず）が行う。

【００３９】転送制御部１４、１５のそれぞれが第１の
動作モ−ドを設定された場合、転送制御部１４は、ＢＵ
ＦＣＴＬ信号を「Ｈｉ」に設定し、ＥＭＡＣＴＬ信号を
「Ｌｏｗ」に設定する。一方、転送制御部１５において
も、ＢＵＦＣＴＬ信号を「Ｈｉ」に設定し、ＥＭＡＣＴ
Ｌ信号を「Ｌｏｗ」に設定する。

【００４０】したがって、ＮＯＴゲ−ト４３の出力は、
「Ｈｉ」に設定され、ＮＡＮＤゲ−ト４４の出力は、
「Ｌｏｗ」に設定される。すると、ＮＡＮＤゲ−ト４４
からの出力を受けるバス開閉器１６、２２、２８は、イ
ネ−ブルとなる。イネ−ブルとなることにより、各バス
開閉器は、バスの接続を行う。同様に、ＮＯＴゲ−ト４
２の出力は、「Ｈｉ」に設定され、ＮＡＮＤゲ−ト４５
の出力は、「Ｌｏｗ」に設定される。すると、ＮＡＮＤ
ゲ−ト４５からの出力を受けるバス開閉器１７、２３、
２９は、イネ−ブルとなる。

【００４１】また、ＮＯＴゲ−ト３８は、ＮＡＮＤゲ−
ト４４からの「Ｌｏｗ」の出力を受けて、出力を「Ｈ
ｉ」に設定する。そして、この出力を受けるバス開閉器
２０、２６、３２のそれぞれは、ディスエ−ブルとな
る。同様に、ＮＯＴゲ−ト３９は、ＮＡＮＤゲ−ト４５
からの「Ｌｏｗ」の出力を受けて、出力を「Ｈｉ」にす
る。そして、この出力を受ける開閉回路２１、２７、３
３のそれぞれは、ディスエ−ブルとなる。

【００４２】一方、ＮＯＴゲ−ト３６は、ＮＡＮＤゲ−
ト４４の「Ｌｏｗ」の出力を受けて、出力を「Ｈｉ」に
設定する。バス開閉器１８、２４、３０は、この出力を
受けて、ディスエ−ブルとなる。同様に、ＮＯＴゲ−ト
３７は、ＮＡＮＤゲ−ト４５の「Ｌｏｗ」の出力を受け
て、出力を「Ｈｉ」に設定する。バス開閉器１９、２
５、３１は、この出力を受けて、ディスエ−ブルとな
る。

【００４３】これらの動作により、転送制御部１４が出
力するＤＲＡＭ１２への制御信号、アドレス信号、およ
び、デ−タ信号は、コントロ−ラ１１側へは出力されな
くなる。また、転送制御部１５の各信号についても同様
であり、コントロ−ラ１０側へは出力されなくなる。す
なわち、転送制御部１４、１５の各信号経路は、それぞ
れのコントロ−ラ内で閉じた状態になる。

【００４４】つぎに、転送制御部１４、１５のそれぞれ
が第２の動作モ−ドに設定された場合について説明す
る。

【００４５】第２の動作モ−ドでは、転送制御部１４
は、ＢＵＦＣＴＬ信号を「Ｈｉ」に設定し、ＥＭＡＣＴ
Ｌ信号を「Ｌｏｗ」に設定する。一方、転送制御部１５
においても、ＢＵＦＣＴＬ信号を「Ｈｉ」に設定し、Ｅ
ＭＡＣＴＬ信号を「Ｌｏｗ」に設定する。これらの動作
は、第１の動作モ−ドと同様である。そして、転送制御
部１４は、この状態において、ＤＲＡＭ１２へのアクセ
スを行い、転送制御部１５は、ＤＲＡＭ１３へのアクセ
スを行う。このＤＲＡＭへのアクセス動作について、転
送制御部１４を例にとって説明する。

【００４６】転送制御部１４は、ＤＲＡＭ１２のデ−タ
を読み込む際、まず、バス開閉器１６を介して、ＤＲＡ
Ｍ１２のＲＡＳ信号、ＷＥ信号、ＣＡＳ信号をアクティ
ブにし、バス開閉器２２を介して、ＤＲＡＭ１２のアド
レスを確定する。その後、転送制御部１４は、バス開閉
器２８を介して目的のデータをリードする。尚、転送制
御部１４は、ＤＲＡＭ１２のデ−タをリ−ドする際、Ｎ
ＯＴゲ−ト４０を介してＷＥ信号（図２参照）をバス開
閉器２８に出力している。したがって、バス開閉器２８
は、「Ｌｏｗ」の出力を受ける。バス開閉器２８が「Ｌ
ｏｗ」の出力を受けている間、バス開閉器２８のデータ
転送方向がＢ→Ａ（図１参照）となる。

【００４７】一方、ＤＲＡＭ１０にデ−タを書き込む際
には、転送制御部１４は、ＷＥ信号を用いてバス開閉器
２８に「Ｈｉ」の出力を行う。この間、バス開閉器２８
データの転送方向がＡ→Ｂとなる。そして、転送制御部
１４は、リード動作の場合と同じ信号経路を用いてＤＲ
ＡＭ１２のＲＡＳ信号、ＣＡＳ信号をアクティブにし、
アドレスを確定した後、目的のデータをＤＲＡＭ１２に
ライトする。

【００４８】つぎに、転送制御部１４が第３のモ−ドに
設定され、転送制御部１５が第５のモ−ドに設定された
場合について説明する。

【００４９】このとき転送制御部１４は、ＢＵＦＣＴＬ
信号を「Ｌｏｗ」に設定し、ＥＭＡＣＴＬ信号を「Ｌｏ
ｗ」に設定する。一方、転送制御部１５においても、Ｂ
ＵＦＣＴＬ信号を「Ｌｏｗ」に設定し、ＥＭＡＣＴＬ信
号をロ−レベル「Ｌｏｗ」に設定する。

【００５０】これらの設定により、コントロ−ラ１０の
コントロ−ルバスに関するバス開閉器においては、バス
開閉器１８、２０は、イネーブルとなり、バス開閉器１
６は、ディスエーブルとなる。一方、コントロ−ラ１１
のコントロ−ルバスに関するバス開閉器においては、バ
ス開閉器１９、２１は、イネーブルとなり、バス開閉器
１７は、ディスエーブルとなる。したがって、転送制御
部１４の制御信号は、ＤＲＡＭ１２に出力されることな
く、ＤＲＡＭ１３に出力される。

【００５１】また、コントロ−ラ１０のアドレスバスに
関するバス開閉器においては、バス開閉器２４、２６
は、イネーブルとなり、バス開閉器２２は、ディスエー
ブルとなる。一方、コントロ−ラ１１のアドレスバスに
関するバス開閉器においては、バス開閉器２５、２７
は、イネーブルとなり、バス開閉器２３は、ディスエー
ブルとなる。したがって、転送制御部１４のアドレス信
号は、ＤＲＡＭ１２に出力されることなく、ＤＲＡＭ１
３に出力される。

【００５２】また、コントロ−ラ１０のデ−タバスに関
するバス開閉器においては、バス開閉器３０、３２は、
イネーブルとなり、バス開閉器２８は、ディスエーブル
となる。一方、コントロ−ラ１１のデ−タバスに関する
バス開閉器においては、バス開閉器３１、３３は、イネ
ーブルとなり、バス開閉器２９は、ディスエーブルとな
る。したがって、転送制御部１４のデ−タ信号は、ＤＲ
ＡＭ１２に出力されることなく、ＤＲＡＭ１３に出力さ
れる。

【００５３】このような信号経路を確立された後、転送
制御部１４は、転送制御部１５と同期をとりながら、Ｄ
ＲＡＭ１３をアクセスする。尚、同期をとるための信号
は、前述した信号線４を介して送受される。

【００５４】そして、転送制御部１４は、ＷＥ信号の出
力により、バス開閉器３０、３３の転送方向をＢ→Ａに
設定し、ＤＲＡＭ１３のデ−タを読み込む。また、転送
制御部１４は、バス開閉器３０、３３の転送方向をＡ→
Ｂに設定し、ＤＲＡＭ１３へデ−タを書き込む。

【００５５】つぎに、転送制御部１４が第４の動作モ−
ドに設定された場合ついて説明する。転送制御部１４へ
の第４の動作モ−ドの設定は、コントロ−ラ１１に何ら
かの障害が検出された場合に行われる。そして、転送制
御部１４は、コントロ−ラ１１に障害が生じた場合で
も、ＤＲＡＭ１３にアクセスすることができる。第４の
動作モ−ドでは、転送制御部１４は、ＢＵＦＣＴＬ信号
を「Ｌｏｗ」に設定し、ＥＭＡＣＴＬ信号を「Ｈｉ」に
設定する。一方、転送制御部１５は、ＢＵＦＣＴＬ信号
を「Ｌｏｗ」に設定し、ＥＭＡＣＴＬ信号を「Ｈｉ」に
設定する。尚、転送制御部１４、１５がこれらを設定し
た場合、転送制御部１４がＤＲＡＭ１３をアクセスする
信号経路は第３の動作モ−ドと同様になる。ただし、転
送制御部１４は、第４の動作モ−ドに設定された場合、
転送制御部１５との同期をとらずにＤＲＡＭ１３へのア
クセスが可能となる。

【００５６】つぎに、本実施例のコントロ−ラシステム
の運用について説明する。

【００５７】本実施例のコントロ−ラシステムの運用方
法としては、一方のコントロ−ラを機能させ、他方のコ
ントロ−ラは、予備として扱うシングル運用と、両方の
コントロ−ラを機能させるデュアル運用とがある。シン
グル運用を実現するためには、転送制御部１４、１５の
それぞれを第１の動作モ−ドにし、その後一方のコント
ロ−ラに対してのみＤＲＡＭへのアクセス要求を行えば
実現することができる。

【００５８】つぎに、デュアル運用について、図１およ
び図４を用いて説明する。

【００５９】尚、転送制御部１４、１５の動作モ−ドの
設定、および、ＤＲＡＭのデ−タのリ−ド／ライトの指
示については、例えば、前述した各ＣＰＵにより行われ
る。

【００６０】図４のＳ４００において、コントローラ１
０、１１は、それぞれ独立的に動作している。即ち、転
送制御部１４、１５のそれぞれは、第１または第２の動
作モ−ドにある。つまり、転送制御部１４は、コントロ
−ラ１０が備えるＣＰＵからの指示を受け付けて、ＤＲ
ＡＭ１２のリ−ド／ライトを行い、転送制御部１５は、
コントロ−ラ１１が備えるＣＰＵからの指示を受け付け
て、ＤＲＡＭ１３のリ−ド／ライトを行う。

【００６１】Ｓ４０１において、一方のコントロ−ラの
転送制御部は、他方のコントロ−ラのＤＲＡＭをリード
／ライトアクセスするよう指示する信号を受け付ける。
以下、転送制御部１４がＤＲＡＭ１３をアクセスする場
合を例にとって説明する。尚、各転送制御部は、前述の
リード／ライトアクセスを指示する信号が与えられるま
で、第１または２の動作モ−ドにある（Ｓ４０９）。

【００６２】Ｓ４０２において、転送制御部１４は、転
送制御部１５に信号線４を介してリクエスト信号（以
下、ＲＥＱ信号と記す）を送出する。

【００６３】Ｓ４０３において、転送制御部１５は、転
送制御部１４からのＲＥＱ信号を受け付けて、現在、コ
ントロ−ラ１１のＣＰＵから、ＤＲＡＭ１３のデ−タの
リ−ド／ライトの指示を受け付けているかどうかを判断
する。転送制御部１５は、リ−ド／ライトの指示を受け
付けていた場合、その指示に応じてリ−ドアクセスまた
はライトアクセスを行う（Ｓ４０４）。転送制御部１５
は、アクセス終了後（Ｓ４０５）、Ｓ４０６の処理を行
う。また、転送制御部１５は、Ｓ４０３において、リ−
ド／ライトの指示を受け付けていない場合、Ｓ４０４、
Ｓ４０５の処理は行わず、このＳ４０６の処理を行う。
Ｓ４０６において、転送制御部１５は、転送制御部１４
にアクノリッジ信号（ＡＣＫ信号）を出力する。

【００６４】転送制御部１４は、このＡＣＫ信号を受け
とって、ＤＲＡＭ１３に対してリードアクセスまたはラ
イトアクセスを実行する（Ｓ４０７）。転送制御部１４
は、このリード／ライトアクセスを終了後（Ｓ４０
８）、Ｓ４０１の処理を行う。

【００６５】つぎに、本発明に係るコントロ−ラシステ
ムをディスクアレイに適用した場合の実施例を図５を用
いて説明する。

【００６６】図５には、ディスクアレイ５７を構成する
複数のディスクドライブ装置７０〜７４と、本発明に係
るコントロ−ラシステム１と、コントロ−ラシステム１
に指示を与える上位計算機３が示されている。ディスク
アレイ５７は、上位計算機３から送られるデ−タをディ
スクドライブ装置７０〜７４にストライピングして格納
する。尚、ディスクドライブ装置７４は、パリティ専用
のディスクドライブ装置である。コントロ−ラシステム
１は、前述したように、２つのコントロ−ラ１０、１１
から構成される。図５に示すように、これらのコントロ
−ラは、それぞれ同じ構成要素を持っている。

【００６７】コントロ−ラ１０は、上位計算機３とデー
タの送受を行うためのインタフェ−ス装置５０と、各デ
ィスクドライブ装置に接続されるインタフェ−ス装置６
０〜６４と、コントロ−ラ１１とデ−タの送受を行うた
めの中継回路２と、上位計算機３からインタフェ−ス装
置５０を介して送られるデ−タ、および、ディスクアレ
イ５７からインタフェ−ス装置６０〜６４を介して送ら
れるデ−タを一時的に格納するバッファ、例えばＤＲＡ
Ｍ１２と、中継回路２の制御を行う転送制御部１４と、
中央処理ユニット（以下、ＣＰＵと記す）５２と、ＣＰ
Ｕ制御部５４とを有する。ＤＲＡＭ１２、中継回路２、
および、転送制御部１４については既に記述したので詳
細な説明は省く。

【００６８】ＣＰＵ制御部５４は、ＣＰＵ通信経路５６
を介してコントロ−ラ１１が有するＣＰＵ制御部５５に
接続されている。インタフェ−ス装置６０〜６４と、転
送制御部１４は、それぞれＣＰＵバス５８およびデ−タ
バス５９に接続されている。インタフェ−ス装置５０と
ＣＰＵ制御部５４は、ＣＰＵバス５８に接続されてい
る。また、インタフェ−ス装置５０は、転送制御部１４
に接続されている。デ−タバス５９には、各ディスクド
ライブ装置の書き込みデ−タや読み込みデ−タが流れ
る。また、ＤＲＡＭ１２は、上位計算機３とディスクア
レイ５７との間でデ−タの転送が行われる際のキャッシ
ュとしての役割を果たす。

【００６９】ＣＰＵ５２は、コントロ−ラ１０の各部位
の統括制御を行う。具体的には、上位計算機３から送ら
れるコマンドを解釈する処理、ディスクドライブ装置７
４に記憶させるパリティデータを生成する処理、インタ
フェ−ス装置６０〜６４を介してディスクアレイ５７を
制御する処理、コントロ−ラ１０内の障害を検出する処
理、転送制御部１４にデ−タの転送処理をさせる処理等
を行う。また、ＣＰＵ５２の制御信号は、ＣＰＵ制御部
５４を介してＣＰＵバス５８に出力される。

【００７０】尚、本実施例では、インタフェ−ス装置５
０、６０〜６４に、ディスクドライブ装置のインタフェ
−ス装置として広く用いられているスモール・コンピュ
ータ・システム・インタフェース（図５において、ＳＣ
ＳＩと記す）コントローラを用いている。もちろん、こ
れ以外の装置を用いてもよい。

【００７１】つぎに、このコントロ−ラシステムの動作
フロ−について、図５および図６を用いて説明する。

【００７２】Ｓ６００では、コントロ−ラ１０のみが運
用されており、コントロ−ラシステム１としてはシング
ル運用の状態にある。このとき、ＣＰＵ５２は、コント
ロ−ラ１０内の障害、例えば、インタフェ−ス装置６０
〜６４に障害が発生しているかどうかをモニタする。そ
して、ＣＰＵ５２は、このモニタ結果を示す情報をＣＰ
Ｕ制御部５４に送る。ＣＰＵ制御部５４は、この情報を
ＣＰＵ通信経路５６を介してＣＰＵ制御部５５に送信す
る。ＣＰＵ５３は、ＣＰＵ制御部５５を介してＣＰＵ５
２のモニタ結果を把握する。一方、ＣＰＵ５３において
も、同様な処理を行い、コントロ−ラ１１内のモニタ結
果をＣＰＵ５２に送る。また、各ＣＰＵは、ＣＰＵ通信
経路５６を介して相手のＣＰＵの異常も検出することが
できる。

【００７３】以下に、ＣＰＵ５３がコントロ−ラ１０内
の異常を検出した場合のフロ−を記述する。

【００７４】図６のＳ６０１において、ＣＰＵ５３がコ
ントロ−ラ１０内の障害を判断した場合、ＣＰＵ５３
は、コントロ−ラ１０の障害の発生をインタフェ−ス装
置５１を介して、上位計算機３に通知する。

【００７５】Ｓ６０２において、上位計算機３は、コン
トロ−ラ１０の障害の発生を確認した後、転送制御部１
４、１５のそれぞれにリ−ドコマンドまたはライトコマ
ンドを送る。尚、転送制御部１４へのリ−ド／ライトコ
マンドは、障害の発生を確認するために送られる。

【００７６】Ｓ６０３において、転送制御部１５は、受
け付けたコマンドがリ−ドコマンドなのかライトコマン
ドなのかを判断する。転送制御部１５は、ライトコマン
ドであることを判断した場合、Ｓ６０４の処理を行い、
リ−ドコマンドであることを判断した場合、Ｓ６１５の
処理を行う。

【００７７】Ｓ６０４において、転送制御部１５は、上
位計算機３からインタフェ−ス装置５１経由で送られる
ライトデ−タをＤＲＡＭ１３に書き込む。そして、デ−
タ転送制御部１５は、ライトデ−タのＤＲＡＭ１３への
書き込みが終了した場合（Ｓ６０５）、書き込み終了を
示すコマンドを上位計算機３に送る（Ｓ６０６）。ま
た、ＣＰＵ５３は、ライトデ−タの書き込みが終了する
前に、ＤＲＡＭ１３の空き容量が無くなったことを判断
した場合（Ｓ６０７）、転送制御部１５を第４の動作モ
−ドに設定し、ＣＰＵ通信経路５６を介して転送制御部
１４を第４の動作モ−ドに設定する（Ｓ６０８）。

【００７８】Ｓ６０９において、ＣＰＵ５３は、中継回
路２を介してＤＲＡＭ１２にアクセスする。Ｓ６１０に
おいて、ＣＰＵ５３は、ＤＲＡＭ１２に、今回の書き込
みデ−タと同じ論理ブロックアドレス（以下、ＬＢＡと
記す）及び同じブロックサイズを持つ旧いライトデータ
があるか否かを判断する。ＣＰＵ５３は、同じＬＢＡ及
び同じブロックサイズを持つ旧いライトデータがあるこ
とを判断した場合、Ｓ６１１の処理を行う。Ｓ６１１に
おいて、ＣＰＵ５３は、ＤＲＡＭ１２に旧いライトデ−
タに対応するパリティが存在するか否かを判断する。Ｃ
ＰＵ５３は、このパリティが存在することを判断した場
合、Ｓ６１２において、このパリティと、今回の書き込
みデ−タと、旧いライトデ−タとの排他的論理和を計算
し、新しいパリティを算出する。Ｓ６１３において、Ｃ
ＰＵ５３は、算出した新しいパリティと、今回の書き込
みデ−タをディスクアレイ５７にライトする。

【００７９】一方、Ｓ６１０において、ＤＲＡＭ１２に
旧いライトデ−タを持たないことを判断した場合、ＣＰ
Ｕ５３は、ディスクアレイ５７に、今回のライトデ−タ
を書き込む。また、Ｓ６１１において、旧いライトデ−
タに対応するパリティが存在しないことを判断した場
合、ＣＰＵ５３は、Ｓ６１４において、この旧いライト
デ−タに対応するパリティをディスクアレイ５７からリ
−ドする。

【００８０】一方、Ｓ６０３において、リ−ドコマンド
であることを判断した場合、ＣＰＵ５３は、Ｓ６１５に
おいて、転送制御部１４、１５をそれぞれ第４の動作モ
−ドに設定する。Ｓ６１６において、ＣＰＵ５３は、中
継回路２を介してＤＲＡＭ１２にアクセスする。Ｓ６１
７において、ＣＰＵ５３は、要求するリ−ドデ−タに対
応する、ＬＢＡ及びブロックサイズを持つデータがＤＲ
ＡＭ１２に存在するか否かを判断する。そして、ＣＰＵ
５３は、一致するデ−タがあればこのデ−タを読み込み
（Ｓ６１８）、ＤＲＡＭ１２に要求するデ−タが存在し
ない場合は、ディスクアレイ５７からデ−タを読み込む
（Ｓ６１９）。

【００８１】このように、本実施例では、未障害のコン
トローラが、障害が発生したコントローラのＤＲＡＭに
直接アクセスできるので、障害が発生したコントローラ
のＤＲＡＭのデ−タにキャッシュヒットさせることがで
きる。即ち、一方のコントロ−ラに障害が発生した際の
ディスクアレイへのアクセス性能を改善できる。

【００８２】つぎに、本実施例のコントローラシステム
の実装例について説明する。

【００８３】図７に示すように、本実施例のコントロー
ラシステムは、各コントローラを構成する電子部品を、
それぞれ１枚の電気回路基板に実装することも可能であ
る。図７において、コントロ−ラボ−ド５には、コント
ロ−ラ１０に関する各構成要素、例えば、ＣＰＵ、ＤＲ
ＡＭ、転送制御部、上位、下位インタフェ−ス装置等の
電子部品が実装されている。また、コントロ−ラボ−ド
６には、コントロ−ラ１１に関する構成要素が実装され
ている。そして、各コントロ−ラボードは、バックプレ
−ンコネクタ４９に装着される。バックプレ−ンコネク
タ４９は、各コントロ−ラボ−ドを接続する信号線がま
とめられている。そして、本実施例のコントローラシス
テムを、バックプレ−ンコネクタ４９を介して、上位計
算機やディスクドライブ装置に接続してもよい。さら
に、各コントロ−ラボ−ドに、バックプレ−ンコネクタ
４９への出力をハイインピ−ダンス状態にできるバス開
閉器、例えば、スリ−ステ−トまたはオ−プンコレクタ
を設ければ、各コントロ−ラボ−ドの活線挿抜を実現す
ることができる。尚、活線挿抜を行う場合には、転送制
御部１４、１５のそれぞれを第１の動作モ−ドに設定す
る。

【００８４】

【発明の効果】本発明のコントロ−ラシステムによれ
ば、一方のコントロ−ラが他方のコントロ−ラのメモリ
を直接アクセスできる。そして、一方のコントロ−ラに
障害が発生した際、障害が発生したコントローラのメモ
リに残っているデータを失うことなく、未障害のコント
ローラより読み出すことができる。

【００８５】

【図面の簡単な説明】

【図１】本発明に係るコントロ−ラシステムの構成図。

【図２】本発明に係るＤＲＡＭのタイミングチャート。

【図３】本発明に係るコントロ−ラシステムの基本動作
を示すフローチャート。

【図４】本発明に係るコントロ−ラシステムのデュアル
運用時の基本動作を示すフローチャート。

【図５】本発明に係るコントロ−ラシステムをディスク
アレイに用いた場合の構成図。

【図６】本発明に係るコントロ−ラシステムをディスク
アレイに用いた場合の動作を示すフローチャート。

【図７】本発明に係るコントロ−ラシステムの実装例を
示す構成図。

【図８】本発明に係るコントロ−ラシステムの制御信号
に関する図表。

【図９】従来のデュアルコンピュ−タシステムの構成
図。

【符号の説明】

１：コントロ−ラシステム、 ２：中継回路、 ３：上
位計算機、 ４：信号線、 ５、６：コントロ−ラボ−
ド、 １０、１１：コントローラ、 １２、１３：ＤＲ
ＡＭ、 １４、１５：転送制御部、 １６〜２１：ＤＲ
ＡＭの制御信号信号に関するバス開閉器、 ２２〜２
７：ＤＲＡＭのアドレス信号に関するバス開閉器、 ２
８〜３３：ＤＲＡＭのデータ信号に関するバス開閉器、
３４〜４３：ＮＯＴゲ−ト、 ４４、４５：ＮＡＮＤ
ゲ−ト、 ４６：コントロ−ルバス、 ４７：アドレス
バス、 ４８：デ−タバス、 ４９：バックプレ−ンコ
ネクタ、 ５０、５１：インタフェ−ス装置、 ５２、
５３：ＣＰＵ、 ５４、５５：ＣＰＵ制御部、 ５６：
ＣＰＵ通信経路、 ５７：ディスクアレイ、 ５８：デ
ータバス、 ５９：ＣＰＵバス、 ６０〜６９：インタ
フェ−ス、 ７０〜７４：ディスクドライブ装置、 １
０１：メインＣＰＵ、 １０２：サブＣＰＵ、１０３：
メインメモリ、 １０４：サブメモリ、 １０５：ＣＰ
Ｕバス、 １０６：メモリバス、 １０７：ＣＰＵバス
接続スイッチ、 １０８：メモリバス接続スイッチ、

───────────────────────────────────────────────────── フロントページの続き (72)発明者 本田 聖志 神奈川県川崎市麻生区王禅寺1099 株式会 社日立製作所システム開発研究所内

Claims (6)

【特許請求の範囲】
1. 【請求項１】上位装置から下位装置へのアクセスを、そ
   れぞれ制御する２つのコントロ−ラを有するコントロ−
   ラシステムにおいて、 各コントロ−ラは、前記上位装置を接続する上位インタ
   フェ−スと、前記下位装置を接続する下位インタフェ−
   スと、前記上位インタフェ−スより受け取った前記上位
   装置よりのアクセス要求に応じて、前記下位装置の動作
   を制御する制御手段と、前記上位装置と前記下位装置間
   で転送するデ−タを一旦記憶するメモリと、前記メモリ
   と前記上位インタフェ−スと前記下位インタフェ−スと
   に接続し、前記メモリと前記上位インタフェ−ス間、お
   よび、前記メモリと前記下位インタフェ−ス間のデ−タ
   の転送を制御する転送制御手段とを有し、 前記コントロ−ラシステムは、 前記２つのメモリの任意の一方のメモリを、他方のメモ
   リを有するコントロ−ラの転送制御手段に、選択的に、
   他方のメモリに代えて接続する中継回路と、 所定の状況下で、特定のコントロ−ラの転送制御手段と
   他方のコントロ−ラの前記メモリとを接続するように前
   記中継回路を制御し、前記特定のコントロ−ラの転送制
   御手段に、他方のコントロ−ラの前記メモリと前記特定
   のコントロ−ラの上位インタフェ−ス間、および、他方
   のコントロ−ラの前記メモリと前記特定のコントロ−ラ
   の下位インタフェ−ス間のデ−タの転送を制御させる切
   り換え手段とを有することを特徴とするコントロ−ラシ
   ステム。
2. 【請求項２】請求項１において、 前記２つのコントロ−ラのそれぞれの障害を検出する検
   出手段をさらに有し、前記検出手段が一方のコントロ−
   ラの障害を検出した場合には、前記切り換え手段は、他
   方のコントロ−ラの転送制御手段と、障害が発生した一
   方のコントロ−ラのメモリとを接続するように前記中継
   回路を制御することを特徴とするコントロ−ラシステ
   ム。
3. 【請求項３】請求項１または２において、 前記２つのコントロ−ラの、それぞれのメモリについ
   て、空き容量が不足しているか否かを判断する判断手段
   をさらに有し、前記判断手段が一方のコントロ−ラのメ
   モリの空き容量が不足していることを判断した場合に
   は、前記切り換え手段は、前記一方のコントロ−ラの転
   送制御手段と、他方のコントロ−ラのメモリとを接続す
   るように前記中継回路を制御することを特徴とするコン
   トロ−ラシステム。
4. 【請求項４】請求項１、２または３において、 前記２つのコントローラの、それぞれの下位インタフェ
   −スは、同一の下位装置に接続することを特徴とするコ
   ントロ−ラシステム。
5. 【請求項５】請求項４において、 前記下位装置は、前記上位装置が用いるデ−タを記憶す
   る記憶装置であり、 前記記憶装置は、複数のディスク装置から構成されるデ
   ィスクアレイであることを特徴とするコントロ−ラシス
   テム。
6. 【請求項６】請求項１、２、３、４または５において、 前記コントロ−ラのそれぞれは、少なくとも、前記転送
   制御手段と、前記制御手段と、前記メモリと、前記上位
   インタフェ−スと、前記下位インタフェ−スとを構成す
   る電子部品を、１枚の電気回路基板上に実装したコント
   ロ−ラボ−ドであって、 前記コントロ−ラシステムは、一部の入出力信号に関し
   電気的に接続された２つのコネクタと、前記２つのコネ
   クタに、それぞれ脱着可能に装着された２枚の前記コン
   トラ−ラボ−ドとを有し、 前記各コントロ−ラボ−ドは、前記コネクタへの全出力
   を強制的にハイインピ−ダンス状態にする出力制御手段
   を有することを特徴とするコントロ−ラシステム。