JPH08228001A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08228001A JPH08228001A JP7279200A JP27920095A JPH08228001A JP H08228001 A JPH08228001 A JP H08228001A JP 7279200 A JP7279200 A JP 7279200A JP 27920095 A JP27920095 A JP 27920095A JP H08228001 A JPH08228001 A JP H08228001A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ＩＧＢＴ素子を形成するための半導体基板の
エピタキシャル層を改善し、正常動作の際、ラッチアッ
プを減らすことによって安全動作領域及び短絡耐量を増
加して半導体装置の信頼性を向上させる。 【解決手段】 Ｐ+ シリコン基板と第１導電型の高濃度
不純物からなる第１エピタキシャル層と第１導電型の低
濃度不純物からなる第２エピタキシャル層からなる半導
体基板と、第２エピタキシャル層の上部表面の部位に形
成されたＰ- ウェルと、Ｐ- ウェルに含まれて形成され
た活性領域と、Ｐ- ウェルのエッジの一部に重畳され、
絶縁酸化膜を介在して半導体基板上に形成されたゲート
電極とを備え、Ｐ- ウェルの下部に対応する第１エピタ
キシャル層は第１導電型の低濃度不純物層、ゲート電極
の下部に対応する第１エピタキシャル層は第１導電型の
高濃度不純物層からなり、第１エピタキシャル層は水平
方向にＮ+ 及びＮ- 不純物層が交互に形成される。
エピタキシャル層を改善し、正常動作の際、ラッチアッ
プを減らすことによって安全動作領域及び短絡耐量を増
加して半導体装置の信頼性を向上させる。 【解決手段】 Ｐ+ シリコン基板と第１導電型の高濃度
不純物からなる第１エピタキシャル層と第１導電型の低
濃度不純物からなる第２エピタキシャル層からなる半導
体基板と、第２エピタキシャル層の上部表面の部位に形
成されたＰ- ウェルと、Ｐ- ウェルに含まれて形成され
た活性領域と、Ｐ- ウェルのエッジの一部に重畳され、
絶縁酸化膜を介在して半導体基板上に形成されたゲート
電極とを備え、Ｐ- ウェルの下部に対応する第１エピタ
キシャル層は第１導電型の低濃度不純物層、ゲート電極
の下部に対応する第１エピタキシャル層は第１導電型の
高濃度不純物層からなり、第１エピタキシャル層は水平
方向にＮ+ 及びＮ- 不純物層が交互に形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係わ
り、より詳しく説明すると、半導体基板のエピタキシャ
ル層の構造を改善したＩＧＢＴ(Insulated Gate Bipola
r Transistor) 及びその製造方法に関する。
り、より詳しく説明すると、半導体基板のエピタキシャ
ル層の構造を改善したＩＧＢＴ(Insulated Gate Bipola
r Transistor) 及びその製造方法に関する。
【０００２】
【従来の技術】一般的に、ＩＧＢＴの基本的な構造は電
力用MOSFETの基本構造においてコレクタ（ドレーン）側
のＮ+ 層をＰ+ 層に変更し、ＰＮ接合を１個追加した形
態で構成される。
力用MOSFETの基本構造においてコレクタ（ドレーン）側
のＮ+ 層をＰ+ 層に変更し、ＰＮ接合を１個追加した形
態で構成される。
【０００３】従来のＩＧＢＴの基本となる半導体基板
（ウェーハ）は添付図面の図６で示しているとおり、３
価のイオンが高濃度でドーピングされたＰ+ シリコン基
板１１上に５価のＮ型イオンが高濃度でドーピングされ
たＮ+ エピタキシャル層１２と低濃度でドーピングされ
たＮ- エピタキシャル層１３を二重エピタキシャル成長
法を利用して上からＮ- 、Ｎ+ 層の二重エピタキシャル
構造を有するように作製されている。
（ウェーハ）は添付図面の図６で示しているとおり、３
価のイオンが高濃度でドーピングされたＰ+ シリコン基
板１１上に５価のＮ型イオンが高濃度でドーピングされ
たＮ+ エピタキシャル層１２と低濃度でドーピングされ
たＮ- エピタキシャル層１３を二重エピタキシャル成長
法を利用して上からＮ- 、Ｎ+ 層の二重エピタキシャル
構造を有するように作製されている。
【０００４】図７は、図６の半導体基板の垂直断面に従
う不純物濃度分布及び勾配を示したものであって、接合
間不純物濃度の勾配が急に現われることが解る。また、
図８は従来の方法で形成された前記半導体基板にＰ- ウ
ェル１４、エミッタ領域１５及び絶縁酸化膜１６が介在
されたゲート電極１７を備えるＩＧＢＴの基本構造を示
している。未説明の符号１８はエミッタ電極である。
う不純物濃度分布及び勾配を示したものであって、接合
間不純物濃度の勾配が急に現われることが解る。また、
図８は従来の方法で形成された前記半導体基板にＰ- ウ
ェル１４、エミッタ領域１５及び絶縁酸化膜１６が介在
されたゲート電極１７を備えるＩＧＢＴの基本構造を示
している。未説明の符号１８はエミッタ電極である。
【０００５】前記構造を有する従来のＩＧＢＴにおいて
はターンオンの際、Ｐ+ 層１１からＮ- 層１３に注入さ
れる正孔は伝導度変調効果によって電子を引っ張るので
Ｎ-層１３の電子密度が増加し、Ｎ- 層１３の抵抗を下
げる。
はターンオンの際、Ｐ+ 層１１からＮ- 層１３に注入さ
れる正孔は伝導度変調効果によって電子を引っ張るので
Ｎ-層１３の電子密度が増加し、Ｎ- 層１３の抵抗を下
げる。
【０００６】しかしながら、かかる構造はサイリスタ(P
NPN)構造が寄生的に生じるのでゲートの制御機能を喪失
して熱破壊に達するラッチアップ(latch-up)現象が発生
し得る。
NPN)構造が寄生的に生じるのでゲートの制御機能を喪失
して熱破壊に達するラッチアップ(latch-up)現象が発生
し得る。
【０００７】また、前記Ｎ+ エピタキシャル層１２をエ
ピタキシャル成長法で形成する場合、Ｎ+ エピタキシャ
ル層１２の全体に高濃度不純物を均一に維持させるため
の技術的な難しさがあり、前記Ｎ+ エピタキシャル層１
２を形成した後、低濃度のＮ- エピタキシャル層１３を
成長させる時、Ｎ+ エピタキシャル層１２の表面に残留
する不純物が低濃度のＮ- エピタキシャル層１３に影響
を及ぼすので不純物の濃度の調節が容易でなく、エピタ
キシャル成長法で作製された半導体基板を用いたＩＧＢ
Ｔの場合、安全動作領域(safe operating area) が狭
く、短絡耐量(short circuit stability) が小さいこと
によって、システムにおける適用範囲に大きな制限を受
ける。
ピタキシャル成長法で形成する場合、Ｎ+ エピタキシャ
ル層１２の全体に高濃度不純物を均一に維持させるため
の技術的な難しさがあり、前記Ｎ+ エピタキシャル層１
２を形成した後、低濃度のＮ- エピタキシャル層１３を
成長させる時、Ｎ+ エピタキシャル層１２の表面に残留
する不純物が低濃度のＮ- エピタキシャル層１３に影響
を及ぼすので不純物の濃度の調節が容易でなく、エピタ
キシャル成長法で作製された半導体基板を用いたＩＧＢ
Ｔの場合、安全動作領域(safe operating area) が狭
く、短絡耐量(short circuit stability) が小さいこと
によって、システムにおける適用範囲に大きな制限を受
ける。
【０００８】
【発明が解決しようとする課題】かかる問題点に基づい
て前記安全動作領域を広めるための一つの方法として従
来にはＮ- エピタキシャル層の厚さをより広めて非パン
チスルー(non punch through) の動作の形態を持たせる
構造を利用している。かかる形態の従来のＩＧＢＴの構
成は図９に示したとおり、短絡耐量を高め、より広い安
全動作領域を確保するためＰ+ シリコン基板２１上にＮ
- 層２２が厚く形成された半導体基板と、前記半導体基
板の表面部位上に形成されたＰ- ウェル２３と、活性領
域２４及び絶縁酸化膜２５が介在されたゲート電極２６
とを前記半導体基板上に適切に形成することによって非
パンチスルーを誘導する構造からなっており、かかる非
パンチスルーの動作の形態のＩＧＢＴ素子においては不
要な飽和電圧を上昇させるという問題点がある。
て前記安全動作領域を広めるための一つの方法として従
来にはＮ- エピタキシャル層の厚さをより広めて非パン
チスルー(non punch through) の動作の形態を持たせる
構造を利用している。かかる形態の従来のＩＧＢＴの構
成は図９に示したとおり、短絡耐量を高め、より広い安
全動作領域を確保するためＰ+ シリコン基板２１上にＮ
- 層２２が厚く形成された半導体基板と、前記半導体基
板の表面部位上に形成されたＰ- ウェル２３と、活性領
域２４及び絶縁酸化膜２５が介在されたゲート電極２６
とを前記半導体基板上に適切に形成することによって非
パンチスルーを誘導する構造からなっており、かかる非
パンチスルーの動作の形態のＩＧＢＴ素子においては不
要な飽和電圧を上昇させるという問題点がある。
【０００９】従って、本発明の目的は前記従来の技術の
問題点を解決するためのものであって、安全動作領域及
び短絡耐量を向上させ、ラッチアップ現象を改善したＩ
ＧＢＴ及びその製造方法を提供する。
問題点を解決するためのものであって、安全動作領域及
び短絡耐量を向上させ、ラッチアップ現象を改善したＩ
ＧＢＴ及びその製造方法を提供する。
【００１０】
【課題を解決するための手段】前記目的を達成するため
の本発明の好ましい１実施の形態の特徴は、ＩＧＢＴを
形成するための半導体基板の製造方法において、シリコ
ン基板上に低濃度の第１エピタキシャル層を成長させる
段階と、第１エピタキシャル層が成長した基板全面に高
濃度不純物をイオン注入する段階と、低濃度の第２エピ
タキシャル層を成長させる段階と、及び、前記第１エピ
タキシャル層の不純物濃度の勾配を調節する熱処理工程
を備え、ＩＧＢＴの安全動作領域を改善した点にある。
の本発明の好ましい１実施の形態の特徴は、ＩＧＢＴを
形成するための半導体基板の製造方法において、シリコ
ン基板上に低濃度の第１エピタキシャル層を成長させる
段階と、第１エピタキシャル層が成長した基板全面に高
濃度不純物をイオン注入する段階と、低濃度の第２エピ
タキシャル層を成長させる段階と、及び、前記第１エピ
タキシャル層の不純物濃度の勾配を調節する熱処理工程
を備え、ＩＧＢＴの安全動作領域を改善した点にある。
【００１１】また、前記目的を達成するための本発明の
好ましい他の実施の形態の特徴は、ＩＧＢＴを形成する
ための半導体基板の製造方法において、Ｐ+ シリコン基
板上に低濃度の第１エピタキシャル層を形成させる段階
と、前記第１エピタキシャル層上に熱酸化膜を形成させ
る段階と、感光膜パターンを形成して絶縁ゲートが形成
される領域に対応する前記熱酸化膜を除去する段階と、
高濃度不純物を前記した結果物の全面にイオン注入する
段階と、前記の残留した熱酸化膜を除去する段階と、及
び、低濃度の第２エピタキシャル層を形成する段階とを
備え、ＩＧＢＴのラッチアップ現象を改善した点にあ
る。
好ましい他の実施の形態の特徴は、ＩＧＢＴを形成する
ための半導体基板の製造方法において、Ｐ+ シリコン基
板上に低濃度の第１エピタキシャル層を形成させる段階
と、前記第１エピタキシャル層上に熱酸化膜を形成させ
る段階と、感光膜パターンを形成して絶縁ゲートが形成
される領域に対応する前記熱酸化膜を除去する段階と、
高濃度不純物を前記した結果物の全面にイオン注入する
段階と、前記の残留した熱酸化膜を除去する段階と、及
び、低濃度の第２エピタキシャル層を形成する段階とを
備え、ＩＧＢＴのラッチアップ現象を改善した点にあ
る。
【００１２】また、前記目的を達成するための本発明の
好ましいＩＧＢＴの特徴は、前記のとおり本発明の半導
体基板に形成されたＰ- ウェルと、前記Ｐ- ウェルに形
成された活性領域と、前記半導体基板上に絶縁酸化膜を
介在して構成されたゲート電極とを備えるように構成さ
れた点にある。
好ましいＩＧＢＴの特徴は、前記のとおり本発明の半導
体基板に形成されたＰ- ウェルと、前記Ｐ- ウェルに形
成された活性領域と、前記半導体基板上に絶縁酸化膜を
介在して構成されたゲート電極とを備えるように構成さ
れた点にある。
【００１３】
【発明の実施の形態】以下、前記構成の本発明の実施の
形態を添付の図面を参照して詳細に説明する。
形態を添付の図面を参照して詳細に説明する。
【００１４】まず、従来の非パンチスルー動作形態のＩ
ＧＢＴにあるような不要な飽和電圧を上昇させる問題点
を解決するため、図１ａ及び図１ｂのとおりＰ+ シリコ
ン基板３１上に低濃度の薄いＮ型第１エピタキシャル層
（または、バッファー層）３２を成長させた後、前記第
１エピタキシャル層３２表面の全面にイオン注入方法を
用いて高濃度Ｎ+ 型の不純物をイオン注入３３した後
（図１ａ）、低濃度Ｎ型の第２エピタキシャル層３４を
形成させた後、拡散熱処理工程によって前記第１エピタ
キシャル層３２のＮ+ 不純物濃度の勾配、最大濃度及び
拡散の深さを調節する（図１ｂ）。
ＧＢＴにあるような不要な飽和電圧を上昇させる問題点
を解決するため、図１ａ及び図１ｂのとおりＰ+ シリコ
ン基板３１上に低濃度の薄いＮ型第１エピタキシャル層
（または、バッファー層）３２を成長させた後、前記第
１エピタキシャル層３２表面の全面にイオン注入方法を
用いて高濃度Ｎ+ 型の不純物をイオン注入３３した後
（図１ａ）、低濃度Ｎ型の第２エピタキシャル層３４を
形成させた後、拡散熱処理工程によって前記第１エピタ
キシャル層３２のＮ+ 不純物濃度の勾配、最大濃度及び
拡散の深さを調節する（図１ｂ）。
【００１５】図２は、図１ｂの半導体基板の垂直断面に
従う不純物濃度の分布であってＮ+の高濃度エピタキシ
ャル層３２の濃度勾配が緩慢な傾きを有することを示
す。
従う不純物濃度の分布であってＮ+の高濃度エピタキシ
ャル層３２の濃度勾配が緩慢な傾きを有することを示
す。
【００１６】前記したとおり、緩慢な勾配を有する本発
明のＮ+ バッファー層３２を備えた半導体基板を用いて
ＩＧＢＴを形成する場合、深刻な飽和電圧の上昇なしに
短絡耐量と安全動作領域を大きくすることができ、かか
る工程はバッファー層をＮ+、Ｎ- で二重に複合構成し
てラッチアップ電流を制限する構造に応用することがで
きる。
明のＮ+ バッファー層３２を備えた半導体基板を用いて
ＩＧＢＴを形成する場合、深刻な飽和電圧の上昇なしに
短絡耐量と安全動作領域を大きくすることができ、かか
る工程はバッファー層をＮ+、Ｎ- で二重に複合構成し
てラッチアップ電流を制限する構造に応用することがで
きる。
【００１７】図３のａ〜ｃは、本発明のイオン注入と拡
散工程とを利用して形成される半導体基板を用いてＩＧ
ＢＴを製造する方法を製造工程の順序に従って図示して
いる。
散工程とを利用して形成される半導体基板を用いてＩＧ
ＢＴを製造する方法を製造工程の順序に従って図示して
いる。
【００１８】まず、図３ａに示すように、Ｐ+ シリコン
基板４１上に低濃度の薄いＮ型第１エピタキシャル層４
２を成長させ、前記第１エピタキシャル層４２の熱的酸
化により酸化膜４３を形成させた後、前記酸化膜４３上
に感光膜（図示していない）を塗布し、次いでに写真工
程を通して絶縁ゲート電極が形成される領域に対応する
感光膜パターン（図示していない）を形成した後、前記
感光膜パターンを食刻マスクとして、露出された前記熱
酸化膜４３を除去した後、高濃度のＮ型不純物、例えば
ホウ素（boron ）を前記の結果物（パタ−ニングされた
第１エピタキシャル層）の全面にイオン注入４４する。
基板４１上に低濃度の薄いＮ型第１エピタキシャル層４
２を成長させ、前記第１エピタキシャル層４２の熱的酸
化により酸化膜４３を形成させた後、前記酸化膜４３上
に感光膜（図示していない）を塗布し、次いでに写真工
程を通して絶縁ゲート電極が形成される領域に対応する
感光膜パターン（図示していない）を形成した後、前記
感光膜パターンを食刻マスクとして、露出された前記熱
酸化膜４３を除去した後、高濃度のＮ型不純物、例えば
ホウ素（boron ）を前記の結果物（パタ−ニングされた
第１エピタキシャル層）の全面にイオン注入４４する。
【００１９】次いで、図３ｂは、前記熱酸化膜４３を除
去した後、低濃度のＮ- 第２エピタキシャル層４５をエ
ピタキシャル成長させた形状を表わしたものであって、
高濃度不純物の熱拡散によりＮ+ 層４４ａ、Ｎ- 層４２
ａが水平方向に交互に形成された構造を示している。図
３ｃは本発明に基づいたＩＧＢＴ素子の活性領域４７を
含むＰ- ウェル４６下部のバッファー層は低濃度Ｎ- エ
ピタキシャル層で構成され、残りの絶縁酸化膜４８が介
在されたゲート電極４９の下部は高濃度Ｎ+ エピタキシ
ャル層で構成される最終の垂直構造を示したものであ
る。また、図３ａにおける熱的酸化によって形成された
シリコン酸化膜４３を除去することによってウェーハの
表面に一定の段差が生じ、この段差はＮ- の第２エピタ
キシャル層４５を成長させた後にも維持されてＮ- 層４
５の表面にセルを形成する時、基準点として作用するこ
とができる。
去した後、低濃度のＮ- 第２エピタキシャル層４５をエ
ピタキシャル成長させた形状を表わしたものであって、
高濃度不純物の熱拡散によりＮ+ 層４４ａ、Ｎ- 層４２
ａが水平方向に交互に形成された構造を示している。図
３ｃは本発明に基づいたＩＧＢＴ素子の活性領域４７を
含むＰ- ウェル４６下部のバッファー層は低濃度Ｎ- エ
ピタキシャル層で構成され、残りの絶縁酸化膜４８が介
在されたゲート電極４９の下部は高濃度Ｎ+ エピタキシ
ャル層で構成される最終の垂直構造を示したものであ
る。また、図３ａにおける熱的酸化によって形成された
シリコン酸化膜４３を除去することによってウェーハの
表面に一定の段差が生じ、この段差はＮ- の第２エピタ
キシャル層４５を成長させた後にも維持されてＮ- 層４
５の表面にセルを形成する時、基準点として作用するこ
とができる。
【００２０】図４は、本発明の方法に基づいたＩＧＢＴ
素子がターンオン動作の際の正孔の流れを示したもので
ある。コレクタ電極５０からＰ+ シリコン基板５１を経
てバッファー層の高濃度Ｎ+ エピタキシャル層を通過し
てＰ- ウェル５３及び活性領域５４を経てエミッタ端子
５７に流れ出る正孔５９の量が、再結合されることによ
って低濃度であるＮ- エピタキシャル層を通過する正孔
５８量より小さくなるため、ラッチアップがを抑制され
る構造となる。未説明の符号５５はゲート絶縁酸化膜、
５６はゲート電極をそれぞれ示したものであり、従来の
ＩＧＢＴ素子の安全動作領域６１に比べて改善された本
発明に基づくＩＧＢＴ素子の安全動作領域６２を図５に
示す。
素子がターンオン動作の際の正孔の流れを示したもので
ある。コレクタ電極５０からＰ+ シリコン基板５１を経
てバッファー層の高濃度Ｎ+ エピタキシャル層を通過し
てＰ- ウェル５３及び活性領域５４を経てエミッタ端子
５７に流れ出る正孔５９の量が、再結合されることによ
って低濃度であるＮ- エピタキシャル層を通過する正孔
５８量より小さくなるため、ラッチアップがを抑制され
る構造となる。未説明の符号５５はゲート絶縁酸化膜、
５６はゲート電極をそれぞれ示したものであり、従来の
ＩＧＢＴ素子の安全動作領域６１に比べて改善された本
発明に基づくＩＧＢＴ素子の安全動作領域６２を図５に
示す。
【００２１】
【発明の効果】従って、前述した本発明によれば、ＩＧ
ＢＴ素子を形成するための半導体基板のエピタキシャル
層を改善して正常動作の際、ラッチアップを減らし、安
全動作領域及び短絡耐量を増加して半導体装置の信頼性
を大きく向上させる利点がある。
ＢＴ素子を形成するための半導体基板のエピタキシャル
層を改善して正常動作の際、ラッチアップを減らし、安
全動作領域及び短絡耐量を増加して半導体装置の信頼性
を大きく向上させる利点がある。
【図１】本発明の方法に基づいたＩＧＢＴ用半導体基板
の製造工程の順序を示した断面図であり、ａは第１エピ
タキシャル層を成長させた場合を示し、ｂは第２エピタ
キシャル層を成長させた場合を示している。
の製造工程の順序を示した断面図であり、ａは第１エピ
タキシャル層を成長させた場合を示し、ｂは第２エピタ
キシャル層を成長させた場合を示している。
【図２】図１ｂの本発明に基づいた半導体基板の垂直断
面による不純物濃度分布及び勾配を示した図面である。
面による不純物濃度分布及び勾配を示した図面である。
【図３】本発明の方法による半導体基板を含むＩＧＢＴ
の製造工程の順序を示した断面図であり、ａは第１エピ
タキシャル層上に形成した酸化膜をパターニングした場
合を示し、ｂは第２エピタキシャル層を成長させた場合
を示し、ｃはＩＧＢＴ素子を形成した場合を示してい
る。
の製造工程の順序を示した断面図であり、ａは第１エピ
タキシャル層上に形成した酸化膜をパターニングした場
合を示し、ｂは第２エピタキシャル層を成長させた場合
を示し、ｃはＩＧＢＴ素子を形成した場合を示してい
る。
【図４】本発明の方法に基づいたＩＧＢＴ素子のターン
オン作動の際の正孔の流れを示した図面である。
オン作動の際の正孔の流れを示した図面である。
【図５】従来のＩＧＢＴ素子の安全動作の領域に比べて
改善された本発明に基づくＩＧＢＴ素子の安全動作の領
域を示した図面である。
改善された本発明に基づくＩＧＢＴ素子の安全動作の領
域を示した図面である。
【図６】従来のＩＧＢＴ形成用半導体基板の断面の構成
図である。
図である。
【図７】図６に図示された半導体基板の垂直断面に基づ
いた不純物の濃度分布及び勾配を示した図面である。
いた不純物の濃度分布及び勾配を示した図面である。
【図８】従来のＩＧＢＴの１実施例の形態の断面を示す
構成図である。
構成図である。
【図９】従来のＩＧＢＴの他の実施例の形態の断面を示
す構成図である。
す構成図である。
２２ バッファー層 ３２ 第１エピタキシャル層 ３４ 第２エピタキシャル層 ４１ Ｐ+ シリコン基板 ４２ Ｎ型第１エピタキシャル層 ４３ 酸化膜 ４５ Ｎ- 第２エピタキシャル層 ４９ ゲート電極 ５０ コレクタ電極 ５７ エミッタ端子
Claims (16)
- 【請求項１】 シリコン基板上に第１導電型の低濃度不
純物からなる第１エピタキシャル層を成長させる段階
と、 前記第１エピタキシャル層の全面に第１導電型の高濃度
不純物を導入する段階と、 第１導電型の低濃度不純物からなる第２エピタキシャル
層を成長させる段階と、及び、 前記第１エピタキシャル層に導入された第１導電型の高
濃度不純物濃度の勾配を調節するための熱処理工程とを
備えて構成されることを特徴とするＩＧＢＴを形成する
ための半導体基板の製造方法。 - 【請求項２】 前記第１導電型の不純物はＮ型不純物で
あることを特徴とする請求項１記載のＩＧＢＴを形成す
るための半導体基板の製造方法。 - 【請求項３】 高濃度のＮ型不純物をイオン注入する方
式で、前記第１エピタキシャル層の全面に1E13〜5E16／
ｃｍ3 程度の高濃度不純物が導入されることを特徴とす
る請求項１記載のＩＧＢＴを形成するための半導体基板
の製造方法。 - 【請求項４】 前記第１エピタキシャル層の全面に第１
導電型の高濃度不純物を導入する段階が、高濃度のＮ型
不純物からなる層間膜を第１エピタキシャル層上に増着
し、900 ℃〜1150℃程度の高温で熱拡散して前記第１エ
ピタキシャル層の全面に高濃度不純物を沈積させた後、
前記層間膜を除去する工程を含む工程により第１エピタ
キシャル層の表面に高濃度不純物を導入することを特徴
とする請求項１記載のＩＧＢＴを形成するための半導体
基板の製造方法。 - 【請求項５】 前記熱処理工程によって第１導電型の高
濃度不純物を第１エピタキシャル層の下部に少なくとも
５μｍ拡散させることを特徴とする請求項１記載のＩＧ
ＢＴを形成するための半導体基板の製造方法。 - 【請求項６】 Ｐ+ シリコン基板上に第１導電型の低濃
度不純物からなる第１エピタキシャル層を形成させる段
階と、 前記第１エピタキシャル層上に熱酸化膜を形成させる段
階と、 感光膜パターンを形成して絶縁ゲート電極が形成される
領域に対応する前記熱酸化膜を除去する段階と、 第１導電型の高濃度不純物を前記した結果物の全面に導
入する段階と、 前記の残留した熱酸化膜を除去する段階と、 第１導電型の低濃度不純物からなる第２エピタキシャル
層を形成する段階と、及び、 高温熱処理工程とを備えて構成されることを特徴とする
ＩＧＢＴを形成するための半導体基板の製造方法。 - 【請求項７】 前記第１導電型の不純物はＮ型不純物で
あることを特徴とする請求項６記載のＩＧＢＴを形成す
るための半導体基板の製造方法。 - 【請求項８】 高濃度のＮ型不純物をイオン注入する方
式で、前記絶縁ゲート電極が形成される領域に対応する
熱酸化膜が除去された熱酸化膜パターンの全面に1E13〜
5E16／ｃｍ3 程度の高濃度不純物が導入されることを特
徴とする請求項６記載のＩＧＢＴを形成するための半導
体基板の製造方法。 - 【請求項９】 第１導電型の高濃度不純物を前記した結
果物の全面に導入する段階が、高濃度のＮ型不純物から
なる層間膜を前記絶縁ゲート電極が形成される領域に対
応する熱酸化膜が除去された熱酸化膜パターンの全面に
増着し、900℃〜1150℃程度の高温で熱拡散して前記露
出された第１エピタキシャル層領域に高濃度不純物を沈
積させた後、前記層間膜を除去する工程を含む工程によ
り第１エピタキシャル層の所定領域に高濃度不純物を導
入することを特徴とする請求項６記載のＩＧＢＴを形成
するための半導体基板の製造方法。 - 【請求項１０】 前記熱処理工程によって第１導電型の
高濃度不純物を所定領域の第１エピタキシャル層の下部
に少なくとも５μｍ拡散させることを特徴とする請求項
６記載のＩＧＢＴを形成するための半導体基板の製造方
法。 - 【請求項１１】 Ｐ+ シリコン基板と、前記シリコン基
板上に形成され、第１導電型の高濃度不純物が緩慢な勾
配を有する第１エピタキシャル層と、前記第１エピタキ
シャル層上に位置し、第１導電型の低濃度不純物で形成
された第２エピタキシャル層とからなる半導体基板と、
前記第２エピタキシャル層の上部の表面部位に形成され
たＰ- ウェルと、前記Ｐ- ウェルに含まれて形成された
活性領域と、前記Ｐ- ウェルのエッジの一部に重畳さ
れ、かつ絶縁酸化膜を介在させて前記半導体基板上に形
成されたゲート電極とを備えて構成されることを特徴と
するＩＧＢＴ。 - 【請求項１２】 前記第１導電型の不純物はＮ型不純物
であることを特徴とする請求項１１記載のＩＧＢＴ。 - 【請求項１３】前記第１エピタキシャル層に導入された
第１導電型の不純物の拡散の深さは前記第１エピタキシ
ャル層の上面から少なくとも５μｍであることを特徴と
する請求項１１記載のＩＧＢＴ。 - 【請求項１４】 Ｐ+ シリコン基板と、前記シリコン基
板上に形成され、第１導電型の高濃度不純物からなる第
１エピタキシャル層と、前記第１エピタキシャル層上に
形成され、第１導電型の低濃度不純物からなる第２エピ
タキシャル層とからなる半導体基板と、前記第２エピタ
キシャル層の上部表面部位に形成されたＰ- ウェルと、
前記Ｐ- ウェルに含まれて形成された活性領域と、前記
Ｐ- ウェルのエッジの一部に重畳され、かつ絶縁酸化膜
を介在させて前記半導体基板上に形成されたゲート電極
とを備えるＩＧＢＴにおいて、前記Ｐ- ウェルの下部に
対応する前記第１エピタキシャル層は第１導電型の低濃
度不純物層からなり、絶縁酸化膜を介在したゲート電極
の下部に対応する前記第１エピタキシャル層は第１導電
型の高濃度不純物層で構成され、前記第１エピタキシャ
ル層の構造は水平方向にＮ+ 及びＮ- 不純物層が交互に
形成された構造を有することを特徴とするＩＧＢＴ。 - 【請求項１５】 前記第１導電型の不純物はＮ型不純物
であることを特徴とする請求項１４記載のＩＧＢＴ。 - 【請求項１６】 前記第１エピタキシャル層に導入され
た第１導電型の不純物の拡散の深さは前記第１エピタキ
シャル層の上面から少なくとも５μｍであることを特徴
とする請求項１４記載のＩＧＢＴ。
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