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JPH08203999A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

Info

Publication number
JPH08203999A
JPH08203999A JP738495A JP738495A JPH08203999A JP H08203999 A JPH08203999 A JP H08203999A JP 738495 A JP738495 A JP 738495A JP 738495 A JP738495 A JP 738495A JP H08203999 A JPH08203999 A JP H08203999A
Authority
JP
Japan
Prior art keywords
contact hole
interlayer insulating
resist
insulating film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP738495A
Other languages
Japanese (ja)
Inventor
Masahiko Takeuchi
雅彦 竹内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP738495A priority Critical patent/JPH08203999A/en
Publication of JPH08203999A publication Critical patent/JPH08203999A/en
Pending legal-status Critical Current

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  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【目的】 段差を有する形状のコンタクトホールを備え
た半導体装置の製造工程を簡略かつ容易に行うことがで
きる半導体装置を得る。 【構成】 異方性エッチングにて層間絶縁膜12に仮コ
ンタクトホール14を形成し、層間絶縁膜12上に第2
のレジスト膜15を塗布し仮コンタクトホール14内を
第2のレジスト膜15にて埋め込み、第2のレジスト膜
15を異方性エッチングにて仮コンタクトホール14内
の段差を形成する位置までエッチバックし、仮コンタク
トホール14の第2のレジスト膜の一部15aの埋め込
まれている位置より上部の層間絶縁膜12を等方性エッ
チングし仮コンタクトホール14の第2のレジスト膜の
一部15aの埋め込まれている位置より上部に仮コンタ
クトホール14の径より大きい径のコンタクトホールの
一部16を形成し、第2のレジスト膜の一部15aを除
去して形成されたコンタクトホール17を形成する。
(57) [Summary] [Object] To obtain a semiconductor device capable of simplifying and easily performing a manufacturing process of a semiconductor device having a contact hole having a stepped shape. [Structure] A temporary contact hole 14 is formed in the interlayer insulating film 12 by anisotropic etching, and a second contact hole 14 is formed on the interlayer insulating film 12.
Of the resist film 15 is applied to fill the inside of the temporary contact hole 14 with the second resist film 15, and the second resist film 15 is anisotropically etched back to a position where a step is formed in the temporary contact hole 14. Then, the interlayer insulating film 12 above the position where the part 15a of the second resist film of the temporary contact hole 14 is embedded is isotropically etched to remove the part 15a of the second resist film of the temporary contact hole 14. A part 16 of the contact hole having a diameter larger than that of the temporary contact hole 14 is formed above the embedded position, and a part 15a of the second resist film is removed to form a contact hole 17 formed. .

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は、コンタクトホールに
おける配線のステップカバレージを改善するための半導
体装置の製造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device for improving the step coverage of wiring in a contact hole.

【0002】[0002]

【従来の技術】近年、半導体装置の高集積化に伴って、
その中に形成される回路パターンもますます微細化され
ている。それに従い、コンタクトホールのアスペクト比
は大きくなっており、コンタクトホール内に配線材料を
成膜する際のステップカバレージの悪化が問題となって
いる。そこで、コンタクトホールの形状を段差を有する
ようにして、このコンタクトホール内への配線の成膜の
ステップカバレージを改善する半導体装置が提案されて
いる。以下、段差を有するコンタクトホールを備えた半
導体装置の製造方法について示す。
2. Description of the Related Art In recent years, as semiconductor devices have been highly integrated,
The circuit patterns formed therein are also becoming finer. Accordingly, the aspect ratio of the contact hole is increasing, and the step coverage when forming a wiring material in the contact hole is becoming a problem. Therefore, a semiconductor device has been proposed in which the shape of the contact hole has a step to improve the step coverage of film formation of the wiring in the contact hole. Hereinafter, a method for manufacturing a semiconductor device having a contact hole having a step will be described.

【0003】図4は従来の半導体装置の製造工程を示す
断面図である。図において、1は半導体基板、2は半導
体基板1上面に形成された素子間分離領域、3は半導体
基板1上に積層された第1の層間絶縁膜、4はこの第1
の層間絶縁膜3上に積層された第2の層間絶縁膜で、第
1の層間絶縁膜3よりエッチングレートが大きい材質に
て成る。5は第2の層間絶縁膜4上にパターニングされ
形成されたレジスト膜、6は第1および第2の層間絶縁
膜3、4を貫通して同径にて形成された仮コンタクトホ
ール、7は第1および第2の層間絶縁膜3、4の境界に
て段差を有し、第2の層間絶縁膜4が第1の層間絶縁膜
3より大きい径にて形成されたコンタクトホールであ
る。
FIG. 4 is a sectional view showing a conventional manufacturing process of a semiconductor device. In the figure, 1 is a semiconductor substrate, 2 is an element isolation region formed on the upper surface of the semiconductor substrate 1, 3 is a first interlayer insulating film laminated on the semiconductor substrate 1, and 4 is this first
Is a second interlayer insulating film laminated on the interlayer insulating film 3 and is made of a material having an etching rate higher than that of the first interlayer insulating film 3. 5 is a resist film patterned and formed on the second interlayer insulating film 4, 6 is a temporary contact hole formed through the first and second interlayer insulating films 3 and 4 with the same diameter, and 7 is The contact hole has a step at the boundary between the first and second interlayer insulating films 3 and 4, and the second interlayer insulating film 4 has a diameter larger than that of the first interlayer insulating film 3.

【0004】次いで上記のように構成された従来の半導
体装置の製造工程を説明する。まず、素子間分離領域2
が形成された半導体基板1上に第1および第2の層間絶
縁膜3、4を例えばCVD法により順次成膜する(図4
(a))。次に、第2の層間絶縁膜4上にレジストを塗
布しパターニングを行いレジスト膜5を形成する(図4
(b))。次に、レジスト膜5をマスクとして第1及び
第2の層間絶縁膜3、4を異方性エッチングし、仮コン
タクトホール6を形成した後、レジスト膜5を除去する
(図4(c))。
Next, a manufacturing process of the conventional semiconductor device configured as described above will be described. First, the element isolation region 2
First and second interlayer insulating films 3 and 4 are sequentially formed on the semiconductor substrate 1 on which is formed by, for example, a CVD method (FIG. 4).
(A)). Next, a resist is applied on the second interlayer insulating film 4 and patterned to form a resist film 5 (FIG. 4).
(B)). Next, the first and second interlayer insulating films 3 and 4 are anisotropically etched using the resist film 5 as a mask to form a temporary contact hole 6, and then the resist film 5 is removed (FIG. 4C). .

【0005】次に、この仮コンタクトホール6を例えば
ウェットエッチングによる等方性エッチングを行いコン
タクトホール7を形成する。この際、コンタクトホール
7の形状は第2の層間絶縁4のエッチングレートが第1
の層間絶縁膜3のそれより大きいため、第1および第2
の層間絶縁膜3、4の境界にて段差を有するとともに、
第2層間絶縁膜4が第1の層間絶縁膜3より大きな径の
ホールを有することとなる(図4(d))。よって、コ
ンタクトホール7の形状は段差を有するように形成され
ることとなり、このコンタクトホール7を介して配線を
成膜すればステップカバレージは改善される。
Next, the temporary contact hole 6 is isotropically etched by, for example, wet etching to form a contact hole 7. At this time, the shape of the contact hole 7 is such that the etching rate of the second interlayer insulation 4 is the first.
Is larger than that of the interlayer insulating film 3 of
Has a step at the boundary between the interlayer insulating films 3 and 4 of
The second interlayer insulating film 4 has a hole having a larger diameter than the first interlayer insulating film 3 (FIG. 4 (d)). Therefore, the contact hole 7 is formed to have a step, and the step coverage is improved by forming a wiring through the contact hole 7.

【0006】又、上記従来例とは異なり1種類の層間絶
縁膜にて段差を有するコンタクトホールを形成する従来
例を以下に記す。図5は例えば特開昭63−12215
2号公報に示された他の従来の半導体装置の製造工程を
示す断面図である。図において、上記従来例と同様の部
分は同一符号を付して説明を省略する。8は半導体基板
1上に形成された層間絶縁膜、9はこの層間絶縁膜8上
にパターニングされたレジスト膜、9aはこのレジスト
膜9の開口部が拡大された修正レジスト膜、10は層間
絶縁膜8の途中まで開口された仮コンタクトホール、1
1は層間絶縁膜8を貫通して形成され段差を有するコン
タクトホールである。
Further, unlike the above-mentioned conventional example, a conventional example in which a contact hole having a step is formed by one kind of interlayer insulating film will be described below. FIG. 5 shows, for example, Japanese Patent Laid-Open No. 63-12215.
FIG. 7 is a cross-sectional view showing another manufacturing process of the conventional semiconductor device shown in Japanese Patent Laid-Open No. 2 publication. In the figure, the same parts as those in the above-mentioned conventional example are designated by the same reference numerals, and the description thereof will be omitted. Reference numeral 8 is an interlayer insulating film formed on the semiconductor substrate 1, 9 is a resist film patterned on the interlayer insulating film 8, 9a is a modified resist film in which the opening of the resist film 9 is enlarged, and 10 is interlayer insulating film. Temporary contact hole opened part way through the film 8, 1
Reference numeral 1 is a contact hole formed through the interlayer insulating film 8 and having a step.

【0007】次いで上記のように構成された従来の半導
体装置の製造工程について説明する。まず、素子間分離
領域2が形成された半導体基板1上に層間絶縁膜8を形
成し、この上にレジストを塗布しパターニングを行いレ
ジスト膜9を形成する(図5(a))。次に、このレジ
スト膜9をマスクとして層間絶縁膜8を所定時間ドライ
エッチングし、層間絶縁膜8の途中まで開口し仮コンタ
クトホール10を形成する(図5(b))。
Next, a manufacturing process of the conventional semiconductor device configured as described above will be described. First, the interlayer insulating film 8 is formed on the semiconductor substrate 1 in which the element isolation region 2 is formed, and a resist is applied and patterned on the interlayer insulating film 8 to form a resist film 9 (FIG. 5A). Next, using the resist film 9 as a mask, the interlayer insulating film 8 is dry-etched for a predetermined time to open the interlayer insulating film 8 up to the middle thereof to form a temporary contact hole 10 (FIG. 5B).

【0008】次に、例えばプラズマアッシングを所定時
間行うことによりレジスト膜9の開口部を後退させて拡
大させ、修正レジスト膜9aを形成する(図5
(c))。次に、修正レジスト膜9aをマスクとして層
間絶縁膜8を再び所定時間ドライエッチングすると、先
に形成されていた仮コンタクトホール10の径のまま開
口される箇所と、修正レジスト膜9aの開口部の径にて
開口される箇所とが生じ、この境界で段差を有するコン
タクトホール11を形成する(図5(d))。
Next, for example, plasma ashing is performed for a predetermined time to retreat and enlarge the opening of the resist film 9 to form a corrected resist film 9a (FIG. 5).
(C)). Next, the interlayer insulating film 8 is dry-etched again for a predetermined time by using the modified resist film 9a as a mask, and the portion of the temporary contact hole 10 formed previously with the diameter of the temporary contact hole 10 and the opening of the modified resist film 9a are opened. A portion having a diameter is formed, and a contact hole 11 having a step is formed at this boundary (FIG. 5D).

【0009】次に、修正レジスト膜9aを除去する(図
5(e))。よって、コンタクトホール11の形状は段
差を有するように形成されることとなり、このコンタク
トホール11を介して配線を成膜すればステップカバレ
ージは改善される。
Next, the modified resist film 9a is removed (FIG. 5 (e)). Therefore, the contact hole 11 is formed to have a step, and if the wiring is formed through the contact hole 11, the step coverage is improved.

【0010】[0010]

【発明が解決しようとする課題】従来の半導体装置は以
上のように構成され、各コンタクトホール7及び11の
形状が段差を有しており、これら各コンタクトホール7
および11を介して配線を成膜すればステップカバレー
ジは改善されるものの、先の従来例は2種類の各層間絶
縁膜3、4を形成しなくてはならず、工程が複雑となり
又、後の従来例は1種類の層間絶縁膜8のみの形成でで
きるものの、レジスト膜9を後退させ、修正レジスト膜
9aを形成するためのプラズマアッシングは、制御性良
く調整するのが非常に困難で、所望の段差を形成するこ
とはむずかしい等従来の製造方法には数々の問題点があ
った。
The conventional semiconductor device is constructed as described above, and the shape of each contact hole 7 and 11 has a step.
Although the step coverage can be improved by forming the wiring through the wirings 11 and 11, in the above-described conventional example, the two types of interlayer insulating films 3 and 4 must be formed, which complicates the process and Although the conventional example can be formed by forming only one type of interlayer insulating film 8, it is very difficult to adjust the plasma ashing for retracting the resist film 9 and forming the modified resist film 9a with good controllability. It is difficult to form a desired step, and the conventional manufacturing method has various problems.

【0011】この発明は上記のような問題点を解消する
ためになされたもので、工程が簡略かつ容易にできると
ともにコンタクトホールにおける配線のステップカバレ
ージが改善できる半導体装置の製造方法を提供すること
を目的とする。
The present invention has been made in order to solve the above problems, and it is an object of the present invention to provide a method of manufacturing a semiconductor device which can simplify and simplify the process and can improve the step coverage of wiring in a contact hole. To aim.

【0012】[0012]

【課題を解決するための手段】この発明に係る請求項1
の半導体装置の製造方法は、半導体基板上の層間絶縁膜
に段差を有する形状のコンタクトホールの形成におい
て、半導体基板上に層間絶縁膜を形成し、異方性エッチ
ングにて層間絶縁膜に仮コンタクトホールを形成し、層
間絶縁膜上にレジストを塗布し仮コンタクトホール内を
レジストにて埋め込む。そして、レジストを異方性エッ
チングにて仮コンタクトホール内の段差を形成する位置
までエッチバックし、仮コンタクトホールのレジストの
埋め込まれている位置より上部の層間絶縁膜を等方性エ
ッチングし仮コンタクトホールのレジストの埋め込まれ
ている位置より上部に仮コンタクトホールの径より大き
い径のホールを形成し、レジストを除去してコンタクト
ホールを形成するものである。
Means for Solving the Problems Claim 1 according to the present invention.
In the method of manufacturing a semiconductor device described above, in forming a contact hole having a stepped shape in an interlayer insulating film on a semiconductor substrate, the interlayer insulating film is formed on the semiconductor substrate, and a temporary contact is made to the interlayer insulating film by anisotropic etching. A hole is formed, a resist is applied on the interlayer insulating film, and the temporary contact hole is filled with the resist. Then, the resist is anisotropically etched back to the position where a step is formed in the temporary contact hole, and the interlayer insulating film above the position where the resist is buried in the temporary contact hole is isotropically etched to make a temporary contact. A hole having a diameter larger than the diameter of the temporary contact hole is formed above the position where the resist is embedded in the hole, and the resist is removed to form the contact hole.

【0013】又、この発明に係る請求項2の半導体装置
の製造方法は、半導体基板上に層間絶縁膜を形成し、層
間絶縁膜上にレジストを塗布しパターニングし、レジス
トをマスクとして層間絶縁膜を、トリフロロメタンを含
むガス系を用いトリフロロメタンの含有量を段階的に減
少させてエッチングし仮コンタクトホールを形成する。
そして、レジストおよびエッチング時に仮コンタクトホ
ール内壁に形成されたレジストとトリフロロメタンとの
反応物である側壁保護膜を除去してコンタクトホールを
形成するものである。
According to a second aspect of the present invention, in the method of manufacturing a semiconductor device, an interlayer insulating film is formed on a semiconductor substrate, a resist is applied on the interlayer insulating film and patterned, and the interlayer insulating film is used as a mask. Etching is performed by gradually reducing the content of trifluoromethane using a gas system containing trifluoromethane to form a temporary contact hole.
Then, the contact hole is formed by removing the resist and the side wall protective film which is a reaction product of the resist and trifluoromethane formed on the inner wall of the temporary contact hole during etching.

【0014】又、この発明に係る請求項3の半導体装置
の製造方法は、請求項2において、トリフロロメタンの
含有量を40%以上および40%未満とする段階を含む
エッチングを行うものである。
According to a third aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein the etching includes the step of adjusting the trifluoromethane content to 40% or more and less than 40%. .

【0015】[0015]

【作用】この発明の請求項1における半導体装置の製造
方法は、半導体基板上の層間絶縁膜に段差を有する形状
のコンタクトホールの形成において、半導体基板上に層
間絶縁膜を形成し、異方性エッチングにて層間絶縁膜に
仮コンタクトホールを形成し、層間絶縁膜上にレジスト
を塗布し仮コンタクトホール内をレジストにて埋め込
む。そして、レジストを異方性エッチングにて仮コンタ
クトホール内の段差を形成する位置までエッチバック
し、仮コンタクトホールのレジストの埋め込まれている
位置より上部の層間絶縁膜を等方性エッチングし仮コン
タクトホールのレジストの埋め込まれている位置より上
部に仮コンタクトホールの径より大きい径のホールを形
成し、レジストを除去してコンタクトホールを形成する
ので、段差を有する形状のコンタクトホールを容易に形
成することができる。
In the method for manufacturing a semiconductor device according to the first aspect of the present invention, in forming a contact hole having a step in the interlayer insulating film on the semiconductor substrate, the interlayer insulating film is formed on the semiconductor substrate, A temporary contact hole is formed in the interlayer insulating film by etching, a resist is applied on the interlayer insulating film, and the inside of the temporary contact hole is filled with the resist. Then, the resist is anisotropically etched back to the position where a step is formed in the temporary contact hole, and the interlayer insulating film above the position where the resist is buried in the temporary contact hole is isotropically etched to make a temporary contact. Since a hole having a diameter larger than the diameter of the temporary contact hole is formed above the position where the resist is embedded in the hole and the contact hole is formed by removing the resist, a contact hole having a stepped shape can be easily formed. be able to.

【0016】又、この発明の請求項2における半導体装
置の製造方法は、半導体基板上に層間絶縁膜を形成し、
層間絶縁膜上にレジストを塗布しパターニングし、レジ
ストをマスクとして層間絶縁膜を、トリフロロメタンを
含むガス系を用いトリフロロメタンの含有量を段階的に
減少させてエッチングし仮コンタクトホールを形成す
る。そして、レジストおよびエッチング時に仮コンタク
トホール内壁に形成されたレジストとトリフロロメタン
との反応物である側壁保護膜を除去してコンタクトホー
ルを形成するので、段差を有する形状のコンタクトホー
ルを容易に形成することができる。
According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein an interlayer insulating film is formed on a semiconductor substrate,
A resist is applied on the inter-layer insulation film and patterned, and the inter-layer insulation film is etched using the resist as a mask to reduce the trifluoromethane content stepwise using a gas system containing trifluoromethane to form a temporary contact hole. To do. Then, the contact hole is formed by removing the resist and the side wall protective film which is a reaction product of trifluoromethane with the resist formed on the inner wall of the temporary contact hole at the time of etching, so that the contact hole having a step shape can be easily formed can do.

【0017】又、この発明の請求項3における半導体装
置の製造方法は、トリフロロメタンの含有量を40%以
上および40%未満とする段階を含むエッチングを行う
ようにしたので、コンタクトホールに確実に段差部を形
成することができる。
Further, in the method for manufacturing a semiconductor device according to the third aspect of the present invention, since the etching including the step of setting the content of trifluoromethane to be 40% or more and less than 40% is performed, the contact hole is surely removed. A step portion can be formed in

【0018】[0018]

【実施例】【Example】

実施例1.以下、この発明の実施例を図について説明す
る。図1はこの発明の実施例1における半導体装置の製
造工程を示す断面図である。図において、従来の場合と
同様の部分は同一符号を付して説明を省略する。12は
半導体基板1上に形成された層間絶縁膜、13はこの層
間絶縁膜12上にパターニングされ形成された第1のレ
ジスト膜、14は層間絶縁膜12を貫通して形成された
仮コンタクトホール、15は層間絶縁膜12上に塗布さ
れた第2のレジスト膜、15aは仮コンタクトホール1
4内に上面が層間絶縁膜12の上面より低く埋め込まれ
た第2のレジスト膜の一部、16は後述するコンタクト
ホールの一部、17は層間絶縁膜12に形成され段差を
有するコンタクトホールである。
Example 1. Embodiments of the present invention will be described below with reference to the drawings. 1 is a sectional view showing a manufacturing process of a semiconductor device according to a first embodiment of the present invention. In the figure, the same parts as those in the conventional case are designated by the same reference numerals, and the description thereof will be omitted. Reference numeral 12 is an interlayer insulating film formed on the semiconductor substrate 1, 13 is a first resist film patterned and formed on the interlayer insulating film 12, and 14 is a temporary contact hole formed through the interlayer insulating film 12. , 15 is a second resist film coated on the interlayer insulating film 12, and 15a is a temporary contact hole 1
4 is a part of the second resist film whose upper surface is buried lower than the upper surface of the interlayer insulating film 12, 16 is a part of a contact hole described later, and 17 is a contact hole formed in the interlayer insulating film 12 and having a step. is there.

【0019】次いで上記のように構成された実施例1の
半導体装置の製造工程について説明する。まず、素子間
分離領域2の形成された半導体基板1上に例えばCVD
法にて層間絶縁膜12を成膜し、その上にレジストを塗
布しパターニングを行い第1のレジスト膜13を形成す
る。そして、この第1のレジスト膜13をマスクとして
層間絶縁膜12の異方性エッチングを行い仮コンタクト
ホール14を形成する(図1(a))。次に、第1のレ
ジスト膜13を除去し、層間絶縁膜12上に第2のレジ
スト膜15を塗布し仮コンタクトホール14内を埋め込
む(図1(b))。
Next, a manufacturing process of the semiconductor device of the first embodiment constructed as described above will be described. First, for example, CVD is performed on the semiconductor substrate 1 on which the element isolation region 2 is formed.
An interlayer insulating film 12 is formed by a method, a resist is applied on the interlayer insulating film 12, and patterning is performed to form a first resist film 13. Then, using the first resist film 13 as a mask, the interlayer insulating film 12 is anisotropically etched to form a temporary contact hole 14 (FIG. 1A). Next, the first resist film 13 is removed, and the second resist film 15 is applied on the interlayer insulating film 12 to fill the inside of the temporary contact hole 14 (FIG. 1B).

【0020】次に、第2のレジスト膜15を異方性エッ
チングにてエッチバックを行い、仮コンタクトホール1
4内に上面が層間絶縁膜の上面より低くなる位置(この
位置とは、後述するコンタクトホール13の段差部の位
置である。)まで第2のレジスト膜15を除去し、第2
のレジスト膜の一部15aを残す(図1(c))。次
に、仮コンタクトホール14の開口部の層間絶縁膜12
を例えばウェットエッチングにて等方性エッチングを行
い、仮コンタクトホール14より径の大きいコンタクト
ホールの一部16を形成する(図1(d))。次に、例
えば酸素プラズマにて第2のレジスト膜の一部15aを
除去し、コンタクトホール17を形成する(図1
(e))。
Next, the second resist film 15 is etched back by anisotropic etching to obtain a temporary contact hole 1.
The second resist film 15 is removed up to a position where the upper surface is lower than the upper surface of the interlayer insulating film in 4 (this position is the position of the step portion of the contact hole 13 described later), and the second
A part of the resist film 15a is left (FIG. 1C). Next, the interlayer insulating film 12 at the opening of the temporary contact hole 14
Is subjected to isotropic etching, for example, by wet etching to form a part 16 of the contact hole having a diameter larger than that of the temporary contact hole 14 (FIG. 1D). Next, a part of the second resist film 15a is removed by oxygen plasma, for example, to form a contact hole 17 (FIG. 1).
(E)).

【0021】上記のように製造された実施例1の半導体
装置の製造方法は、コンタクトホール17の形状が段差
を有するように形成しているので、コンタクトホール1
7を介して配線を成膜すればステップカバレージが改善
されるのはもちろんのこと、層間絶縁膜12が1種類に
て形成でき、かつウェットエッチングにより段差を容易
に形成することができるため、製造工程も従来と比較し
て簡略化することができる。
In the method of manufacturing the semiconductor device of Example 1 manufactured as described above, since the contact hole 17 is formed so as to have a step, the contact hole 1
If the wiring is formed through the step 7, the step coverage can be improved, and the interlayer insulating film 12 can be formed by one type, and the step can be easily formed by wet etching. The process can also be simplified as compared with the conventional one.

【0022】尚、コンタクトホールの段差形成位置は、
第2のレジスト膜11のエッチバックの制御により容易
に所望の位置に形成することが可能である。
The step forming position of the contact hole is
It is possible to easily form the second resist film 11 at a desired position by controlling the etch back.

【0023】実施例2.上記実施例1ではコンタクトホ
ール17の段差部が一段の場合について述べたが、これ
に限られることはなく上記実施例1の製造工程を繰り返
すことにより、コンタクトホールの段差部を2箇所以上
形成することができることは言うまでもない。
Embodiment 2 FIG. In the first embodiment, the case where the step portion of the contact hole 17 has one step has been described, but the present invention is not limited to this, and the step of the contact hole is repeated to form two or more step portions. It goes without saying that you can do it.

【0024】実施例3.図2はこの発明の実施例3にお
ける半導体装置の製造工程を示す断面図である。図にお
いて、上記実施例1と同様の部分は同一符号を付して説
明を省略する。18は半導体基板1上に形成された層間
絶縁膜、19はこの層間絶縁膜18上にパターニングさ
れ形成されたレジスト膜、20は後述する仮コンタクト
ホールの上部壁面に形成された例えばCFおよびCF3
などのカーボン系にて成る側壁保護膜、21は仮コンタ
クトホールの一部、22は層間絶縁膜18が貫通される
とともに上部に側壁保護膜20が残留している仮コンタ
クトホール、23は層間絶縁膜18が貫通されるととも
に段差部を有するコンタクトホールである。
Example 3. FIG. 2 is a sectional view showing a manufacturing process of a semiconductor device according to a third embodiment of the present invention. In the figure, the same parts as those in the first embodiment are designated by the same reference numerals and the description thereof will be omitted. Reference numeral 18 is an interlayer insulating film formed on the semiconductor substrate 1, 19 is a resist film patterned and formed on the interlayer insulating film 18, and 20 is, for example, CF and CF 3 formed on an upper wall surface of a temporary contact hole described later.
Such as a carbon-based sidewall protection film, 21 a part of the temporary contact hole, 22 a temporary contact hole in which the interlayer insulation film 18 is penetrated and the sidewall protection film 20 remains on the upper part, and 23 is an interlayer insulation film. The contact hole has a step portion while penetrating the film 18.

【0025】次いで上記のように構成された実施例3の
半導体装置の製造工程について説明する。まず、素子間
分離領域2の形成された半導体基板1上に例えばCVD
法にて層間絶縁膜18を成膜し、その上にレジストを塗
布しパターニングを行いレジスト膜19を形成する。そ
して、このレジスト膜19をマスクとして層間絶縁膜1
8のエッチングを行う。この際、エッチング条件を例え
ばCHF3(トリフロロメタンの化学式)とCF4とAr
とのガス系を用いて行い、CHF3のガス比を例えば8
0%にて行う。すると、側壁にレジスト膜18とCHF
3との反応生成物がデポし、側壁保護膜20が形成され
る仮コンタクトホールの一部21が形成される(図2
(a))。
Next, a manufacturing process of the semiconductor device of the third embodiment constructed as described above will be described. First, for example, CVD is performed on the semiconductor substrate 1 on which the element isolation region 2 is formed.
An interlayer insulating film 18 is formed by a method, and a resist is applied on the interlayer insulating film 18 and patterned to form a resist film 19. Then, using the resist film 19 as a mask, the interlayer insulating film 1
Etching of 8 is performed. At this time, the etching conditions are, for example, CHF 3 (chemical formula of trifluoromethane), CF 4 and Ar.
And the gas ratio of CHF 3 is , for example, 8
Perform at 0%. Then, the resist film 18 and CHF are formed on the side wall.
The reaction product with 3 is deposited, and a part 21 of the temporary contact hole where the side wall protective film 20 is formed is formed (FIG. 2).
(A)).

【0026】次に、エッチング条件であるCHF3のガ
ス比を例えば20%に段階的に減少させ層間絶縁膜18
のエッチングを続けて行うと、側壁にレジスト膜19と
CHF3との反応生成物がデポされない為、レジスト膜
19のパターニングより側壁保護膜20分径が小さくエ
ッチングされ、仮コンタクトホール21が形成される
(図2(b))。次に、例えば酸素プラズマにてレジス
ト膜19および側壁保護膜20を除去し、コンタクトホ
ール23が形成される(図2(c))。
Next, the gas ratio of CHF 3 which is an etching condition is gradually reduced to, for example, 20%, and the interlayer insulating film 18 is formed.
When the etching is continuously performed, since the reaction product of the resist film 19 and CHF 3 is not deposited on the side wall, the side wall protective film 20 is etched with a smaller diameter than the patterning of the resist film 19 to form the temporary contact hole 21. (FIG. 2 (b)). Next, the resist film 19 and the sidewall protection film 20 are removed by oxygen plasma, for example, to form a contact hole 23 (FIG. 2C).

【0027】上記のように製造された実施例3の半導体
装置の製造方法は、コンタクトホール23の形状が段差
を有するように形成しているので、このコンタクトホー
ル23を介して配線を成膜すればステップカバレージが
改善されるのはもちろんのこと、エッチング条件を変更
するだけで形成することができるため、より一層製造工
程を簡略かつ容易にすることができる。
In the method of manufacturing the semiconductor device of the third embodiment manufactured as described above, since the contact hole 23 is formed so as to have a step, it is possible to form a wiring through the contact hole 23. For example, not only the step coverage is improved, but also the step coverage can be formed only by changing the etching conditions, so that the manufacturing process can be further simplified and facilitated.

【0028】尚、コンタクトホール23の段差形成位置
は、エッチング条件の切り換え時間を制御することによ
り、容易に所望の位置に形成することが可能である。
The step forming position of the contact hole 23 can be easily formed at a desired position by controlling the switching time of the etching conditions.

【0029】実施例4.上記実施例3ではコンタクトホ
ール23の段差部が一段の場合について述べたが、これ
に限られることなく上記実施例3のエッチング条件のC
HF3のガス比を変化させる段階を増加させることによ
り、コンタクトホールの段差部を2箇所以上形成するこ
とができる。
Example 4. In the third embodiment, the case where the stepped portion of the contact hole 23 is one step has been described, but the present invention is not limited to this, and the etching condition C of the third embodiment is used.
By increasing the number of steps for changing the gas ratio of HF 3 , it is possible to form two or more stepped portions of the contact hole.

【0030】図3を用いて2箇所の段差部を有するコン
タクトホールを形成する例について説明する。まず、上
記実施例3と同様の工程を経て図2(a)に示すように
形成した後、CHF3のガス比を例えば50%にして続
けて層間絶縁膜18のエッチングを行う。この際、レジ
スト膜19とCHF3との反応生成物は側壁にデポされ
第2の側壁保護膜24が形成されるが、CHF3の含有
量が80%から50%に段階的に減少しているので、側
壁保護膜20より薄く形成される。
An example of forming a contact hole having two step portions will be described with reference to FIG. First, after the formation as shown in FIG. 2A through the same steps as those in the above-mentioned Example 3, the gas ratio of CHF 3 is set to, for example, 50%, and then the interlayer insulating film 18 is etched. At this time, the reaction product of the resist film 19 and CHF 3 is deposited on the side wall to form the second side wall protective film 24, but the content of CHF 3 is gradually reduced from 80% to 50%. Therefore, it is formed thinner than the side wall protection film 20.

【0031】次に、エッチング条件をCHF3のガス比
を例えば20%にて続けて層間絶縁膜18のエッチング
を行うと、側壁にレジスト膜19とCHF3との反応生
成物がデポされない為、レジスト膜19のパターニング
より両側壁保護膜20、24分径が小さくエッチングさ
れ、仮コンタクトホール25が形成される(図3
(a))。次に、例えば酸素プラズマにてレジスト膜1
9および両側壁保護膜20、24を除去し、コンタクト
ホール26が形成される(図3(b))。
Next, when the interlayer insulating film 18 is etched under the etching conditions of a CHF 3 gas ratio of, for example, 20%, the reaction product of the resist film 19 and CHF 3 is not deposited on the side wall. The side wall protective films 20 and 24 are etched to have a smaller diameter than the patterning of the resist film 19 to form a temporary contact hole 25 (FIG. 3).
(A)). Next, the resist film 1 is formed by oxygen plasma, for example.
9 and both side wall protective films 20 and 24 are removed to form contact holes 26 (FIG. 3B).

【0032】上記のように製造された実施例4の半導体
装置の製造方法は、コンタクトホール26の形状が段差
を有するように形成しているので、上記実施例3と同様
の効果を奏する。
In the method of manufacturing the semiconductor device of the fourth embodiment manufactured as described above, since the contact hole 26 is formed so as to have a step, it has the same effect as that of the third embodiment.

【0033】実施例5.上記実施例3および4ではCH
3のガス比について様々な例を示したけれども、これ
らに限られることなく、CHF3とレジストとが反応し
なくなるCHF3のガス比40%を境にして、CHF3
ガス比40%以上および40%未満の段階を備えるよう
にエッチングすれば、確実に段差を有するコンタクトホ
ールを形成できる。
Example 5. In Examples 3 and 4 above, CH
While showing a variety of examples of gas ratio of F 3, these not limited, CHF 3 and the resist and is a boundary 40% ratio gas CHF 3 become unresponsive, CHF 3 gas ratio of 40% or more If the etching is performed so as to include steps of less than 40%, it is possible to surely form a contact hole having a step.

【0034】[0034]

【発明の効果】以上のように、この発明の請求項1によ
れば、半導体基板上の層間絶縁膜に段差を有する形状の
コンタクトホールの形成において、半導体基板上に層間
絶縁膜を形成し、異方性エッチングにて層間絶縁膜に仮
コンタクトホールを形成し、層間絶縁膜上にレジストを
塗布し仮コンタクトホール内をレジストにて埋め込む。
そして、レジストを異方性エッチングにて仮コンタクト
ホール内の段差を形成する位置までエッチバックし、仮
コンタクトホールのレジストの埋め込まれている位置よ
り上部の層間絶縁膜を等方性エッチングし仮コンタクト
ホールのレジストの埋め込まれている位置より上部に仮
コンタクトホールの径より大きい径のホールを形成し、
レジストを除去してコンタクトホールを形成するので、
段差を有する形状のコンタクトホールの形成が簡略かつ
容易となるとともに、このコンタクトホール内への配線
等のステップカバレージを改善することができる半導体
装置の製造方法を提供することが可能である。
As described above, according to claim 1 of the present invention, in forming a contact hole having a step difference in the interlayer insulating film on the semiconductor substrate, the interlayer insulating film is formed on the semiconductor substrate, A temporary contact hole is formed in the interlayer insulating film by anisotropic etching, a resist is applied on the interlayer insulating film, and the inside of the temporary contact hole is filled with the resist.
Then, the resist is anisotropically etched back to the position where a step is formed in the temporary contact hole, and the interlayer insulating film above the position where the resist is buried in the temporary contact hole is isotropically etched to make a temporary contact. A hole having a diameter larger than the diameter of the temporary contact hole is formed above the position where the resist of the hole is embedded,
Since the resist is removed to form the contact hole,
It is possible to provide a method of manufacturing a semiconductor device that can simplify and facilitate the formation of a contact hole having a stepped shape and can improve the step coverage of wiring or the like in the contact hole.

【0035】又、この発明の請求項2によれば、半導体
基板上に層間絶縁膜を形成し、層間絶縁膜上にレジスト
を塗布しパターニングし、レジストをマスクとして層間
絶縁膜を、トリフロロメタンを含むガス系を用いトリフ
ロロメタンの含有量を段階的に減少させてエッチングし
仮コンタクトホールを形成する。そして、レジストおよ
びエッチング時に仮コンタクトホール内壁に形成された
レジストとトリフロロメタンとの反応物である側壁保護
膜を除去してコンタクトホールを形成するので、段差を
有する形状のコンタクトホールの形成がより一層簡略か
つ容易となるとともに、このコンタクトホール内への配
線等のステップカバレージを改善することができる半導
体装置の製造方法を提供することが可能である。
According to a second aspect of the present invention, an interlayer insulating film is formed on a semiconductor substrate, a resist is applied on the interlayer insulating film and patterned, and the interlayer insulating film is trifluoromethane using the resist as a mask. Etching is performed by gradually reducing the content of trifluoromethane by using a gas system containing TiO2 to form a temporary contact hole. Then, the side wall protective film, which is a reaction product of the resist and the trifluoromethane formed on the inner wall of the temporary contact hole at the time of etching, is removed to form the contact hole, so that the contact hole having a stepped shape can be formed more easily. It is possible to provide a method of manufacturing a semiconductor device which is simpler and easier, and which can improve step coverage such as wiring into the contact hole.

【0036】又、この発明の請求項3によれば、請求項
2において、トリフロロメタンの含有量を40%以上お
よび40%未満とする段階を含むエッチングを行うよう
にしたので、確実に段差を有する形状のコンタクトホー
ルが形成できるとともに、より確実にこのコンタクトホ
ール内への配線等のステップカバレージを改善すること
ができる半導体装置の製造方法を提供することが可能で
ある。
According to the third aspect of the present invention, since the etching is performed in the second aspect including the step of setting the content of trifluoromethane to be 40% or more and less than 40%, the step difference is surely achieved. It is possible to provide a method for manufacturing a semiconductor device which can form a contact hole having a shape having a shape and can more surely improve the step coverage such as wiring into the contact hole.

【図面の簡単な説明】[Brief description of drawings]

【図1】 この発明の実施例1における半導体装置の製
造工程を示す断面図である。
FIG. 1 is a sectional view showing a manufacturing process of a semiconductor device according to a first embodiment of the present invention.

【図2】 この発明の実施例3における半導体装置の製
造工程を示す断面図である。
FIG. 2 is a sectional view showing a manufacturing process of a semiconductor device according to a third embodiment of the invention.

【図3】 この発明の実施例4における半導体装置の製
造工程を示す断面図である。
FIG. 3 is a cross-sectional view showing a manufacturing process of a semiconductor device according to a fourth embodiment of the invention.

【図4】 従来の半導体装置の製造工程を示す断面図で
ある。
FIG. 4 is a cross-sectional view showing a manufacturing process of a conventional semiconductor device.

【図5】 他の従来の半導体装置の製造工程を示す断面
図である。
FIG. 5 is a cross-sectional view showing another conventional manufacturing process of a semiconductor device.

【符号の説明】[Explanation of symbols]

1 半導体基板、12 層間絶縁膜、14 仮コンタク
トホール、15 第2のレジスト膜、15a 第2のレ
ジスト膜の一部、16 コンタクトホールの一部、17
コンタクトホール、18 層間絶縁膜、19 レジス
ト膜、20 側壁保護膜、21 仮コンタクトホールの
一部、22 仮コンタクトホール、23 コンタクトホ
ール。
DESCRIPTION OF SYMBOLS 1 semiconductor substrate, 12 interlayer insulation film, 14 temporary contact hole, 15 2nd resist film, 15a 2nd resist film part, 16 contact hole part, 17
Contact hole, 18 interlayer insulating film, 19 resist film, 20 sidewall protection film, 21 part of temporary contact hole, 22 temporary contact hole, 23 contact hole.

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板上の層間絶縁膜に段差を有す
る形状のコンタクトホールを形成する半導体装置の製造
方法において、上記半導体基板上に上記層間絶縁膜を形
成する工程と、異方性エッチングにて上記層間絶縁膜に
仮コンタクトホールを形成する工程と、上記層間絶縁膜
上にレジストを塗布し上記仮コンタクトホール内を上記
レジストにて埋め込む工程と、上記レジストを異方性エ
ッチングにて上記仮コンタクトホール内の上記段差を形
成する位置までエッチバックする工程と、上記仮コンタ
クトホールの上記レジストの埋め込まれている位置より
上部の上記層間絶縁膜を等方性エッチングし上記仮コン
タクトホールの上記レジストの埋め込まれている位置よ
り上部に上記仮コンタクトホールの径より大きい径のホ
ールを形成する工程と、上記レジストを除去して上記コ
ンタクトホールを形成する工程とを備えたことを特徴と
する半導体装置の製造方法。
1. A method of manufacturing a semiconductor device for forming a contact hole having a stepped shape in an interlayer insulating film on a semiconductor substrate, comprising the steps of forming the interlayer insulating film on the semiconductor substrate and anisotropic etching. To form a temporary contact hole in the interlayer insulating film, a step of applying a resist on the interlayer insulating film and filling the inside of the temporary contact hole with the resist, and the temporary etching of the resist by anisotropic etching. A step of etching back to the position where the step is formed in the contact hole, and isotropic etching of the interlayer insulating film above the position where the resist is embedded in the temporary contact hole to perform the resist in the temporary contact hole. Step of forming a hole having a diameter larger than the diameter of the temporary contact hole above the embedded position of And a step of removing the resist to form the contact hole, the method of manufacturing a semiconductor device.
【請求項2】 半導体基板上に層間絶縁膜を形成する工
程と、上記層間絶縁膜上にレジストを塗布しパターニン
グする工程と、上記レジストをマスクとして上記層間絶
縁膜を、トリフロロメタンを含むガス系を用い上記トリ
フロロメタンの含有量を段階的に減少させてエッチング
し仮コンタクトホールを形成する工程と、上記レジスト
および上記エッチング時に上記仮コンタクトホール内壁
に形成された上記レジストと上記トリフロロメタンとの
反応物である側壁保護膜を除去してコンタクトホールを
形成する工程とを備えたことを特徴とする半導体装置の
製造方法。
2. A step of forming an interlayer insulating film on a semiconductor substrate, a step of coating and patterning a resist on the interlayer insulating film, a step of coating the interlayer insulating film with the resist as a mask, and a gas containing trifluoromethane. System to reduce the trifluoromethane content stepwise to form a temporary contact hole by etching, and the resist and the resist and the trifluoromethane formed on the inner wall of the temporary contact hole during the etching. And a step of forming a contact hole by removing a side wall protective film which is a reaction product of the semiconductor device.
【請求項3】 トリフロロメタンの含有量を40%以上
および40%未満とする段階を含むエッチング工程を備
えたことを特徴とする請求項2記載の半導体装置の製造
方法。
3. The method of manufacturing a semiconductor device according to claim 2, further comprising an etching step including a step of setting the content of trifluoromethane to 40% or more and less than 40%.
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Cited By (4)

* Cited by examiner, † Cited by third party
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