JPH08203998A

JPH08203998A - 多層配線の形成方法

Info

Publication number: JPH08203998A
Application number: JP7007072A
Authority: JP
Inventors: Masanori Tsukamoto; 雅則塚本; Tetsuo Gocho; 哲雄牛膓
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-01-20
Filing date: 1995-01-20
Publication date: 1996-08-09
Also published as: TW402799B; US5700349A; KR960030331A; KR100395293B1

Abstract

(57)【要約】【目的】半導体メモリやゲート・アレイに用いられる
多層配線の形成方法を改善し、従来のセルフアライン・
コンタクト法では解決できなかった基体の平坦化と上層
配線間隔の縮小を実現する。【構成】最小加工寸法０．３５μｍのＳＲＡＭにおい
て２本のワード線５（線幅０．５５μｍ）の間で上層配
線（ビット線引出し電極）１５の基板コンタクトをとる
場合に、ワード線５上にオフセット酸化膜６、側壁面上
にサイドウォール７を設けて絶縁を確保し、基体全面を
薄いＳｉ_xＮ_y系のエッチング停止層９で被覆した後に
厚いＳｉＯ_x系の層間絶縁膜１０で平坦化し、ここに配
線間スペース（０．７μｍ）よりも開口寸法の小さいコ
ンタクト・ホール１０ａ（直径０．４μｍ）を開口す
る。【効果】コンタクト・ホール１０ａの開口寸法が小さ
いので、上層配線１５の被り面積が削減でき、高集積化
に対応可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は主としてメモリ，ゲート
・アレイ等の高集積化半導体デバイスに採用される多層
配線の形成方法に関し、特に配線や接続孔に多少の寸法
変動やフォトリソグラフィ時のミスアライメントが生じ
ても、配線と接続孔との間の絶縁を確保し、かつ将来の
より一層の高集積化に対応可能とする方法に関する。

【０００２】

【従来の技術】ＶＬＳＩ，ＵＬＳＩといった近年の高集
積化半導体デバイスにおいては、チップ上で配線部分の
占める面積が増大しており、特にメモリ，ゲート・アレ
イ等のデバイスにおいてこの傾向が顕著となっている。
このようなデバイスでは、配線間隔の縮小のみでチップ
面積の縮小化を図ることにはもはや限界があり、絶縁膜
を介しながら配線を上下方向に幾層にも積み上げる多層
配線の採用により問題の解決を図っている。

【０００３】多層配線においては、配線間に接続孔を形
成するケースが多々発生する。たとえば、下層配線，中
層配線，上層配線の３層の配線層が存在するとき、隣接
する２本の中層配線の間の配線間スペース内で層間絶縁
膜を開口して下層配線に達する接続孔を形成し、この接
続孔に導電材料を埋め込んで下層配線と上層配線との間
の導通をとるケースがこれに該当する。ここで、中層配
線と接続孔との間の距離は、下記のスケーリング・ファ
クターを見込んで設計される。（ａ）中層配線と接続孔とを絶縁するために必要な距離（ｂ）接続孔パターンをフォトリソグラフィで形成する
際のアライメント余裕（ｃ）接続孔の直径や配線幅の加工ばらつき上記（ａ）は、実質的には中層配線と接続孔との間に存
在する層間絶縁膜の誘電率と膜厚の関数である。上記
（ｂ）は、中層配線を被覆する層間絶縁膜に接続孔を開
口するためのフォトレジスト・マスクを形成する際に、
中層配線の配線間スペース内に本来収まるべき接続孔に
ついて発生し得る位置ずれを表す。さらに上記（ｃ）
は、エッチング条件に起因するフォトレジスト・マスク
との間の寸法変換差に関連している。

【０００４】しかし、これらのスケーリング・ファクタ
ーは必ずしもデザイン・ルールの縮小と同一歩調にて容
易にスケール・ダウンできるものではなく、このことが
配線間スペースの縮小、ひいてはメモリ・セルやゲート
・アレイの占有面積の縮小を阻む原因となっている。特
に（ｂ）のフォトリソグラフィにおけるアライメント余
裕については他の項目に比べてスケール・ダウンが困難
であり、ミスアライメントが大きくなると中層配線と接
続孔と間の短絡が生じたり、あるいは下層配線がＭＯＳ
−ＦＥＴのソース／ドレイン領域である場合に、そのＬ
ＤＤ領域に接続孔が達して動作特性を劣化させてしまう
等の不都合が生ずる。

【０００５】そこで、上述の問題を解決する手法とし
て、配線間スペースを縮小してもここに自己整合的に接
続孔を開口できる、いわゆるセルフアライン・コンタク
ト（ＳＡＣ）法が提案されている。本手法を適用したＳ
ＲＡＭのメモリ・セルの一部を、図１１に示す。ここで
は、タングステン（Ｗ）・ポリサイド膜からなる２本の
ワード線５（ＭＯＳ−ＦＥＴのゲート電極）の間でビッ
ト線引出し電極２２をＬＤＤ構造を有するソース／ドレ
イン領域８にコンタクトさせる工程にＳＡＣ法が適用さ
れている。上記ソース／ドレイン領域８，ワード線５，
ビット線引出し電極２２は、それぞれ前述の下層配線，
中層配線，上層配線に該当する。

【０００６】上記ワード線５の上面にはこれと同一パタ
ーンにてＳｉＯ_xからなるオフセット酸化膜６が形成さ
れ、また該ワード線５とオフセット酸化膜６の側壁面に
は同じくＳｉＯ_xからなるサイドウォール７が形成され
ている。ここでは、２本のワード線５の配線間スペース
全体がコンタクト・ホールとして機能しており、上記オ
フセット酸化膜６とサイドウォール７とが、ワード線５
とビット線引出し電極２２との間の絶縁に寄与してい
る。

【０００７】ところで、上記オフセット酸化膜６はＳＡ
Ｃ法に用いられる特有の構造部であるが、ある程度大き
な膜厚を要するため、基体の表面段差を増大させてコン
タクト・ホールやビット線引出し電極２２のパターニン
グを困難化する原因となっている。オフセット酸化膜６
の膜厚は、絶縁耐圧の確保に加え、下記のスケーリング
・ファクターを見込んで設計される。

【０００８】（ｄ）ＣＶＤによる成膜時の膜厚ばらつき（ｅ）エッチバックによりサイドウォール７を形成する
際の膜減り（ｆ）層間絶縁膜２１にコンタクト・ホールを開口する
際のオーバーエッチングによる膜減り（ｇ）上層配線２２を被着させる直前の希フッ酸処理
（自然酸化膜の除去）時の膜減りこれらのスケーリング・ファクターを見込んで設計され
るオフセット酸化膜６の膜厚は、通常はワード線５の膜
厚を大幅に上回ってしまう。また、コンタクト・ホール
２３の合わせズレを考慮してその開口エッジ位置２１ｅ
をワード線５のエッジ位置よりも後退させているため、
開口エッチングの途中ではオフセット酸化膜６が露出す
る。しかし、層間絶縁膜２１とオフセット酸化膜６は通
常いずれもＳｉＯ_x膜にて構成され、両者の間でエッチ
ング選択比をとることができないため、上記開口エッチ
ングとしてはコントロール・エッチングを行わざるを得
ない。このコントロール・エッチングとは、下地選択比
が確保できず過剰なオーバーエッチングが許容されない
場合に、エッチング量を被エッチング層の膜厚と同程度
に設定する方法である。したがって、通常のＳＡＣ法で
は、大きな段差を有するワード線５の近傍で層間絶縁膜
２１を平坦化することができず、これをコンフォーマル
に形成せざるを得ない。この結果、コンタクト・ホール
２３の内部には複雑な表面段差が残ることとなり、該コ
ンタクト・ホール２３を埋め込む上層配線のパターニン
グに支障を来す。それは、近年のフォトリソグラフィで
は露光波長の短波長化に伴って焦点深度が減少している
ために、表面段差が解像度を大きく低下させる原因とな
るからである。また、近年のドライエッチングでは異方
性加工を実現するためにエッチング種の垂直入射成分を
強めているので、表面段差が過剰なオーバーエッチング
による膜減りやダメージ増大の原因ともなるからであ
る。

【０００９】コンタクト・ホールやビット線引出し電極
２２のパターニング精度を向上させるためには、ワード
線を被覆する層間絶縁膜で基体表面を平坦化することが
有効である。ただしその場合には、局部的な膜厚変動の
大きいこの層間絶縁膜にコンタクト・ホールを開口する
ために、該層間絶縁膜の下地としてこれとエッチング選
択比のとれる薄いエッチング停止層を用いる。このよう
な手法を適用したＳＲＡＭのメモリ・セルの一部を、図
１２に示す。ここでは、オフセットＳｉＯ_x膜６とサイ
ドウォールＳｉＯ_x膜７が共に薄いエッチング停止層３
１で被覆され、この上に層間絶縁膜３２を成膜して基体
表面を一旦、略平坦化している。上記エッチング停止層
３１としてはたとえばＳｉＮ膜、上記層間絶縁膜３２と
してはたとえば平坦化特性に優れるＢＰＳＧ（ホウ素リ
ン・シリケート・ガラス）を用いることができる。この
後、フォトリソグラフィによりレジスト・マスク３３を
形成し、その開口３４を通じて層間絶縁膜３２をエッチ
ングする。ただし、この時のエッチングは、一般にＨＦ
溶液を用いたウェット・エッチングか、あるいは選択性
を重視して等方性モードのドライ・エッチングで行われ
るため、層間絶縁膜３２の開口端にはアンダカット３２
ｕが発生し、その開口寸法はレジスト・マスク３３の開
口寸法（開口３４の直径）より大きくなる。しかる後、
図１３に示されるように、底面に露出したエッチング停
止層３１をたとえば熱リン酸溶液処理により除去し、コ
ンタクト・ホールを完成している。

【００１０】

【発明が解決しようとする課題】ところで、従来のＤＲ
ＡＭやＳＲＡＭ等のメモリ・セルにおいては、たとえば
前出の図１３に示されるように、レジスト・マスク３３
の開口３４の寸法は元来かなり大きく、したがって等方
性エッチングによるアンダカット３２ｕの発生、すなわ
ちコンタクト・ホールの開口径の拡大も許容されてい
た。

【００１１】しかしながら、このような等方性形状を有
するコンタクト・ホールを被覆するためには、ビット線
引出し電極を幅広く形成しなければならず、このことは
将来的にメモリ・セルのデザイン・ルールの縮小が一層
進んだ場合に高集積化の大きな妨げとなる。特に、個々
のゲート電極に最小加工寸法が適用されるゲート・アレ
イにおいては、上述のような等方性形状を有するコンタ
クト・ホールは適用不可能である。また、かかるコンタ
クト・ホールを被覆するビット線引出し電極は複雑な表
面段差を反映したものとなり、しかも一般に光反射率の
高い材料で構成されるため、フォトリソグラフィ時にハ
レーションや定在波効果を発生させ易く、正確な解像を
困難とする。

【００１２】したがって今後は、中層配線の配線間スペ
ース内に形成される接続孔についてもその断面形状を異
方性形状とし、これにより上層配線の被り面積を削減
し、かつ上層配線に基体の表面段差を反映させないよう
にすることが、高集積化および高精度化に対応する上で
不可欠となる。

【００１３】そこで本発明は、デザイン・ルールが縮小
しても中層配線と接続孔との間の絶縁を確保することが
可能で、しかも高集積化に対応できる多層配線の形成方
法を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明の多層配線の形成
方法は、上述の目的を達するために提案されるものであ
って、隣接する２本の中層配線の配線間スペース内で層
間絶縁膜を開口して接続孔を形成し、該接続孔を介して
下層配線と上層配線との間の導通をとる際に、前記中層
配線上にこれと共通パターンにてオフセット絶縁膜を形
成する工程と、前記中層配線と前記オフセット絶縁膜か
らなるパターンの側壁面にサイドウォール絶縁膜を形成
する工程と、基体の全面を被覆して前記層間絶縁膜より
もエッチング速度の遅いエッチング停止層を実質的にコ
ンフォーマルに成膜する工程と、前記エッチング停止層
上に前記層間絶縁膜を略平坦に成膜する工程と、前記配
線間スペースよりも開口寸法の小さい領域内で前記層間
絶縁膜を異方性エッチングする工程と、前記領域の底面
に露出したエッチング停止層を選択的に除去することに
より接続孔を完成させる工程と、前記接続孔を導電材料
で埋め込む工程とを経るものである。

【００１５】あるいは、上記のエッチング停止膜を用い
る代わりに、層間絶縁膜よりもエッチング速度の遅い材
料を用いてサイドウォール絶縁膜を構成しても良い。こ
の場合には、前記層間絶縁膜の異方性エッチングを行う
のみで接続孔が完成し、エッチング停止膜を除去する工
程は不要となる。仮にフォトリソグラフィ時のミスアラ
イメントにより接続孔がサイドウォールとオーバーラッ
プしても、このサイドウォールがエッチング停止膜と同
じ機能を果たすのでサイドウォールは浸触されず、中層
配線と接続孔との間の絶縁耐圧が確保される。

【００１６】いずれの方法をとるにしても、前記層間絶
縁膜の最も一般的な構成材料はＳｉＯ_x系材料である。
層間絶縁膜にＳｉＯ_x系材料を用いる場合、エッチング
停止層あるいはサイドウォール絶縁膜としては、該Ｓｉ
Ｏ_x系材料と選択比のとれる絶縁材料を選択する必要が
あり、好適な候補としてＳｉ_xＮ_y系材料，Ｓｉ_xＯ_y
Ｎ_z系材料，Ａｌ_xＯ_y系材料のいずれかを挙げること
ができる。

【００１７】前記接続孔を埋め込む導電材料は、上層配
線と共通であっても、あるいは別の材料であっても良
い。本発明で形成される接続孔は異方性形状を有し、し
かも略平坦な層間絶縁膜に開口されるため、必然的にア
スペクト比の高いものとなる。したがって、上層配線そ
のものを用いてこれを埋め込む場合には、たとえば高温
スパッタリング法や高圧リフロー法により成膜されるＡ
ｌ系配線膜を用いるとよい。一方、上層配線とは別の材
料を接続孔内の導電材料として用いる場合には、たとえ
ばブランケットＣＶＤとエッチバックの組み合わせで接
続孔内にＷプラグを形成すると良い。もちろんいずれの
場合においても、密着層あるいはバリヤメタルとしてた
とえばＣＶＤによりカバレージの良いＴｉ系材料膜を予
め接続孔内に成膜して構わない。

【００１８】本発明では、前記接続孔の開口寸法を、適
用される最小加工寸法の１〜１．２倍の範囲とする。本
発明に限らず、一般にフォトリソグラフィによる接続孔
パターンの形成は技術的困難を伴うため、接続孔の開口
寸法はその世代の最小加工寸法よりやや大きく設定する
のが普通である。本発明では、その上限を特に最小加工
寸法の１．２倍と規定することにより、ゲート・アレイ
の高集積化への対応を図っている。

【００１９】なお、前記中層配線および下層配線は、典
型的にはＭＯＳトランジスタのそれぞれゲート電極およ
びソース／ドレイン領域とすることができる。ゲート電
極の代表的な構成材料としては、不純物含有ポリシリコ
ン膜、高融点金属ポリサイド膜、高融点金属シリサイド
膜がある。

【００２０】

【作用】本発明では、多少のフォトリソグラフィのミス
アライメントや加工寸法ばらつきが生じても、オフセッ
ト絶縁膜とサイドウォール絶縁膜の存在により中層配線
と接続孔との間の絶縁が確保できるという従来のＳＡＣ
法のメリットはそのままに、従来のＳＡＣ法では解決す
ることのできなかった層間絶縁膜の平坦化と接続孔の異
方性形状化を実現している。すなわち、層間絶縁膜の下
にエッチング停止層を設けるか、あるいは該層間絶縁膜
とエッチング選択比のとれる材料でサイドウォールを構
成することで局部的な膜厚差の大きい層間絶縁膜の異方
性エッチングを可能とし、このことにより中層配線の配
線間スペースにこれよりも開口寸法の小さい接続孔を開
口することを可能とする。接続孔の開口が縮小すると、
これを被覆する上層配線の被り面積を縮小することがで
き、メモリ素子のセル面積やゲート・アレイの占有面積
を縮小して一層の高集積化を図ることができる。また、
層間絶縁膜が略平坦化されることにより、この上に塗布
されるフォトレジスト膜も平坦かつ均一な膜厚となるた
め、フォトリソグラフィにおける接続孔パターンあるい
は上層配線パターンの解像特性が飛躍的に向上する。ま
た、上層配線の表面段差が最小限に抑えられることによ
り、エッチングによる上層配線そのものの加工精度も向
上する。

【００２１】

【実施例】以下、本発明の具体的な実施例について説明
する。

【００２２】実施例１本実施例は、２本のワード線の間でＳＲＡＭのビット線
引出し電極を基板にコンタクトさせるＳＲＡＭの多層配
線の形成プロセスに本発明を適用した例であり、Ｓｉ_x
Ｎ_y膜をエッチング停止層として用いた。本形成プロセ
スを、図１ないし図６を参照しながら説明する。

【００２３】まず、図１に示されるように、予めウェル
形成や素子分離を行ったＳｉ基板１の表面を熱酸化し、
厚さ約８ｎｍのゲート酸化膜２を形成した。この熱酸化
は、たとえばＨ₂／Ｏ₂混合ガスを用い、８５０℃でパ
イロジェニック酸化を行うことにより形成することがで
きる。続いて、膜厚約７０ｎｍの不純物含有ポリシリコ
ン膜３と膜厚約７０ｎｍのＷＳｉ_x膜４の積層体である
Ｗポリサイド膜を形成し、さらにこの上に減圧ＣＶＤに
より膜厚約１７０ｎｍのオフセット酸化膜６を堆積させ
た。ここで、上記ＷＳｉ_x膜４は、ＷＦ₆／ＳｉＣｌ₂
Ｈ₂混合ガスを用い、６８０℃で減圧ＣＶＤを行うこと
により成膜した。また、上記不純物含有ポリシリコン膜
３は、ＳｉＨ₄／ＰＨ₃混合ガスを用い、５５０℃で減
圧ＣＶＤを行って成膜したｎ⁺型アモルファスＳｉ膜
を、上述のＷＳｉ_x膜４のＣＶＤ時の熱負荷により結晶
粒成長させることにより形成した。

【００２４】次に、上記オフセット酸化膜６上に図示さ
れないレジスト・マスクを形成し、該オフセット酸化膜
６，上記ＷＳｉ_x膜４，上記不純物含有ポリシリコン膜
３を異方性エッチングした。この異方性エッチングは、
たとえば有磁場マイクロ波プラズマ・エッチング装置と
Ｃｌ₂／Ｏ₂混合ガスを用い、これら３種類の膜すべて
について共通条件で一括して行うことも可能であるが、
それぞれの膜に最適なエッチング条件を順次切り換えな
がら行っても良い。このエッチングにより、図示される
ように、オフセット酸化膜６が同一パターンで積層され
たワード線５を形成した。このワード線５の線幅は約
０．５５μｍ、配線間スペースは約０．７μｍである。

【００２５】次に、上記オフセット酸化膜６をマスクと
してＳｉ基板１にＬＤＤ領域形成用のＡｓ⁺の低濃度イ
オン注入を行った。このときのイオン注入条件は、たと
えばイオン加速エネルギー２０ｋｅＶ，ドース量６×１
０¹³／ｃｍ²とした。続いて、基体の全面に減圧ＣＶＤ
法により膜厚約１５０ｎｍのＳｉＯ_x膜を形成した後、
これを異方的にエッチバックした。これにより、上記ワ
ード線５およびオフセット酸化膜６の側壁面上に、図２
に示されるようなサイドウォール７を形成した。次に、
これらサイドウォール７とオフセット酸化膜６とをマス
クとしてＡｓ⁺の高濃度イオン注入（イオン加速エネル
ギー２０ｋｅＶ，ドース量５×１０¹⁵／ｃｍ²）を行
い、さらに１０５０℃，１０秒間のＲＴＡ（ラピッド・
サーマル・アニール）を行って不純物（Ａｓ）を活性化
させ、ＬＤＤ構造を有するソース／ドレイン領域８を形
成した。

【００２６】次に、図３に示されるように、基体の全面
に薄くコンフォーマルなエッチング停止層９を形成した
後、基体の全面を略平坦化するごとく厚い層間絶縁膜１
０を堆積させた。ここで、上記エッチング停止層９は、
ＳｉＣｌ₂Ｈ₂／ＮＨ₃混合ガスを用い、７６０℃で減
圧ＣＶＤを行うことにより２０〜５０ｎｍの厚さに堆積
されたＳｉ_xＮ_y膜である。なお、このエッチング停止
層９はプラズマＣＶＤで形成しても良い。また、上記層
間絶縁膜１０は、ＳｉＨ₄／Ｂ₂Ｈ₆／ＰＨ₃混合ガス
を用い、４００℃で常圧ＣＶＤを行うことにより５００
〜１０００ｎｍの厚さに堆積されたＢＰＳＧ（ホウ素リ
ン・シリケート・ガラス）膜を、８５０℃，３０分間の
条件でリフローさせたものである。

【００２７】次に、図４に示されるように、フォトリソ
グラフィを行ってコンタクト・ホール・パターンに倣っ
た開口１２を有するレジスト・マスク１１を層間絶縁膜
１０上に形成した。このときの開口１２の開口寸法は、
配線間スペースよりも狭い０．４μｍとした。なお、本
実施例のＳＲＡＭの最小加工寸法は０．３５μｍであ
り、上記の開口寸法はその１．１４倍に相当する。上記
フォトリソグラフィは、一例として化学増幅系ポジ型フ
ォトレジスト材料とＫｒＦエキシマ・レーザ・ステッパ
を用いて行ったが、予め層間絶縁膜１０の表面が略平坦
化されていることによりレジスト塗膜の膜厚を基板面内
にわたってほぼ均一かつ比較的薄くすることができたた
め、解像特性は極めて良好であった。

【００２８】次に、図５に示されるように、上記開口１
２内に表出する層間絶縁膜１０を異方性エッチングし、
コンタクト・ホール１０ａを途中まで形成した。この異
方性エッチングは、たとえばマグネトロンＲＩＥ装置と
ＣＨＦ₃／ＣＯ混合ガスを用いて行った。このガス系
は、ＳｉＯ_x系材料に対してはＣＯガスによる膜中から
のＯ原子引き抜きによりエッチング速度を上昇させる効
果を示すが、Ｏ原子が供給されないＳｉ_xＮ_y系の露出
面上ではＣＯガスがＦ^*（フッ素ラジカル）を捕捉する
ためにエッチング速度を低下させる効果を示す。つま
り、エッチング停止層９に対する選択比が高いために、
層間絶縁膜１０の最大膜厚相当分をエッチングしても、
エッチング停止層９が露出するとそれ以上はエッチング
が進行しない。図５では、若干のミスアライメントが生
じ、コンタクト・ホール１０ａの一端がサイドウォール
７とオーバーラップした例を示しているが、エッチング
停止層９が存在するためにサイドウォール７の浸触が防
止されている。このことにより、ワード線５はこのコン
タクト・ホール１０ａの内部に埋め込まれる後述の上層
配線１５から十分な耐圧をもって絶縁される。

【００２９】さらに、図６に示されるように、コンタク
ト・ホール１０ａの底面に露出したエッチング停止層９
をドライエッチングにより除去し、コンタクト・ホール
１０を完成した。このドライエッチングは、たとえばマ
グネトロンＲＩＥ装置とＣＨＦ₃／Ｏ₂混合ガスとを用
いて行った。このガス系では、Ｏ₂の添加量が増えると
ＣＨＦ₃ガスの解離が促進されて大量のＦ^*が生成する
一方で、ＣＦ_x ⁺イオンの生成量が低下するため、Ｓｉ
Ｏ_x系材料に対して高い選択比を達成することができ
る。また、Ｓｉ基板１（正確にはソース／ドレイン領域
８）に対しても、その露出面がＯ₂の酸化作用により薄
いＳｉＯ_x膜に変化されるため、やはり高い選択比が達
成される。

【００３０】この後は、常法にしたがって上層配線１５
の形成を行った。この上層配線１５は、たとえば膜厚約
３０ｎｍのＴｉ膜と膜厚約７０ｎｍのＴｉＮ膜とをスパ
ッタリング法で順次積層したＴｉ系バリヤメタル１３の
上に、さらに膜厚約４０００ｎｍのＡｌ−１％Ｓｉ膜１
４を高温スパッタリング法で積層したものである。な
お、この上層配線１５は、図６では基体の全面に被着さ
れた様に描かれているが、実際にはワード線５と直交す
る方向にパターニングされており、その線幅は約０．５
５μｍである。上層配線１５においてかかる狭い線幅が
実現できたのは、本発明で形成されるコンタクト・ホー
ル１０ａの開口寸法が小さく、開口端における上層配線
１５の被り面積が少なくて済むからである。また、上層
配線１５は略平坦化された層間絶縁膜１０上に形成され
ているため、該上層配線１５をパターニングするための
フォトリソグラフィやドライエッチングの精度も、いず
れも優れたものであった。

【００３１】実施例２本実施例では、実施例１のようなエッチング停止層６を
用いる替わりに、Ｓｉ _xＮ_y膜からなるサイドォールを
用いた。本実施例のプロセスについて図７ないし図１０
を参照しながら説明するが、実施例１と共通する部分に
ついては詳しい説明を省略する。

【００３２】本実施例では、図７に示されるように、Ｓ
ｉ_xＮ_y膜からなるサイドウォール１６を形成した。こ
のサイドウォール１６は、ＬＤＤイオン注入までの工程
を実施例１と同様に行った後、たとえばＳｉＣｌ₂Ｈ₂
／ＮＨ₃混合ガスを用いて７６０℃で減圧ＣＶＤを行う
ことにより膜厚約８０ｎｍのＳｉ_xＮ_y膜を基体の全面
に堆積させ、しかる後に異方性エッチバックを行って形
成した。

【００３３】高濃度イオン注入および活性化アニールを
行ってソース／ドレイン領域８を形成した後、図８に示
されるようにＢＰＳＧ膜よりなる層間絶縁膜１０を形成
して基体の表面をほぼ平坦化し、さらに図９に示される
ように該層間絶縁膜１０上にレジスト・マスク１１を形
成した。続いて、この状態で層間絶縁膜１０の異方性エ
ッチングを行い、図１０に示されるようなコンタクト・
ホール１０ａを形成した。図１０では、若干のミスアラ
イメントが生じ、コンタクト・ホール１０ａの一端がサ
イドウォール１６とオーバーラップした例を示している
が、このサイドウォール１６はＳｉ₃Ｎ膜で形成されて
いるために実施例１のエッチング停止層９と同じ効果を
発揮し、エッチングの進行を妨げた。つまり、サイドウ
ォール１６の浸触が防止されたので、図１０に示される
ようにコンタクト・ホール１０ａを上層配線１５で埋め
込んだ後でも、ワード線５とコンタクト・ホール１０ａ
内の該上層配線１５との絶縁は良好であった。

【００３４】以上、本発明を２例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。たとえば、上述の各実施例ではエッチン
グ停止層９およびサイドウォール１６の構成材料を共に
Ｓｉ_xＮ_yとしたが、本発明において規定されるＳｉＯ
_xＮ_y系材料，Ａｌ_xＯ_y系材料を用いても基本的には
同様の結果が得られる。この他、本発明の適用されるデ
バイス、ＣＶＤ，スパッタリング，イオン注入，ドライ
エッチング等の各プロセスの条件、デバイスの構成材料
については、適宜変更が可能である。

【００３５】

【発明の効果】以上の説明からも明らかなように、本発
明を適用すれば配線間スペースの縮小を図りながらも中
層配線と接続孔との絶縁耐圧を十分に確保し、しかも従
来のＳＡＣ法では困難であった層間絶縁膜の平坦化と接
続孔の断面形状の異方性化、およびこれに伴う上層配線
の被り面積の縮小をも実現している。したがって、メモ
リ素子のセル面積やゲート・アレイの占有面積を縮小
し、これらの半導体デバイスの一層の高集積化、高信頼
化を図ることができる。

【図面の簡単な説明】

【図１】本発明を２本のワード線の間でビット線引出し
電極の基板コンタクトをとるＳＲＡＭの多層配線の形成
プロセスに適用した例において、Ｓｉ基板上にゲート酸
化膜を介してワード線とオフセット酸化膜とを同一パタ
ーンで形成した状態を示す模式的断面図である。

【図２】図１のワード線とオフセット酸化膜の側壁面に
サイドウォールを形成した状態を示す模式的断面図であ
る。

【図３】図２の基体の全面に薄くコンフォーマルなエッ
チング停止層を形成し、さらにその基体の表面を厚い層
間絶縁膜で略平坦化した状態を示す模式的断面図であ
る。

【図４】図３の層間絶縁膜上にレジスト・マスクを形成
した状態を示す模式的断面図である。

【図５】図４の層間絶縁膜を異方性エッチングしてコン
タクト・ホールを途中まで形成した状態を示す模式的断
面図である。

【図６】図５のコンタクト・ホール底面のエッチング停
止層を除去し、コンタクト・ホールを上層配線で埋め込
んだ状態を示す模式的断面図である。

【図７】本発明を２本のワード線の間でビット線引出し
電極の基板コンタクトをとるＳＲＡＭの多層配線の形成
プロセスに適用した他の例において、後述の層間絶縁膜
に比べてエッチング速度の遅いサイドウォールを形成し
た状態を示す模式的断面図である。

【図８】図７の基体の全面を厚い層間絶縁膜で略平坦化
した状態を示す模式的断面図である。

【図９】図８の層間絶縁膜上にレジスト・マスクを形成
した状態を示す模式的断面図である。

【図１０】図９の層間絶縁膜を異方性エッチングしてコ
ンタクト・ホールを形成した状態を示す模式的断面図で
ある。

【図１１】従来のＳＡＣ法を適用したＳＲＡＭのメモリ
・セルの一部において、２本のワード線の配線間スペー
ス全体を使ってビット線引出し電極が基板にコンタクト
されている状態を示す模式的断面図である。

【図１２】エッチング停止層を用いることにより層間絶
縁膜の平坦化を図った従来のＳＡＣ法を適用したＳＲＡ
Ｍのメモリ・セルの一部において、接続孔の断面形状が
等方化し開口寸法が拡大している状態を示す模式的断面
図である。

【図１３】図１２のエッチング停止層を選択的に除去し
た状態を示す模式的断面図である。

【符号の説明】

１Ｓｉ基板５ワード線６オフセット酸化膜（ＳｉＯ_x）７サイドウォール（ＳｉＯ_x）９エッチング停止層（Ｓｉ_xＮ_y）１０層間絶縁膜（ＢＰＳＧ）１０ａコンタクト・ホール１５上層配線（Ｔｉバリヤメタル／Ａｌ−１％Ｓｉ）１６サイドウォール（Ｓｉ_xＮ_y）

Claims

【特許請求の範囲】

【請求項１】隣接する２本の中層配線の配線間スペー
ス内で層間絶縁膜を開口して接続孔を形成し、該接続孔
を介して下層配線と上層配線との間の導通をとる多層配
線の形成方法において、前記中層配線上にこれと共通パターンにてオフセット絶
縁膜を形成する工程と、前記中層配線と前記オフセット絶縁膜からなるパターン
の側壁面にサイドウォール絶縁膜を形成する工程と、基体の全面を被覆して前記層間絶縁膜よりもエッチング
速度の遅いエッチング停止層を実質的にコンフォーマル
に成膜する工程と、前記エッチング停止層上に前記層間絶縁膜を略平坦に成
膜する工程と、前記配線間スペースよりも開口寸法の小さい領域内で前
記層間絶縁膜を異方性エッチングする工程と、前記領域の底面に露出したエッチング停止層を選択的に
除去することにより接続孔を完成させる工程と、前記接続孔を導電材料で埋め込む工程とを有する多層配
線の形成方法。
【請求項２】前記層間絶縁膜をＳｉＯ_x系材料を用い
て構成し、前記エッチング停止層をＳｉ_xＮ_y系材料，
Ｓｉ_xＯ_yＮ_z系材料，Ａｌ_xＯ_y系材料より選ばれる
少なくとも１種類の絶縁材料を用いて形成する請求項１
記載の多層配線の形成方法。
【請求項３】隣接する２本の中層配線の配線間スペー
ス内で層間絶縁膜を開口して接続孔を形成し、該接続孔
を介して下層配線と上層配線との間の導通をとる多層配
線の形成方法において、前記中層配線上にこれと共通パターンにてオフセット絶
縁膜を形成する工程と、前記中層配線と前記オフセット絶縁膜からなるパターン
の側壁面に前記層間絶縁膜よりもエッチング速度の遅い
サイドウォール絶縁膜を形成する工程と、基体の全面を被覆して前記層間絶縁膜を略平坦に成膜す
る工程と、前記配線間スペースよりも開口寸法の小さい領域内で前
記層間絶縁膜を異方性エッチングし、接続孔を形成する
工程と、前記接続孔を導電材料で埋め込む工程とを有する多層配
線の形成方法。
【請求項４】前記層間絶縁膜をＳｉＯ_x系材料を用い
て形成し、前記サイドウォール絶縁膜をＳｉ_xＮ_y系材
料，Ｓｉ_xＯ_yＮ_z系材料，Ａｌ_xＯ_y系材料より選ば
れる少なくとも１種類の絶縁材料を用いて形成する請求
項３記載の多層配線の形成方法。
【請求項５】前記接続孔の開口寸法を、適用される最
小加工寸法の１〜１．２倍とする請求項１ないし請求項
４のいずれか１項に記載の多層配線の形成方法。
【請求項６】前記中層配線および下層配線は、ＭＯＳ
トランジスタのそれぞれゲート電極およびソース／ドレ
イン領域である請求項１ないし請求項５のいずれか１項
に記載の多層配線の形成方法。