JPH0817884A

JPH0817884A - 半導体装置およびその測定方法

Info

Publication number: JPH0817884A
Application number: JP14428894A
Authority: JP
Inventors: Kazuo Konuma; 和夫小沼
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-06-27
Filing date: 1994-06-27
Publication date: 1996-01-19

Abstract

(57)【要約】【目的】帯電過程の静電破壊の評価が可能な半導体装置
およびその測定方法を提供する。【構成】半導体基板にＭＯＳＦＥＴ等の回路素子の電荷
保持構造と同じ構造もしくは部分的に同じ構造を有する
少なくとも第１および第２のチェック素子１０，２０を
形成し、第１のチェック素子１０の電極パッド１８，１
９の面積と第２のチェック素子２０の電極パッド２８，
２９の面積はたがいに異なっており、これによりチェッ
ク素子の電荷コレクタ能力を調整する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置およびその測
定方法に係わり、特に静電破壊に対する評価方法に関す
る。

【０００２】

【従来の技術】半導体装置の中でも、特に絶縁ゲート型
電界効果トランジスタ（以下、ＭＯＳＦＥＴ、と称す）
は静電破壊しやすいことが知られている。

【０００３】静電破壊とは、帯電によりゲート電極と基
板間が耐電圧以上の高電圧になることでゲート絶縁膜に
スパーク電流が流れ、その後も導通状態、すなわち、短
絡して故障状態となる現象のことである。

【０００４】静電破壊はＭＯＳＦＥＴのゲート電極と基
板間のゲート絶縁膜に限らず、例えば、ＣＣＤ（電荷結
合素子）のゲート電極間の絶縁膜やバイポーラトランジ
スタのＰＮ接合でも生じる。

【０００５】静電破壊のメカニズムは複雑であるが、帯
電過程と放電過程に分けることができる。

【０００６】帯電過程は例えばＭＯＳＦＥＴの場合では
ゲート電極（または、基板）に正または負の電荷が蓄積
される過程である。

【０００７】半導体装置の内部配線が保護膜で覆われて
いる通常のＳｉ−ＬＳＩにおいては蓄積される電荷は外
部配線用のボンディングパッドから侵入する。

【０００８】帯電過程の静電破壊は半導体装置の取扱い
に大きく依存し、静電対策を行っていない環境では数十
ｋＶの静電気が発生する。たとえば、材質によってはわ
ずかな摩擦によっても静電気が発生して静電破壊を誘発
する。

【０００９】静電破壊した半導体装置はその時点で不良
品となるので、その後の製造工程は製造コスト削減の為
に中止すべきである。したがって静電破壊の早期発見が
重要である。また、製造工程等において特定の取扱い時
に静電破壊が頻発しているとすると、その取扱い方法の
改善が急務となる。このためにも静電破壊の早期発見が
重要である。

【００１０】静電破壊の評価に関する技術は、例えば特
開昭６３−１０４３４５号公報に開示されている。同公
報では、まずＭＯＳＦＥＴのＣチャージテストを紹介
し、これが半導体装置本体の破壊試験であることを指摘
して、同公報の発明では主機能であるＭＯＳＦＥＴを有
する半導体装置に、図８に模式的に示すようなＭＯＳ構
造のチェック素子を付加することで絶縁ゲート酸化膜の
静電破壊耐量を測定することを可能としている。図８に
おいて、シリコン酸化層７３を表面上に設けたＰ型Ｓｉ
基板７１の一部をコンタクト用の高濃度Ｐ型拡散層７２
として、主機能であるＭＯＳＦＥＴのゲート酸化膜と同
時に形成した酸化膜７４上にアルミ電極７５を設ける。
またアルミ電極７６を高濃度Ｐ型拡散層７２に接続して
チェック素子を構成する。そしてこのチェック素子をＣ
チャージテストすることで酸化膜７４の絶縁耐量を測定
して主機能であるＭＯＳＦＥＴのゲート酸化膜の絶縁耐
量を評価しようというものである。この方法では主機能
であるＭＯＳＦＥＴを極限状態にさらすことなくプロセ
ス診断できる点で優れていると言える。

【００１１】

【発明が解決しようとする課題】前述したように静電破
壊は帯電過程と放電過程の両方に依存して引き起こされ
るのであるが、特開昭６３−１０４３４５号公報を含め
て従来の測定方法では、外部から一定量の電荷を加えた
時の耐量を評価しているだけであり、放電過程の絶縁耐
量の評価しかしていない。

【００１２】このように従来技術では放電過程の評価し
か考慮されず、電荷の帯電過程の評価は考慮されていな
かったから、半導体装置の製造中に電荷の帯電過程の静
電破壊が生じてもそのまま製造を続けて無駄な製造コス
トを発生させたり、製造工程等において特定の取扱い時
に静電破壊が頻発していてもその取扱い方法の改善がな
されないために、歩留が低下する問題点があった。

【００１３】したがって本発明の目的は、帯電過程の静
電破壊の評価が可能な半導体装置およびその測定方法を
提供することである。

【００１４】

【課題を解決するための手段】本発明の特徴は、電荷保
持構造を有する回路素子を半導体基板に形成した半導体
装置において、前記半導体基板に前記回路素子の電荷保
持構造と同じ構造もしくは部分的に同じ構造を有する少
なくとも第１および第２のチェック素子を形成し、前記
第１のチェック素子の電極パッドの面積と前記第２のチ
ェック素子の電極パッドの面積はたがいに異なっている
半導体装置にある。

【００１５】本発明の他の特徴は、電荷保持構造を有す
る回路素子の静電破壊を測定する測定方法において、前
記回路素子の電荷保持構造と同じ構造もしくは部分的に
同じ構造を有し、かつその電極パッドの面積を調整する
ことで電荷の収集（以下、コレクタ、と称す）能力の異
なる静電破壊チェック用のチェック素子を複数形成し、
前記チェック素子の電圧電流特性を測定する半導体装置
の測定方法にある。

【００１６】上記半導体装置およびその測定方法におい
て、チエック素子は多数の半導体チップが設けられる半
導体ウエハの一領域に形成されてウエハ段階における静
電破壊をチェックすることができる。あるいは、半導体
チップの素子形成領域に前記回路素子が形成され、前記
半導体チップのチェック素子形成領域に前記チェック素
子が前記回路素子と独立に形成されてウエハおよびウエ
ハから分割された半導体チップの両段階における電荷の
帯電による静電破壊をチェックすることができる。ま
た、回路素子はＭＯＳＦＥＴであり、このＭＯＳＦＥＴ
のゲート絶縁膜の構造と同一もしくは類似の構造を前記
チエック素子が有していることができる。あるいは、前
記回路素子は電荷結合素子であり、前記チェック素子は
前記電荷結合素子の電極間のギャップと同一のギャップ
構造もしくはそれ以下のギャップ構造を有していること
ができる。また、前記チェック素子の電極パッドの表面
を凹凸形状にして電荷のコレクタ能力を増加させること
ができる。

【００１７】

【作用】上記構成によれば半導体集積回路装置を形成す
る回路素子よりも電荷のコレクタ能力が高い、もしくは
静電破壊しやすいチェック素子を設けているから製造工
程中における回路素子の電荷の帯電による静電破壊を容
易にチェックすることができる。

【００１８】

【実施例】以下図面を参照して本発明を説明する。

【００１９】図１乃至図５は本発明の第１の実施例を示
す図面である。図４に示すように、半導体ウエハ１００
に多数の半導体チップ８０が半導体チップを分離するい
わゆるスクライブ線９０に囲まれてマトリックス状に配
列されている。半導体チップ８０にＭＯＳＦＥＴを含む
回路素子を形成して半導体集積回路を構成する。またス
クライブ線９０に囲まれた一領域はチエック素子形成領
域８０Ａとなっておりこの領域に、ウエハ段階における
回路素子としてのＭＯＳＦＥＴの電荷の帯電による静電
破壊をチェックするためにチェック素子を、ＭＯＳＦＥ
Ｔとともに形成する。

【００２０】また各半導体チップには、図５に示すよう
に、回路素子を形成する素子形成領域８１の外側にチェ
ック素子形成領域８２が設け、ここに回路素子のＭＯＳ
ＦＥＴとは独立にチェック素子を形成する。この半導体
チップに形成されるチェック素子は半導体ウエハ段階に
おける製造工程中のＭＯＳＦＥＴ電荷の帯電による静電
破壊をチエックすることができ、また半導体ウエハから
分離された半導体チップ段階におけるＭＯＳＦＥＴの製
造工程中もしくは使用中の静電破壊をチエックすること
もできる。半導体ウエハ１００の一領域８０Ａにチェッ
ク素子を設けるか、それぞれの半導体チップ８０の一領
域８２にチェック素子を設けるか、あるいはこの両領域
にチェック素子を設けるかは、静電破壊のチェック評価
をどの時点で行うかの方針により決定することができ
る。

【００２１】第１の実施例の半導体装置における図５の
素子形成領域８１に形成して半導体集積回路を構成する
ＭＯＳＦＥＴを図３に示す。図３において、（Ａ）は平
面図、（Ｂ）および（Ｃ）はそれぞれ（Ａ）を切断線Ｂ
−ＢおよびＣ−Ｃで切断し矢印の方向を視た断面図であ
る。

【００２２】Ｎ型のソースおよびドレイン領域６，７が
設けられたＰ型シリコン基板１の主面上に膜厚１μｍの
シリコン酸化層２を有し、ソース、ドレイン領域６，７
間のチャネル領域上に膜厚１００ｎｍのシリコン酸化膜
からなるゲート絶縁膜３が形成され、その上にアルミニ
ウム膜からなるゲート電極４が形成されこのアルミニウ
ム膜はシリコン酸化層２上を延在してパッシベーション
絶縁膜５に形成された開口部に露出する１００μｍ×１
００μｍの正方形状のボンディングパッド８を形成す
る。またシリコン酸化膜２の開口を通してＰ型シリコン
基板１のＰ⁺型オーミックコンタクト領域１Ａに接続し
て基板電位を供給する１００μｍ×１００μｍの正方形
状のボンディングパッド９をパッシベーション絶縁膜５
を開口することにより形成する。そしてこの実施例では
このボンディングパッド８，９に対応接続する回路素子
のＭＯＳＦＥＴは１個の場合を例示して説明する。

【００２３】この露出するボンディングパッド８，９に
電荷が過大にコレクタするとゲート絶縁膜３が静電破壊
するから、製造工程中に静電破壊したかどうかを評価す
る必要がある。

【００２４】図１は第１の実施例におけるチェック素子
を示す平面図であり、図２（Ａ），（Ｂ）および（Ｃ）
はそれぞれ図１を切断線Ａ−Ａ，Ｂ−ＢおよびＣ−Ｃで
切断し矢印の方向を視た断面図である。

【００２５】半導体チップのチエック素子形成領域８２
もしくは半導体ウエハのチエック素子形成領域８０Ａに
第１のチェック素子１０，第２のチェック素子２０およ
び第３のチェック素子３０が配列して形成されており、
それぞれのチェック素子はシリコン酸化膜等の絶縁膜を
充填した深さ５μｍのトレンチ１１による素子分離構造
により囲まれてたがいに干渉しないように、また回路素
子と干渉しないようになっている。このチェック素子１
０，２０，３０のそれぞれが基本単位であり、３個のチ
ェック素子でチェック素子群を構成する。

【００２６】第１，第２および第３のチェック素子１
０，２０，３０はそれぞれＰ型シリコン基板１の表面に
被着形成した膜厚１００ｎｍのシリコン酸化膜１３、シ
リコン酸化膜１３上に形成されたアルミ電極配線１４、
Ｐ型シリコン基板１に形成された高濃度のＰ₊型コンタ
クト領域１７、そこに接続したアルミ電極配線１５を有
している。そしてシリコン酸化膜１３は図３のＭＯＳＦ
ＥＴのゲート絶縁膜３と同時に形成することができる。
またアルミ電極配線１４，１５はＭＯＳＦＥＴのゲート
電極配線４と同時に形成することができる。また、同一
の帯電量でチェック素子の静電破壊を回路素子であるＭ
ＯＳＦＥＴの静電破壊より早めるために、シリコン酸化
膜１３の膜厚をＭＯＳＦＥＴのゲート絶縁膜３の膜厚よ
り薄くすることもできる。

【００２７】さらに第１のチェック素子１０では、アル
ミ電極配線１４がシリコン酸化膜２上を延在してパッシ
ベーション絶縁膜５に形成された開口部に露出する１０
０μｍ×１００μｍの正方形状のボンディングパッド１
８を形成し、アルミ電極配線１５がシリコン酸化膜２上
を延在してパッシベーション絶縁膜５に形成された開口
部に露出する１００μｍ×１００μｍの正方形状のボン
ディングパッド１９を形成している。

【００２８】一方、第２のチェック素子２０では、第１
のチェック素子１０のボンディングパッド１８，１９よ
リ大きな面積である１５０μｍ×１５０μｍの正方形状
のボンディングパッド２８，２９をそれぞれ形成してい
る。

【００２９】さらに第３のチェック素子３０では、第２
のチェック素子２０のボンディングパッド２８，２９よ
リ大きな面積である２００μｍ×２００μｍの正方形状
のボンディングパッド３８，３９をそれぞれ形成してい
る。

【００３０】これらチェック素子のボンディングパッド
は図３の回路素子であるＭＯＳＦＥＴのボンディングパ
ッドと同時にパッシベーション絶縁膜５に開口部を形成
して設ける。

【００３１】第１のチェック素子１０のボンディングパ
ッド１８，１９はＭＯＳＦＥＴのボンディングパッド
８，９と同じ大きさの面積であるから、ボンディングパ
ッド１８，１９にはボンディングパッド８，９とほぼ同
じ量の電荷がコレクタする。したがってある製造条件で
この電荷により第１のチェック素子１０のシリコン酸化
膜１３が静電破壊する場合は、ＭＯＳＦＥＴのゲート絶
縁膜３も静電破壊していると評価することができるから
その対策を行う。

【００３２】一方、第２のチェック素子２０のボンディ
ングパッド２８，２９や第３のチェック素子３０のボン
ディングパッド３８，３９はＭＯＳＦＥＴのボンディン
グパッド８，９より広い面積であるから、ボンディング
パッド２８，２９にはボンディングパッド８，９より多
くの電荷がコレクタし帯電量がより大きくなる。したが
ってある製造条件でこの電荷により第２のチェック素子
２０や第３のチェック素子３０のシリコン酸化膜１３が
静電破壊してもＭＯＳＦＥＴのゲート絶縁膜３も静電破
壊しているとは限らないが、危険の状態であると評価さ
れそれなりの対策を行う。

【００３３】たとえば回路素子としてのＭＯＳＦＥＴの
ある工程が完了した後、チェック素子群１０，２０，３
０のボンディングパッド１８，２８，３８とボンディン
グパッド１９，２９，３９との間の電流電圧測定をこれ
らボンディングパッドに検査プローブを当接して行う。
チェック素子のシリコン酸化膜１３が電荷の帯電により
静電破壊していなく正常な状態ならばチェック素子の抵
抗値（電圧値／電流値）は非常に大きく測定される。そ
の抵抗値は絶縁膜（この場合はシリコン酸化膜）の物性
および素子構造により決まる値である。一般的には数十
ＭΩ以上の値である。

【００３４】一方、チェック素子のシリコン酸化膜１３
が静電破壊している異常な状態ならばチェック素子の抵
抗値（電圧値／電流値）は非常に小さく短絡しているこ
とが測定される。

【００３５】この電流電圧測定は非破壊測定であるから
印加電圧（および印加電流）は回路素子のＭＯＳＦＥＴ
の動作に必要な値（この場合はゲート電圧値）またはそ
の値に若干の余裕度を持たせた値の範囲にとどめて行
う。確認ができたらその後の製造工程等の取扱いを行
う。各取扱い後にはチェック素子の電流電圧測定を同様
に行う。この取扱いと測定とを組み合わせて工程を進め
て行けば静電破壊を早期に発見することができる。

【００３６】このチェック素子群の種類数やそのボンデ
ィンパッドの大きさ、すなわち取扱いによる帯電量感度
特性は、素子形成領域において１個もしくは１対のボン
ディンパッドに接続するＭＯＳＦＥＴの数量を考慮して
このＭＯＳＦＥＴの耐量との相関を確認して決定され
る。

【００３７】図４乃至図７は本発明の第２の実施例を示
す図面である。図４および図５に示す半導体ウエハ１０
０の半導体チップ８０内の素子形成領域８１にＣＣＤ
（電荷結合素子）イメージセンサを含む回路素子を形成
して半導体集積回路を構成する。また、半導体ウエハの
チエック素子形成領域８０Ａや半導体チップのチエック
素子形成領域８２に製造段階やあるいは使用段階におけ
る回路素子としてのＣＣＤイメージセンサの帯電による
静電破壊をチェックするためにチェック素子を形成す
る。ＣＣＤイメージセンサはＭＯＳ構造を有する半導体
装置であるが、ＭＯＳのゲート電極が重なりあっている
ことに特徴がある。

【００３８】この構造はより単純な構造でイメージセン
サを構成できることが長所である反面、ゲート電極間の
静電破壊が起こりやすい。

【００３９】図７を参照して回路素子としてのＣＣＤイ
メージセンサを説明する。素子形成領域８１におけるＰ
型シリコン基板４１にＮ型ウエル４２が形成され、その
上にシリコン酸化膜４３を介して第１のゲート電極４４
Ａ，第２のゲート電極４４Ｂ，第３のゲート電極４４
Ｃ，第４のゲート電極４４Ｄがポリシリコンから形成さ
れている。第１乃至第４のゲート電極にはアルミ配線４
５Ａ，４５Ｂ，４５Ｃおよび４５Ｄを通してボンディン
グパッド４６Ａ，４６Ｂ，４６Ｃおよび４６Ｄから電圧
Ｖ₁，Ｖ₂，Ｖ₃およびＶ₄がそれぞれ供給される。

【００４０】そして各ゲ−ト電極間の間隙Ｔ₁は例えば
３００ｎｍでありそこにシリコン酸化膜４３が充填され
てゲート電極間の耐電圧を維持しているが、上記したよ
うにここは帯電により静電破壊が発生しやすい。

【００４１】このＣＣＤイメージサンサの静電破壊に対
するチェック素子の性格上、イメージセンサ本体のゲー
ト電極構造の特徴を再現したチェック素子構造を形成す
る必要がある。ＣＣＤイメージセンサは、例えば、２０
０万画素のイメージセンサでは少なくとも４００万以上
のゲート電極が形成されて、互いに重なりあっている。
一般的にチェック素子群を４００万以上のゲート電極を
持つ大規模素子とすることは不可能である。回路素子と
してのイメージセンサ本体のゲート電極構造の特徴を再
現して、かつ、静電破壊に関して小規模なチェック素子
で本体と同等もしくはさらに高感度でなければならな
い。

【００４２】図６はこのような要求を満たすＣＣＤイメ
ージセンサ用のチェック素子５０およびチェック素子６
０を基本単位とするチェック素子群を示す断面図であ
る。

【００４３】チェック素子形成領域８０Ａ，８２におけ
るＰ型シリコン基板４１上にポリシリコンによる電極５
３，５５，６３がシリコン酸化膜４３を介して形成され
ている。電極５３にはアルミ膜５４が接続してシリコン
酸化膜４３上を延在し、電極５５にはアルミ膜５７が接
続し、また、電極６３にはアルミ膜６４が接続してシリ
コン酸化膜４３上を延在している。

【００４４】そしてシリコン酸化膜からなるパッシベー
ション膜４７に開口を設けてアルミ膜５４、５７および
６４をそれぞれ露出させてボンディングパッド５８，５
９および６８をそれぞれ形成する。

【００４５】ここでボンディングパッド５８とボンディ
ングパッド５９とは同じ面積であるが、ボンディングパ
ッド６８はそれよりも大きな面積となっている。

【００４６】また、ボンディングパッド５８，５９，６
８の表面は鋭角の凹凸面５８Ａ，５９Ａ，６８Ａとなっ
ている。このように鋭角の部分を持っていれば電荷をコ
レクタする能力が増加する。このようにボンディングパ
ッドの表面に鋭角部分を形成する方法は、ボンディング
パッドのアルミ表面をエッチングで荒す方法や針状に金
属を追加堆積する方法がある。また、ボンディングパッ
ド下のシリコン酸化膜４３の上面部分に凹凸形状をつけ
ておくことで所望の形状が実現できる。

【００４７】さらにチエック素子５０となる電極５３と
電極５５間の間隔Ｔ₁は、図６の回路素子としてのＣＣ
Ｄイメージセンサと同様に３００ｎｍでありそこにシリ
コン酸化膜４３が充填された構造になっているが、チエ
ック素子６０となる電極５５と電極６３間の間隔Ｔ₂は
１００ｎｍでありそこにシリコン酸化膜４３が充填され
た構造になっている。

【００４８】チェック素子６０のボンディングパッド６
８はチェック素子５０のボンディングパッド５８より大
きな面積であるから、より大量の電荷がコレクタされ
る。しかもチェック素子６０の間隔Ｔ₂はチェック素子
５０の間隔Ｔ₁より狭くなっている。

【００４９】このようにチェック素子６０はチェック素
子５０より静電破壊しやすく設計されている。

【００５０】ある工程の後、第１の実施例と同様に、ボ
ンディングパッド５８とボンディングパッド５９に検査
プローブを当接して電流電圧特性を測定して高抵抗の場
合はチェック素子５０の電極５３−電極５５間の間隔Ｔ
₁が正常であり、低抵抗の場合はこの間隔Ｔ₁が静電破
壊されて短絡状態になっていると判定する。同様に、ボ
ンディングパッド６８とボンディングパッド５９に検査
プローブを当接して電流電圧特性を測定して高抵抗の場
合はチェック素子６０の電極６３−電極５５間の間隔Ｔ
₂が正常であり、低抵抗の場合はこの間隔Ｔ₂が静電破
壊されて短絡状態になっていると判定する。そしてこの
両チェック素子の判定により回路素子のＣＣＤイメージ
センサの製造工程中の状態や場合によっては使用中の状
態を評価する。

【００５１】例えば、Ａ工程の後、チェック素子５０，
６０の両方が静電破壊で短絡している場合は、ＣＣＤイ
メージセンサも静電破壊で短絡しているものと評価して
その半導体ウエハもしくは半導体チップを次のＢ工程に
送らずに廃棄するべきであると判断する。また、チェッ
ク素子５０は正常であるがチェック素子６０が静電破壊
で短絡している場合は、ＣＣＤイメージセンサは静電破
壊していないで正常であるからその半導体ウエハもしく
は半導体チップを次のＢ工程に送るが、Ａ工程における
取扱い方法は静電破壊を発生させる危険性が有ると評価
し、この取扱い方法を改良すべきであると判断する。ま
た、チェック素子５０，６０の両方が正常である場合
は、ＣＣＤイメージセンサは静電破壊していないで正常
であるからからその半導体ウエハもしくは半導体チップ
を次のＢ工程に送り、かつ、Ａ工程における取扱い方法
は静電破壊を発生させる危険性が無いと評価してその方
法を継続するものと判断する。

【００５２】上記第１および第２の実施例ではいずれも
ＭＯＳ構造を持つ素子の評価用チェック素子の構造につ
いて示したが、ＭＯＳ構造に限らず、静電破壊に対して
評価すべき素子構造はＰＮダイオード等全て本発明のチ
ェック素子を用いて評価することができる。

【００５３】また、電荷コレクタ能力の調整について
は、一定の帯電環境を予め作り出して、チェック素子の
破壊状況と対応を確認しておけば、定量評価を行うこと
ができる。

【００５４】

【発明の効果】以上のように本発明によれば、半導体集
積回路装置を形成する回路素子と同等もしくはそれより
も電荷のコレクタ能力が高い、あるいは静電破壊しやす
いチェック素子を設けて製造工程中における回路素子の
静電破壊を容易にチェックすることができる。

【００５５】したがって、半導体装置の製造中に帯電過
程の静電破壊が生じてもそのまま製造を続けて無駄な製
造コストを発生させることが回避でき、また製造工程等
において特定の取扱い時に静電破壊が頻発している場合
にその取扱い方法の改善をして歩留を向上させることが
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるチェック素子群
を示す平面図である。

【図２】本発明の第１の実施例におけるチェック素子群
を示す断面図であり、（Ａ），（Ｂ）および（Ｃ）はそ
れぞれ図１を切断線Ａ−Ａ，Ｂ−ＢおよびＣ−Ｃで切断
し矢印の方向を視た断面図である。

【図３】本発明の第１の実施例における回路素子である
ＭＯＳＦＥＴを示す図であり、（Ａ）は平面図、（Ｂ）
および（Ｃ）はそれぞれ（Ａ）を切断線Ｂ−ＢおよびＣ
−Ｃで切断し矢印の方向を視た断面図である。

【図４】本発明の実施例の半導体ウエハを示す平面図で
ある。

【図５】本発明の実施例の半導体チップを示す平面図で
ある。

【図６】本発明の第２の実施例におけるチェック素子群
を示す断面図である。

【図７】本発明の第２の実施例における回路素子である
ＣＣＤイメージセンサの一部回路図を含む断面斜視図で
ある。

【図８】従来技術のチェック素子を示す断面図である。

【符号の説明】

１Ｐ型シリコン基板１ＡＰ⁺型オーミックコンタクト領域２シリコン酸化層３ゲート絶縁膜４ゲート電極５，４７パッシベーション膜６，７Ｎ型のソースおよびドレイン領域８，９回路素子のボンディングパッド１０，２０，３０，５０，６０チエック素子１１トレンチ１３シリコン酸化膜１４，１５アルミ電極配線１７Ｐ⁺型コンタクト領域１８，１９，２８，２９，３８，３９チェック素子
のボンディングパッド４１Ｐ型シリコン基板４２Ｎ型ウエル４３シリコン酸化膜４４Ａ，４４Ｂ，４４Ｃ，４４Ｄゲート電極４５Ａ，４５Ｂ，４５Ｃ，４５Ｄアルミ配線４６Ａ，４６Ｂ，４６Ｃ，４６Ｄ回路素子のボンデ
ィングパッド５３，５５，６３ポリシリコン電極５４，５７，６４アルミ膜５８，５９，６８チェック素子のボンディングパッ
ド５８Ａ，５９Ａ，６８Ａ凹凸表面７１Ｐ型Ｓｉ基板７２高濃度Ｐ型拡散層７３シリコン酸化層７４酸化膜７５，７６アルミ電極８０半導体チップ８０Ａ，８２チェック素子形成領域８１素子形成領域９０スクライブ線１００半導体ウエハ

Claims

【特許請求の範囲】

【請求項１】電荷保持構造を有する回路素子を半導体
基板に形成した半導体装置において、前記半導体基板に
前記回路素子の電荷保持構造と同じ構造もしくは部分的
に同じ構造を有する少なくとも第１および第２のチェッ
ク素子を形成し、前記第１のチェック素子の電極パッド
の面積と前記第２のチェック素子の電極パッドの面積は
たがいに異なっていることを特徴とする半導体装置。
【請求項２】前記チェック素子は、多数の半導体チッ
プが設けられる半導体ウエハの一領域に形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】半導体チップの素子形成領域に前記回路
素子が形成され、前記半導体チップのチェック素子形成
領域に前記チェック素子が前記回路素子と独立に形成さ
れていることを特徴とする請求項１記載の半導体装置。
【請求項４】前記回路素子は絶縁ゲート電界効果トラ
ンジスタであり、該トランジスタのゲート絶縁膜の構造
と同一の構造もしくは類似の構造を前記チエック素子が
有していることを特徴とする請求項１記載の半導体装
置。
【請求項５】前記回路素子は電荷結合素子であり、前
記チェック素子は前記電荷結合素子の電極間のギャップ
と同一のギャップ構造もしくはそれ以下のギャップ構造
を有していることを特徴とする請求項１記載の半導体装
置。
【請求項６】前記チェック素子の電極パッドの表面は
凹凸形状であることを特徴とする請求項１記載の半導体
装置。
【請求項７】電荷保持構造を有する回路素子の静電破
壊を測定する測定方法において、前記回路素子の電荷保
持構造と同じ構造もしくは部分的に同じ構造を有し、か
つその電極パッドの面積を調整することで電荷収集（コ
レクタ）能力の異なる静電破壊チェック用のチェック素
子を複数形成し、前記チェック素子の電圧電流特性を測
定することを特徴とする半導体装置の測定方法。