JPH081570B2 - 定電圧発生用半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路に関し、特に、定電圧を発生
するための回路を備えた定電圧発生用半導体集積回路装
置に関する。

［従来の技術］ 半導体集積回路装置には、電源電圧レベルとは異なる
一定のレベルの電圧を必要とする内部回路部を持つもの
が多い。たとえば、半導体記憶装置の１つであるDRAM
（ダイナミックランダムアクセスメモリ）もその一例で
ある。

DRAMにおいて、メモリセルに対するデータの書込みお
よび読出時にデータの転送を担うビット線は、マトリク
ス状に配置された１行のメモリセルにつき２本ずつ用い
られ、これらは互いに相補な信号を伝達する。

第３図は、DRAMにおける或る１対のビット線の周辺回
路を示した図である。図を参照して、１対のビット線BL
と▲▼との間にはトランジスタ９が設けられる。さ
らに、ビット線BLと▲▼はそれぞれトランジスタ７
と８とを介して、電源電圧V_CCの1/2の電圧1/2V_CCという
定電圧を発生する1/2V_CC発生回路10に接続される。な
お、図において、WLは１列のメモリセルにつき１本ずつ
設けられるワード線であり、６はメモリセルを示す。ビ
ット線BLおよび▲▼はセンスアンプ（図示せず）に
接続されている。メモリセルからのデータ読出時にメモ
リセルから出力された信号はビット線BLおよび▲▼
を介してセンスアンプに伝達されここで増幅されて“0"
および“1"の２つのデジタル値のいずれであるかが判別
される。一方、メモリセルに対する読出しが終了する
と、トランジスタ７および８のゲートにはプリチョージ
信号φ_Ｐが、トランジスタ９のゲートにはビット信号BL
と▲▼とを短絡させるためのイコライズ信号φ_Ｅが
それぞれ与えられる。これらの信号によって、トランジ
スタ7,8,および９はすべてON状態となる。したがって、
ビット線BLおよび▲▼の電圧は1/2V_CC発生回路10の
出力電圧によってともに1/2V_CCとなり、ビット線BLおよ
び▲▼はプリチャージされる。これによって、差動
増幅器であるセンスアンプに、差動動作の基準電位1/2V
_CCが与えられる。

第４図は1/2V_CC発生回路10の一例を示す回路図であ
る。図を参照して、この回路は、CMOS回路で構成されて
おり、電源電圧V_CCを供給する電圧源１と接地２との間
に接続されるゲート電圧発生部３および４と、ビット線
をプリチャージするための最終的な出力電圧V_BLを取出
すための定電圧発生部5bとから構成される。

ゲート電圧発生部３は、電圧源１と接地２との間に設
けられる、抵抗R1と、同一のON抵抗値を有するＮチャネ
ルトランジスタTr1およびTr2と、抵抗R1と同一の抵抗値
を有する抵抗R2との直列接続を含む。また、トランジス
タTr1およびTr2は、それぞれ、ソースとゲートとを互い
に接続される。

ゲート電圧発生部４は、電圧源１と接地２との間に設
けられる、抵抗R3と、同一のON抵抗値を有するＰチャネ
ルトランジスタTr4およびTr5と、抵抗R3と同一の抵抗値
を有する抵抗R4との直列接続を含む。また、トランジス
タTr4およびTr5はそれぞれ、ソースとゲートとを互いに
接続される。

定電圧発生部5bは、電圧源１と接地２との間に設けら
れる、ＮチャネルトランジスタTr3とＰチャネルトラン
ジスタTr6との直列接続を含む。

ゲート電圧発生部３の出力は、トランジスタTr1と抵
抗R1との接続点（ノードn2）から取出され、定電圧発生
部5bのトランジスタTr3のゲートに与えられる。また、
ゲート電圧発生部４の出力は、トランジスタTr5と抵抗R
4との接続点（ノードn4）から取出され、定電圧発生部5
bのトランジスタTr6のゲートに与えられる。なお、1/2V
_CC発生回路としての最終的な出力電圧は、定電圧発生部
5bを構成するトランジスタTr3およびTr6の接続点（ノー
ドn5）から取出され、ビット線プリチャージ電圧V_BLと
して、ピット線対BLおよび▲▼に与えられる（第３
図参照）。

以下、この回路の動作について説明する。なお、説明
にあたってはＰチャネルトランジスタとＮチャネルトラ
ンジスタのしきい値電圧の絶対値を各々、V_TPとV_TNと表
わす。

まず、ゲート電圧発生部３の回路動作について説明す
る。電圧源１の出力電圧V_CCによって、トランジスタTr1
のゲート電圧が上昇しトランジスタTr1が導通する。こ
れによって、トランジスタTr1のソース側に接続される
電圧源１の出力電圧がトランジスタTr1のドレイン電圧
が上昇させる。ここで、トランジスタTr1のドレインは
トランジスタTr2のソースおよびゲートに接続される。
したがって、トランジスタTr1のドレイン電圧上昇は、
トランジスタTr2のゲート電圧上昇となり、トランジス
タTr2が導通する。以上のようにしてトランジスタTr1お
よびTr2はともに導通状態となり、電圧源１から接地２
に流れる電流が生じる。ここで、抵抗R1の抵抗値とトラ
ンジスタTr1のON抵抗値との和と、抵抗R2とトランジス
タTr2のON抵抗値との和とは等しい。このため、トラン
ジスタTr1およびTr2の接続点（ノードn1）の電圧は電圧
源１の電圧V_CCの1/2、すなわち、1/2V_CCなる。一方、ト
ランジスタTr1のゲート電圧は、この電圧（1/2V_CC）よ
りもそのしきい値電圧V_TN分だけ高くなる。したがっ
て、トランジスタTr1のゲート電圧は、1/2V_CC＋V_TNとな
る。トランジスタTr1のゲートとソースとはゲート電圧
発生部３の出力端であるノードn2で共通接続されてい
る。したがって、ゲート電圧発生部３の出力電圧は1/2V
_CC＋V_TNとなる。

次に、ゲート電圧発生部４の回路動作について説明す
る。トランジスタTr5のゲートは抵抗R4を介して接地２
に接続されているため、電源電圧印加によってトランジ
スタTr5が導通する。これによって、トランジスタTr5の
ソースにはトランジスタTr5のドレイン側に接続される
接地２の電圧レベルが伝達される。ここで、トランジス
タTr5のソースはトランジスタTr4のゲートおよびドレイ
ンに接続される。したがって、トランジスタTr4も導通
する。このようにしてトランジスタTr4およびTr5はとも
に導通し、電圧源１から接地２に流れる電流が生じる。
ここで、抵抗R3の抵抗値とトランジスタTr4のON抵抗値
との和と、抵抗R₄の抵抗値とトランジスタTr5のON抵抗
値との和は等しい。このため、トランジスタTr4およびT
r5の接続点（ノードn3）の電圧は電圧源１の電圧V_CCの1
/2、すなわち1/2V_CCとなる。一方、トラジスタTr5のゲ
ート電圧はこの電圧（1/2V_CCよりもそのしきい値電圧V
_tP分だけ低くなる。したがって、トランジスタTr5のゲ
ート電圧は1/2V_CC−V_TPとなる。ここで、トランジスタT
r5のゲートとドレインとはゲート電圧発生部４の出力端
であるノードn4で共通接続される。したがって、上記の
ような回路動作によって、ゲート電圧発生部４の出力電
圧は1/2V_CC−V_TPとなる。

1/2V_CCという電圧はノードn2またはノードn4から得ら
れるが、これを1/2V_CC発生回路の出力として次段の回路
部に入力した場合、出力電圧は次段の回路部からの影響
を大きく受ける。そこで、ノードn2またはノードn4の電
圧を直接1/2V_CC発生回路からの出力とすることを避ける
ため、定電圧発生部5bが設けられた。

次に、定電圧発生部5bの回路動作について説明する。
ゲート電圧発生部３の出力電圧1/2V_CC＋V_TNをそのゲー
トに受けるトランジスタTr3が導通する。これによっ
て、トランジスタTr3のドレイン電圧が電圧源１の出力
電圧によって上昇する。一方、トランジスタTr3のドレ
インはトランジスタTr6のソースにノードn5で接続され
ており、トランジスタTr6のゲートにはゲート電圧発生
部４からの出力電圧1/2V_CC−V_TPが与えられる。したが
って、トランジスタTr6も導通し、トランジスタTr3のド
レイン電圧、すなわち、ノードn5の電圧はトランジスタ
Tr3のゲート電圧1/2V_CC＋V_TNよりもそのしきい値電圧V
_TN分だけ低くなる。また、トランジスタTr6のソース、
すなわち、ノードn5の電圧はトランジスタTr6のゲート
電圧1/2V_CC−V_TPよりもそのしきい値電圧V_TP分だけ高く
なる。つまり、ノードn5の電圧はトランジスタTr3およ
びTr6によって1/2V_CCに固定される。したがって、定電
圧発生部5bの出力端であるノードn5から、電圧源１の電
圧V_CCの1/2の電圧、すなわち、1/2V_CCをプリチャージ電
圧V_BLとして取出すことができる。

上記のような1/2V_CC発生回路は、センスアンプの差動
動作のための基準電位を1/2V_CCに確実に固定することに
よって、メモリセルからの情報読取時にセンスアンプが
“0"および“１“の２つのデジタル値に正確に判別でき
る、メモリセルの出力電圧範囲、すなわち、読出マージ
ンを常に十分な値に保ち、センスアンプの誤動作を防止
する役割を果たす。たとえば、ビット線と基板との間の
リークや、配線上の、プリチャージ電圧V_BLの接地ある
いは電圧源あるいは基板へのリーク等により、プリチャ
ージ電圧V_BLが1/2V_CCから変動した場合、定電圧発生部5
bが次のように動作する。

まず、プリチャージ電圧V_BLが1/2V_CCよりも低くなっ
た場合、これはトランジスタTr₃のゲート・ドレイン間
電圧がそのしきい値電圧V_TNを越えることを意味する。
したがって、この場合には、トランジスタTr3がONし電
圧源１の電圧により、ノードn5の電圧、すなわち、プリ
チャージ電圧V_BLを1/2V_CCまで引上げる。逆に、プリチ
ャージ電圧V_BLが1/2V_CCよりも高くなった場合、これは
トランジスタTr6のゲート・ソース間電圧がそのしきい
値電圧V_TPを越えることを意味する。したがって、この
場合には、トランジスタTr6がONし接地２の電圧によ
り、ノードn5の電圧、すなわち、プリチャージ電圧V_BL
を1/2V_CCまで引下げる。

以上のようにして、プリチャージ電圧V_BLは1/2V_CCに
保持される。

［発明が解決しようとする課題］ 以上のように、1/2V_CC発生回路のような従来の定電圧
発生回路は、その出力電圧が所定値から変動した場合
に、最終段のトランジスタを導通させて、出力電圧を所
定値に引き戻す。したがって、このような定電圧発生回
路の機能を向上させるためには、最終段のトランジスタ
（第４図においてはトランジスタTr3およびTr6）のそれ
ぞれの相互コンダクタンスgmを大きくする必要がある。
つまり、出力電圧が所定値から変動した場合に導通する
トランジスタの相互コンダクタンスgmを大きくすればそ
のON抵抗値も低くなり、出力電圧を所定値に引き戻すこ
とが可能な、出力電圧変動幅（以下、これを“出力電圧
に対する補正幅”と呼ぶ。）も大きくなる。たとえば、
先の従来例の場合、不良デバイス等においてプリチャー
ジ電圧V_BLが1/2V_CCから大きく変動した場合でも、定電
圧発生部5bの出力電圧は1/2V_CCに引き戻される。これ
は、センスアンプの読出マージンが大きくなることを意
味し、結果的に定電圧発生回路としての機能が向上され
る。

しかし、上記のようなトランジスタの相互コンダクタ
ンスgmの増大は、トランジスタのON抵抗値の低下を意味
する。このため、定電圧発生回路の最終段において、電
源電圧が供給される電圧源側に設けられるトランジスタ
（第４図においてはトランジスタTr3）の導通時にこれ
を介して電源から接地へと流れる電流、すなわち、電源
電流が増加する。このような電源電流の増加は、定電圧
発生回路の出力を受ける機能部が動作していないスタン
バイ状態（DRAMにおいてはメモリセルに対する読出しお
よび書込みが行なわれていない状態。）における消費電
力の増加をもたらす。しかし、消費電力の節減という観
点から、このような半導体集積回路装置のスタンバイ状
態における消費電力の増加は好ましくない。このため、
消費電力を節減しつつ、定電圧発生回路の機能を向上さ
せることは困難であった。

本発明の目的は、上記のような問題点を解決し、デバ
イスのスタンバイ時における消費電力を増加させること
なく出力電圧に対する補正幅の大きい定電圧発生回路を
備えた、定電圧発生用半導体集積回路装置を提供するこ
とである。

［課題を解決するための手段］ 上記のような目的を達成するために本発明に係る定電
圧発生用半導体集積回路装置は、電圧源と、設置電位源
と、電圧源に接続される第１の導通端子と、第２の導通
端子と、制御端子とを有する第１極性の第１の電界効果
半導体素子と、第１の電界効果半導体素子の第２の導通
端子に接続される第１の導通端子と、接地電位源に接続
される第２の導通端子と、制御端子とを有する第２極性
の第２の電界効果半導体素子と、電圧源と、接地電位源
との間に接続され、電圧源の電圧の1/2の電圧と第１の
電界効果半導体素子のしきい値電圧分との和に相当する
電圧を発生して第１の電界効果半導体素子の制御端子に
印加する第１の制御端子電圧発生手段と、電圧源と、接
地電位源との間に接続され、電圧源の電圧の1/2の電圧
と第２の電界効果半導体素子のしきい値電圧分との差に
相当する電圧を発生して第２の電界効果半導体素子の制
御端子に印加する第２の制御端子電圧発生手段と、電圧
源に接続される第１の導通端子と、第２の導通端子と、
第１の制御端子電圧発生手段に接続される制御端子とを
有する第１極性の第３の電界効果半導体素子と、第３の
電界効果半導体素子の第２の導通端子に接続される第１
の導通端子と、接地電位源に接続される第２の導通端子
と、第２の制御端子電圧発生手段に接続される制御端子
とを有する第２極性の第４の電界効果半導体素子と、第
３および第４の電界効果半導体素子の間に介挿して設け
られ、それらの間の電気的な接続および遮断を切換える
ためのスイッチング回路手段と、スタンバイ状態を示す
期間と、動作状態を示す期間とを交互に切換えるための
制御信号を発生する手段とを備えた。ここで、第１およ
び第２の電界効果半導体素子の接続点は、第３および第
４の電界効果半導体素子の接続点に接続され、第３およ
び第４の電界効果半導体素子の相互コンダクタンスgmは
第１および第２の電界効果半導体素子のそれよりも大き
い。また、スイッチング回路手段は、制御信号発生手段
からの制御信号に応答してスタンバイ状態時は第３およ
び第４の電界効果半導体素子間の電気的接続を遮断し、
かつ、動作時は第３および第４の電界効果半導体素子間
を電気的に接続する。

［作用］ 本発明に係る定電圧発生用半導体集積回路装置は以上
のように構成されているため、動作時にのみ第１および
第２の電界効果半導体素子の接続点を、相互コンダクタ
ンスgmの大きい第３および第４の電界効果半導体素子に
電気的に接続させることができる。このため、動作時に
第１および第２の電界効果半導体素子の接続点の電圧が
電圧源の電圧の1/2の電圧から変動した場合、第１また
は第２の電界効果半導体素子に加えて相互コンダクタン
スgmの大きい第３または第４の電界効果半導体素子が導
通する。したがって、第１および第２の電界効果半導体
素子の接続点の電圧の、電圧源の電圧の1/2の電圧から
の変動幅が大きく第１または第２の電界効果半導体素子
の駆動能力では電圧源の電圧の1/2の電圧に引き戻すこ
とができない場合でも、第３または第４の電界効果半導
体素子の駆動能力によって第１および第２の電界効果半
導体素子の接続点の電圧が電圧源の電圧の1/2の電圧に
引き戻される。

［実施例］ 第１図は本発明の一実施例を示す、DRAMにおいてビッ
ト線プリチャージ用の定電圧を発生する1/2V_CC発生回路
の回路図である。

図を参照して、この1/2V_CC発生回路は、電源電圧V_CC
を供給する電圧源１と、接地２と、前記電圧源１と接地
２との間に設けられる、ゲート電圧発生部３および４
と、定電圧発生部5aとを含み、さらに制御信号発生部11
を含む。ゲート電圧発生部３および４の各々の回路構成
および動作は、第４図に示される従来の1/2V_CC発生回路
におけるそれと同一である。

定電圧発生部5aは、第４図に示される従来の1/2V_CC発
生回路における定電圧発生部5bと異なり、電圧源１と接
地２との間に設けられる、ＮチャネルトランジスタTr3
およびＰチャネルトランジスタTr6の直列接続と、Ｎチ
ャネルトランジスタTr7,Tr8,Tr9,およびＰチャネルトラ
ンジスタTr10の直列接続とを含むトランジスタTr3およ
びTr6の接続点（ノードn5）は、トランジスタTr8および
Tr9の接続点（ノードn6）に接続され、トアンジスタTr3
およびTr7の各々のゲートは互いに接続され、トランジ
スタTr6およびTr10の各々のゲートも互いに接続され
る。さらに、トランジスタTr8およびTr9の各々のゲート
は互いに接続されて、制御信号発生部11からの制御信号
φを受ける。また、トランジスタTr7,Tr8,Tr9,およびTr
10のそれぞれの相互コンダクタンスgmは、トランジスタ
Tr3およびTr9のそれぞれの相互コンダクタンスgmよりも
大きく設定される。トランジスタTr3およびTr6のそれぞ
れの相互コンダクタンスgmは、従来例におけるそれと同
程度の値である。制御信号発生部11は、DRAMにおける読
出タイミングを決定する外部からの制御信号▲▼
を受けて、▲▼信号の“H"部分と“L"部分とを反
転させた制御信号φを出力する。第２図は、▲▼
信号および制御信号φのタイムチャートを示す図であ
る。図を参照して、一般に、▲▼信号が“H"レベ
ルの場合にはセンスアンプが動作せず、すなわち、読出
しが行なわれずDRAMはスタンバイ状態であり、“L"レベ
ルの場合にセンスアンプが動作し、すなわち、読出しが
行なわれDRAMは動作状態となる。したがって、制御信号
φは、DRAMがスタンバイ状態の場合に“L"レベルとな
り、DRAMが動作状態の場合に“H"レベルとなる。

次に、この1/2V_CC発生回路の動作について説明する。
なお、本実施例の説明においても、Ｐチャネルトランジ
スタとＮチャネルトランジスタの各々のしきい値電圧の
絶対値をそれぞれV_TPとV_TNと表わす。

まず、ゲート電圧発生部３および４は従来例の場合と
同様の回路動作を行ない、それぞれ1/2V_CC＋V_TNおよび1
/2V_CC−V_TPを定電圧発生部5aに出力する。ゲート電圧発
生部３の出力電圧1/2V_CC＋V_TNは定電圧発生部5aのトラ
ンジスタTr3およびTr7のそれぞれのゲートに付与され、
ゲート電圧発生部４の出力電圧1/2V_CC−V_TPは定電圧発
生部5aのトランジスタTr6およびTr10のそれぞれのゲー
トに付与される。これによって、トランジスタTr3およ
びTr6の接続点すなわち、ノードn5の電圧は従来と同様
に1/2V_CCに固定される。このノードn5の電圧は、この1/
2V_CC発生回路の出力電圧V_BLとしてビット線に付与され
これをプリチャージする。もちろん、このとき、ノード
n5に接続される、トランジスタTr8およびTr9の接続点
（ノードn6）の電圧も1/2V_CCに固定される。

さて、DRAMがスタンバイ状態のときには制御信号φが
“L"レベルであるから、トランジスタTr8およびTr9はOF
F状態であるため、トランジスタTr7およびTr10はプリチ
ャージ電圧V_BLの変動の影響を受けない。したがって、
プリチャージ電圧V_BLが先に述べたような何らかの原因
により所定の電圧1/2V_CCから変動した場合には、従来と
同様にトランジスタTr3またはTr6が導通しノードn5（n
6）の電圧を1/2V_CCに引き戻す。ここで、トランジスタT
r3およびTr6のそれぞれの相互コンダクタンスgmの値
は、従来と同程度であるから、スタンバイ状態における
この定電圧発生回路の出力電圧に対する補正幅は従来と
同程度である。逆に、DRAMが動作状態のときには、制御
信号φが“H"レベルであるからトランジスタTr8およびT
r9が導通する。一方、トランジスタTr₇のゲートには1/2
V_CC＋V_TNが付与され、トランジスタTr10のゲートには1/
2V_CC−V_TPが付与されている。したがって、プリチャー
ジ電圧V_BLが何らかの原因により1/2V_CCから変動する
と、この電圧変動はトランジスタTr7およびTr10にも伝
達される。したがって、プリチャージ電圧V_BLが1/2V_CC
よりも低くなると、トランジスタTr7のゲート・ドレイ
ン間電圧がそのしきい値電圧V_TNを越えるためトランジ
スタTr3に加えてトランジスタTr7が導通しトランジスタ
Tr3とともに、電圧源１の電圧によってノードn6の電圧
を1/2V_CCに引き上げる。逆に、プリチャージ電圧V_BLが1
/2V_CCよりも高くなると、トランジスタTr10のゲート・
ソース間電圧がそのしきい値電圧V_TPを越えるため、ト
ランジスタTr6に加えてトランジスタTr10が導通しトラ
ンジスタTr6とともに、接地２の電圧によってノードn6
の電圧を1/2V_CCに引き下げる。ここで、トランジスタTr
7,Tr8,Tr9,およびTr10のそれぞれの相互コンダクタンス
gmはトランジスタTr3およびTr6のそれぞれの相互コンダ
クタンスgmよりも大きい。これは、トランジスタTr7,Tr
8,Tr9およびTr10のON抵抗値がトランジスタTr3およびTr
6のそれよりも小さく、そのためトランジスタTr7,Tr8,T
r9,およびTr10の駆動能力がトランジスタTr3およびTr6
のそれよりも大きいことを意味する。したがって、プリ
チャージ電圧V_BLの1/2V_CCからの変動幅が、トランジス
タTr3およびTr6によって1/2V_CCに引き戻すことのできる
範囲を越えた場合でも、トランジスタTr7またはTr10に
よって、ノードn5（n6）の電圧が1/2V_CCに引き戻され
る。つまり、DRAMの動作時におけるこの1/2V_CC発生回路
の出力電圧に対する補正幅は、従来より大きくなり、結
果としてセンスアンプの読出マージンは大きくなる。

プリチャージ電圧V_BLの変動が特に問題となるのは、D
RAMにおける読出時、すなわち、センスアンプの動作時
であるから、センスアンプが動作しないスタンバイ状態
における1/2V_CC発生回路の出力電圧に対する補正幅をそ
れほど大きくする必要はない。したがって、上記のよう
に、センスアンプの動作時にのみ相互コンダクタンスgm
の大きい、すなわち、駆動能力の大きいトランジスタを
プリチャージ電圧V_BLの変動に応答して導通させること
により、センスアンプの読出マージンを大きくすること
ができる。つまり、センスアンプはプリチャージ電圧V
_BLの変動によって従来よりも誤動作しにくくなる。さら
に、センスアンプのスタンバイ時に、プリチャージ電圧
V_BLの変動に応答して導通するトランジスタの相互コン
ダクタンスgmを大きくする必要はない。したがって、ス
タンバイ時における消費電力は増加しない。このため、
この1/2V_CC発生回路では、センスアンプの動作時に導通
し得るトランジスタの相互コンダクタンスgmのみを従来
よりも大きい所望の値に設定することにより、スタンバ
イ時の消費電力を増加させずに出力電圧に対する補正幅
を従来よりも大きい値に設定できる。

なお、本実施例では、センスアンプの動作時において
プリチャージ電圧V_BLの変動に応じてトランジスタTr7お
よびTr10を導通させるためにＮチャネルトランジスタTr
8およびTr9を用いたが、トランジスタTr7およびTr10と
少なくとも同程度の大きさの相互コンダクタンスgmを有
し、センスアンプの状態変化（スタンバイ時→動作時）
に応答してON/OFFする他のスイッチング手段を用いても
よい。

本実施例における定電圧発生回路は、DRAMにおけるビ
ット線をプリチャージするためのプリチャージ電圧を発
生するものであったため、デバイスのスタンバイ状態お
よび動作状態に応じて回路内の接続を切換えるための制
御信号を▲▼信号の“H"レベルと“L"レベルを反
転させることによって作成した。しかし、このような制
御信号の波形は、定電圧発生回路の出力電圧の使用目的
に応じて適当に設定されればよい。

［発明の効果］ 以上のように本発明に係る定電圧発生用半導体集積回
路装置によれば、デバイスのスタンバイ時における消費
電力を増加させることなく定電圧発生回路の出力電圧の
大きい変動（所定値からの）を確実に補正できる。した
がって、安定した定電圧を機能部に付与することが可能
となる。この結果、この定電圧を受ける機能部のマージ
ンが大きくなり、デバイス全体としての機能も向上させ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は実施
例における▲▼信号および制御信号φのタイムチ
ャート図、第３図は定電圧発生回路の使用例を示すDRAM
の部分構成図、第４図は第３図における1/2V_CC発生回路
の回路図である。 図において、１は電圧源、２は接地、３および４はゲー
ト電圧発生部、5aおよび5bは定電圧発生部、11制御信号
発生部、Tr1〜Tr3およびTr7〜Tr9はＮチャネルトランジ
スタ、Tr4〜Tr6およびTr10はＰチャネルトランジスタ、
R1〜R4は抵抗を示す。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】電圧源と、 接地電位源と、 前記電圧源に接続される第１の導通端子と、第２の導通
   端子と、制御端子とを有する第１極性の第１の電界効果
   半導体素子と、 前記第１の電界効果半導体素子の第２の導通端子に接続
   される第１の導通端子と、前記接地電位源に接続される
   第２の導通端子と、制御端子とを有する第２極性の第２
   の電界効果半導体素子と、 前記電圧源と、前記接地電位源との間に接続され、前記
   電圧源の電圧の1/2の電圧と前記第１の電界効果半導体
   素子のしきい値電圧分との和に相当する電圧を発生し
   て、前記第１の電界効果半導体素子の制御端子に印加す
   る、第１の制御端子電圧発生手段と、 前記電圧源と、前記接地電位源との間に接続され、前記
   電圧源の電圧の1/2の電圧と前記第２の電界効果半導体
   素子のしきい値電圧分との差に相当する電圧を発生して
   前記第２の電界効果半導体素子の制御端子に印加する、
   第２の制御端子電圧発生手段と、 前記電圧源に接続される第１の導通端子と、第２の導通
   端子と、前記第１の制御端子電圧発生手段に接続される
   制御端子とを有する第１極性の第３の電界効果半導体素
   子と、 前記第３の電界効果半導体素子の第２の導通端子に接続
   される第１の導通端子と、前記接地電位源に接続される
   第２の導通端子と、前記第２の制御端子電圧発生手段に
   接続される制御端子とを有する第２極性の第４の電界効
   果半導体素子とを備え、 前記第１および第２の電界効果半導体素子の接続点は、
   前記第３および第４の電界効果半導体素子の接続点に接
   続され、 前記第３および第４の電界効果半導体素子の相互コンダ
   クタンスは、前記第１および第２の電界効果半導体素子
   の相互コンダクタンスより大きく、 前記第３および第４の電界効果半導体素子の間に介挿し
   て設けられ、それらの間の電気的な接続および遮断を切
   換えるためのスイッチング回路手段と、 スタンバイ状態を示す期間と、動作状態を示す期間とを
   交互に切換えるための制御信号を発生する手段とをさら
   に備え、 前記スイッチング回路手段は、前記制御信号発生手段か
   らの制御信号に応答して、スタンバイ状態時は前記第３
   および第４の電界効果半導体素子間を電気的に遮断し、
   かつ、動作時は、前記第３および第４の電界効果半導体
   素子間を電気的に接続する、定電圧発生用半導体集積回
   路装置。