JPH08139206A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08139206A JPH08139206A JP6277459A JP27745994A JPH08139206A JP H08139206 A JPH08139206 A JP H08139206A JP 6277459 A JP6277459 A JP 6277459A JP 27745994 A JP27745994 A JP 27745994A JP H08139206 A JPH08139206 A JP H08139206A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
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- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 メモリセルの蓄積電荷量を十分なものとし、
フリップフロップへの書込み情報を確実に再生すること
ができ、信頼性が向上された半導体装置およびその製造
方法を実現すること。 【構成】 容量素子の一方の電極に接地配線１５を用
い、その配線の直上にもう一方の容量電極１６である多
結晶シリコン層を設けることにより容量電極の面積をメ
モリセル上で大きくしている。
フリップフロップへの書込み情報を確実に再生すること
ができ、信頼性が向上された半導体装置およびその製造
方法を実現すること。 【構成】 容量素子の一方の電極に接地配線１５を用
い、その配線の直上にもう一方の容量電極１６である多
結晶シリコン層を設けることにより容量電極の面積をメ
モリセル上で大きくしている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特
に、高集積、超低消費電力でしかもソフトエラー耐性の
高いスタチック型ランダムアクセスメモリ装置およびそ
の製造方法に関する。
に、高集積、超低消費電力でしかもソフトエラー耐性の
高いスタチック型ランダムアクセスメモリ装置およびそ
の製造方法に関する。
【０００２】
【従来の技術】図１３は、ＭＯＳトランジスタを用いた
従来の高集積スタチック型ランダムアクセスメモリセル
（以下、ＳＲＡＭと称する）の構成を示す等価回路図で
ある。
従来の高集積スタチック型ランダムアクセスメモリセル
（以下、ＳＲＡＭと称する）の構成を示す等価回路図で
ある。
【０００３】２個の駆動用ＭＯＳトランジスタＴ１，Ｔ
２を交差接続してなるフリップフロップ回路と、このフ
リップフロップ回路の２個の記憶ノードＮ１，Ｎ２に接
続されている情報を保持するために微小な電流を記憶ノ
ードＮ１，Ｎ２に供給するための高抵抗素子Ｒ１，Ｒ２
および上記記憶ノードＮ１，Ｎ２に接続されている情報
の書き込み、読みだしを行うための転送用ＭＯＳトラン
ジスタＴ３，Ｔ４で構成されている。フリップフロップ
回路には電源電圧Ｖｃｃと接地電位が供給されており、
転送用ＭＯＳトランジスタにはデータ線１３２６、１３
２６ａが接続されて、転送用ＭＯＳトランジスタＴ３，
Ｔ４のそれぞれのゲートはワード線１００６ｃ、１３０
６ｄとなっている。
２を交差接続してなるフリップフロップ回路と、このフ
リップフロップ回路の２個の記憶ノードＮ１，Ｎ２に接
続されている情報を保持するために微小な電流を記憶ノ
ードＮ１，Ｎ２に供給するための高抵抗素子Ｒ１，Ｒ２
および上記記憶ノードＮ１，Ｎ２に接続されている情報
の書き込み、読みだしを行うための転送用ＭＯＳトラン
ジスタＴ３，Ｔ４で構成されている。フリップフロップ
回路には電源電圧Ｖｃｃと接地電位が供給されており、
転送用ＭＯＳトランジスタにはデータ線１３２６、１３
２６ａが接続されて、転送用ＭＯＳトランジスタＴ３，
Ｔ４のそれぞれのゲートはワード線１００６ｃ、１３０
６ｄとなっている。
【０００４】上記のように構成されるＳＲＡＭの動作
は、よく知られているように、ワード線を活性化し、転
送用ＭＯＳトランジスタＴ３，Ｔ４を介してデータ線か
ら”Ｈｉｇｈ”または”Ｌｏｗ”の情報を記憶ノードＮ
１，Ｎ２に記憶させたり、逆に記憶ノードＮ１，Ｎ２の
状態を読み出す。
は、よく知られているように、ワード線を活性化し、転
送用ＭＯＳトランジスタＴ３，Ｔ４を介してデータ線か
ら”Ｈｉｇｈ”または”Ｌｏｗ”の情報を記憶ノードＮ
１，Ｎ２に記憶させたり、逆に記憶ノードＮ１，Ｎ２の
状態を読み出す。
【０００５】前述のようなＳＲＡＭにおいても、集積度
の向上と消費電力の低減化は常に大きな課題である。Ｓ
ＲＡＭセルでは回路素子の寸法を小さくすることと負荷
抵抗の値を大きくすることによってこれらの課題を同時
に解決することが可能である。しかし、回路素子の寸法
を小さくしていくと集積度は向上するもののフリップフ
ロップのノード部のｐｎ接合の面積が小さくなり浮遊容
量も必然的に減少していくので、このまま単純に負荷抵
抗を大きくするとノード電位が不安定となり所謂α線ソ
フトエラーによる誤動作が生じ易くなる。
の向上と消費電力の低減化は常に大きな課題である。Ｓ
ＲＡＭセルでは回路素子の寸法を小さくすることと負荷
抵抗の値を大きくすることによってこれらの課題を同時
に解決することが可能である。しかし、回路素子の寸法
を小さくしていくと集積度は向上するもののフリップフ
ロップのノード部のｐｎ接合の面積が小さくなり浮遊容
量も必然的に減少していくので、このまま単純に負荷抵
抗を大きくするとノード電位が不安定となり所謂α線ソ
フトエラーによる誤動作が生じ易くなる。
【０００６】α線はメモリチップの封止に用いるレジン
等の材料やアルミニウム等の配線材料の中に微量に含ま
れているウラニウム（Ｕ）やトリウム（Ｔｈ）が崩壊す
るときに発生する。このα線がメモリセル内の”Ｈｉｇ
ｈ”状態にある記憶ノード部に入射すると、α線の飛程
に沿って電子−正孔対が発生し、空乏層内で電界によっ
て記憶ノードに電子が引き寄せられ、記憶ノードの電位
を変動させる。この電位変動がフリップフロップの反転
に十分な値であればメモリの情報が破壊される。これが
ソフトエラーと呼ばれる現象である。
等の材料やアルミニウム等の配線材料の中に微量に含ま
れているウラニウム（Ｕ）やトリウム（Ｔｈ）が崩壊す
るときに発生する。このα線がメモリセル内の”Ｈｉｇ
ｈ”状態にある記憶ノード部に入射すると、α線の飛程
に沿って電子−正孔対が発生し、空乏層内で電界によっ
て記憶ノードに電子が引き寄せられ、記憶ノードの電位
を変動させる。この電位変動がフリップフロップの反転
に十分な値であればメモリの情報が破壊される。これが
ソフトエラーと呼ばれる現象である。
【０００７】上記のソフトエラーを対策するために従来
いろいろな提案がなされてきた。例えば、特開昭６１−
２８３１６１号公報、特開昭６２−２１９５５９号公報
には、図８および図９にそれぞれ示すように、２層目の
多結晶シリコン膜からなる導電層１０５１，２０１２と
その上部に設けられた導電層１０５６，２０１４との間
に容量素子を構成し、ノード部の容量を増加させる方法
が提案されている。また、この２層目の多結晶シリコン
膜は同時にメモリセルの負荷抵抗としても用いられてい
る。
いろいろな提案がなされてきた。例えば、特開昭６１−
２８３１６１号公報、特開昭６２−２１９５５９号公報
には、図８および図９にそれぞれ示すように、２層目の
多結晶シリコン膜からなる導電層１０５１，２０１２と
その上部に設けられた導電層１０５６，２０１４との間
に容量素子を構成し、ノード部の容量を増加させる方法
が提案されている。また、この２層目の多結晶シリコン
膜は同時にメモリセルの負荷抵抗としても用いられてい
る。
【０００８】しかし、上記のいずれの方法でも、容量素
子の一方の電極に抵抗素子と同層の多結晶シリコン層を
用いているために容量電極の面積をメモリセル上であま
り大きくすることができず、ノード部の蓄積電荷量もあ
まり大きくすることができない。
子の一方の電極に抵抗素子と同層の多結晶シリコン層を
用いているために容量電極の面積をメモリセル上であま
り大きくすることができず、ノード部の蓄積電荷量もあ
まり大きくすることができない。
【０００９】また、メモリセルの情報破壊は”Ｈｉｇ
ｈ”ノード部の電位変動により起こるのでノード部に付
加する容量素子はノードと電源電位（ＶCC）間よりもノ
ードと接地電位との間に設ける方がα線耐性が強くな
る。
ｈ”ノード部の電位変動により起こるのでノード部に付
加する容量素子はノードと電源電位（ＶCC）間よりもノ
ードと接地電位との間に設ける方がα線耐性が強くな
る。
【００１０】図１０に示すノード部に付加する容量の構
造は、アイ ナイキ（I.Naiki）等により、１９９３年
のＩＥＤＭテクニカル ダイジェスト（Technical Dige
st）p817 〜 p820 に提案されている構造である。
造は、アイ ナイキ（I.Naiki）等により、１９９３年
のＩＥＤＭテクニカル ダイジェスト（Technical Dige
st）p817 〜 p820 に提案されている構造である。
【００１１】この従来例では、接地配線３０１５と新た
に設けた容量下部電極３０１６との間に付加容量を形成
するものであり、前述の抵抗素子の配線層とその上部に
設けた配線層との間に形成する容量素子よりも容量値を
大きくすることができるが、以下のような問題点を有す
る。なお、負荷素子の電流駆動能カを上げてα線強度を
さらに増すため、この例では負荷素子にｐチャネル型Ｔ
ＦＴ（シン・フイルム・トランジスタ）を用いている。
に設けた容量下部電極３０１６との間に付加容量を形成
するものであり、前述の抵抗素子の配線層とその上部に
設けた配線層との間に形成する容量素子よりも容量値を
大きくすることができるが、以下のような問題点を有す
る。なお、負荷素子の電流駆動能カを上げてα線強度を
さらに増すため、この例では負荷素子にｐチャネル型Ｔ
ＦＴ（シン・フイルム・トランジスタ）を用いている。
【００１２】第１の問題点は、図１０に示す断面構造か
ら判るように、ｎ型拡散層３０８、ゲート３０６ａ，３
０６ｂ、ＴＦＴゲート電極３０３３、ＴＦＴチャネル部
３０３１からなるＰチャネル型ＴＦＴを形成した後に容
量素子を形成するため、容量素子を形成する工程（配線
層や層間膜の堆積、容量絶縁膜形成）での熱処理がＴＦ
Ｔにも加えられてしまい、ショートチャネル効果の増大
や多結晶シリコンチャネル部とＴＦＴゲート酸化膜の界
面準位増加等のＴＦＴ特性の悪化を生じる。
ら判るように、ｎ型拡散層３０８、ゲート３０６ａ，３
０６ｂ、ＴＦＴゲート電極３０３３、ＴＦＴチャネル部
３０３１からなるＰチャネル型ＴＦＴを形成した後に容
量素子を形成するため、容量素子を形成する工程（配線
層や層間膜の堆積、容量絶縁膜形成）での熱処理がＴＦ
Ｔにも加えられてしまい、ショートチャネル効果の増大
や多結晶シリコンチャネル部とＴＦＴゲート酸化膜の界
面準位増加等のＴＦＴ特性の悪化を生じる。
【００１３】また、多結品シリコンプラグ形成や容量電
極を加工する際に行われる、ドライエッチングでのプラ
ズマダメージの影響をＴＦＴが受けてしまい、しきい値
変動やサブスレッショルド係数の増加を招きやすくな
る。従ってＴＦＴは容量形成後で、金属配線形成前に形
成することが望ましい。また、この例では容量下部電極
３０１６が上部電極でオーバーラップされる構造である
ため、両者がオーバーラップするコーナー部で容量絶縁
膜の耐圧が劣化しやすくなる。
極を加工する際に行われる、ドライエッチングでのプラ
ズマダメージの影響をＴＦＴが受けてしまい、しきい値
変動やサブスレッショルド係数の増加を招きやすくな
る。従ってＴＦＴは容量形成後で、金属配線形成前に形
成することが望ましい。また、この例では容量下部電極
３０１６が上部電極でオーバーラップされる構造である
ため、両者がオーバーラップするコーナー部で容量絶縁
膜の耐圧が劣化しやすくなる。
【００１４】また、容量絶縁膜を形成後、接地配線３０
１５と基板を接続するための接続孔を形成する際に、フ
ォトレジストマスクがじかに容量絶縁膜に触れるため、
容量絶縁膜の耐圧劣化を招きやすい。この劣化は既に一
般によく知られているゲート酸化膜を形成後、フォトレ
ジスト工程を行うことによりゲート酸化膜耐圧が劣化す
るのと同様の現象である。
１５と基板を接続するための接続孔を形成する際に、フ
ォトレジストマスクがじかに容量絶縁膜に触れるため、
容量絶縁膜の耐圧劣化を招きやすい。この劣化は既に一
般によく知られているゲート酸化膜を形成後、フォトレ
ジスト工程を行うことによりゲート酸化膜耐圧が劣化す
るのと同様の現象である。
【００１５】さらに、特開昭６０−１８９２５３号公報
には図１１に示すような構造の容量素子が開示されてい
る。
には図１１に示すような構造の容量素子が開示されてい
る。
【００１６】この従来例においては、接地電極層ＥＧと
ゲート電極Ｇ３の上面および側面、ＮＭＯＳトランジス
タのドレイン領域Ｄ３との間にノード容量を形成する方
法であるが、この方法ではメモリセルサイズの縮小に伴
って十分な容量値を確保することが困難になる。
ゲート電極Ｇ３の上面および側面、ＮＭＯＳトランジス
タのドレイン領域Ｄ３との間にノード容量を形成する方
法であるが、この方法ではメモリセルサイズの縮小に伴
って十分な容量値を確保することが困難になる。
【００１７】また、特開昭６０−２６１１６７号公報に
は図１２に示すように、基板にトレンチ状の細孔である
トレンチ溝３００４を形成し、その内部にゲート電極を
構成する導電層３０１３，３０１４の少なくとも一部を
延在してノード容量を形成する方法が提案されている。
は図１２に示すように、基板にトレンチ状の細孔である
トレンチ溝３００４を形成し、その内部にゲート電極を
構成する導電層３０１３，３０１４の少なくとも一部を
延在してノード容量を形成する方法が提案されている。
【００１８】この構造ではトレンチ溝３００４の深さを
大きくすることで容量値を大きくできる反面、付加した
容量素子の一方の電極が基板内に形成したトレンチ面で
あるために、α線がメモリセル内の”Ｈｉｇｈ”状態に
ある記憶ノード部に入射すると、α線の飛程に沿って基
板内に発生した電子−正孔対のうち、空乏層内で電界に
よって記憶ノードに引き寄せられる電子が多量になり、
トレンチ容量を付加した効果がほとんど無い。この結
果、記憶ノードの電位が変動し、フリップフロップの情
報が反転する危険性がある。従って基板内部にノード部
付加容量を形成することは好ましくない。
大きくすることで容量値を大きくできる反面、付加した
容量素子の一方の電極が基板内に形成したトレンチ面で
あるために、α線がメモリセル内の”Ｈｉｇｈ”状態に
ある記憶ノード部に入射すると、α線の飛程に沿って基
板内に発生した電子−正孔対のうち、空乏層内で電界に
よって記憶ノードに引き寄せられる電子が多量になり、
トレンチ容量を付加した効果がほとんど無い。この結
果、記憶ノードの電位が変動し、フリップフロップの情
報が反転する危険性がある。従って基板内部にノード部
付加容量を形成することは好ましくない。
【００１９】
【発明が解決しようとする課題】上述した従来技術のう
ち、図８および図９にそれぞれ示した特開昭６１−２８
３１６１号公報および特開昭６２−２１９５５９号公報
に開示されたものにおいては、容量電極の面積を大きく
することができず、ノード部の蓄積電荷量も大きくする
ことができないという問題点がある。
ち、図８および図９にそれぞれ示した特開昭６１−２８
３１６１号公報および特開昭６２−２１９５５９号公報
に開示されたものにおいては、容量電極の面積を大きく
することができず、ノード部の蓄積電荷量も大きくする
ことができないという問題点がある。
【００２０】図１０に示したものにおいては、ＴＦＴを
形成した後に容量素子を形成する構成であるため、容量
素子を形成する際の熱処理によって先に形成されたＴＦ
Ｔの特性が劣化してしまうという問題点がある。
形成した後に容量素子を形成する構成であるため、容量
素子を形成する際の熱処理によって先に形成されたＴＦ
Ｔの特性が劣化してしまうという問題点がある。
【００２１】また、容量素子の下部電極と上部電極とが
オーバーラップするコーナー部で、容量絶縁膜の耐圧が
低下したり信頼性が低くなるという問題点がある。
オーバーラップするコーナー部で、容量絶縁膜の耐圧が
低下したり信頼性が低くなるという問題点がある。
【００２２】さらに容量絶縁膜についていうと、接地配
線と基板を接続するための接続孔を形成する際にフォト
レジストマスクがじかに容量絶縁膜にふれるため、この
点からも耐圧劣化が生じやすいという問題点がある。
線と基板を接続するための接続孔を形成する際にフォト
レジストマスクがじかに容量絶縁膜にふれるため、この
点からも耐圧劣化が生じやすいという問題点がある。
【００２３】図１１に示される特開昭６０−１８９２５
３号公報に開示されたものにおいては、メモリセルサイ
ズの縮小に伴って十分な容量値を確保することが困難で
あるという問題点がある。
３号公報に開示されたものにおいては、メモリセルサイ
ズの縮小に伴って十分な容量値を確保することが困難で
あるという問題点がある。
【００２４】図１２に示した特開昭６０−２６１１６７
号公報に開示されたものにおいては、記憶ノー度の電位
が変動してしまい、フリップフロップ情報が反転する危
険性があるという問題点がある。
号公報に開示されたものにおいては、記憶ノー度の電位
が変動してしまい、フリップフロップ情報が反転する危
険性があるという問題点がある。
【００２５】本発明は上述したような各従来技術が有す
る様々な問題点に鑑みてなされたものであって、メモリ
セルの蓄積電荷量を十分なものとし、フリップフロップ
への書込み情報を確実に再生することができ、信頼性が
向上された半導体装置およびその製造方法を実現するこ
とを目的とする。
る様々な問題点に鑑みてなされたものであって、メモリ
セルの蓄積電荷量を十分なものとし、フリップフロップ
への書込み情報を確実に再生することができ、信頼性が
向上された半導体装置およびその製造方法を実現するこ
とを目的とする。
【００２６】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上のメモリセル領域に設けられた駆動ＭＯＳ
トランジスタを備えたフリップフロップ回路と、該フリ
ップフロップ回路の２つの入出力部にそれぞれ設けられ
たスイッチ素子と、前記フリップフロップ回路の前記駆
動ＭＯＳトランジスタのドレイン領域に接続された前記
メモリセル領域上に設けられる容量素子と、を具備する
半導体装置において、前記フリップフロップ回路は、抵
抗素子と前記駆動ＭＯＳトランジスタからなる２つの直
列回路を交差接続することにより構成され、前記メモリ
セル領域上の容量素子は、前記駆動ＭＯＳトランジスタ
のソース領域に接地電位を供給する電極である導電層の
上に誘電体膜を設け、該誘電体膜上に新たに導電層を形
成したものであり、前記抵抗素子の一端は前記接地電位
を供給する導電層、前記誘電体膜、前記新たに形成され
た導電層を貫通する接続孔を介して自己整合的に前記駆
動ＭＯＳトランジスタのゲート電極に接続されるととも
に前記新たに設けられた導電層に接続されていることを
特徴とする。
半導体基板上のメモリセル領域に設けられた駆動ＭＯＳ
トランジスタを備えたフリップフロップ回路と、該フリ
ップフロップ回路の２つの入出力部にそれぞれ設けられ
たスイッチ素子と、前記フリップフロップ回路の前記駆
動ＭＯＳトランジスタのドレイン領域に接続された前記
メモリセル領域上に設けられる容量素子と、を具備する
半導体装置において、前記フリップフロップ回路は、抵
抗素子と前記駆動ＭＯＳトランジスタからなる２つの直
列回路を交差接続することにより構成され、前記メモリ
セル領域上の容量素子は、前記駆動ＭＯＳトランジスタ
のソース領域に接地電位を供給する電極である導電層の
上に誘電体膜を設け、該誘電体膜上に新たに導電層を形
成したものであり、前記抵抗素子の一端は前記接地電位
を供給する導電層、前記誘電体膜、前記新たに形成され
た導電層を貫通する接続孔を介して自己整合的に前記駆
動ＭＯＳトランジスタのゲート電極に接続されるととも
に前記新たに設けられた導電層に接続されていることを
特徴とする。
【００２７】この場合、前記抵抗素子を多結晶シリコン
層で形成されたＭＯＳトランジスタで置き換えてもよ
い。
層で形成されたＭＯＳトランジスタで置き換えてもよ
い。
【００２８】また、多結晶シリコン層で形成されたＭＯ
Ｓトランジスタと駆動ＭＯＳトランジスタのゲート電極
とを接続する接続孔内部を窒化チタン膜で埋設するもの
としてもよい。
Ｓトランジスタと駆動ＭＯＳトランジスタのゲート電極
とを接続する接続孔内部を窒化チタン膜で埋設するもの
としてもよい。
【００２９】本発明の半導体装置の製造方法は、半導体
基板上のメモリセル領域に設けられた駆動ＭＯＳトラン
ジスタを備えたフリップフロップ回路と、該フリップフ
ロップ回路の２つの入出力部にそれぞれ設けられたスイ
ッチ素子と、前記フリップフロップ回路の前記駆動ＭＯ
Ｓトランジスタのドレイン領域に接続された前記メモリ
セル領域上に設けられる容量素子と、を具備する半導体
装置の製造方法であって、第１の導電層をパターニング
することにより駆動用ＭＯＳトランジスタのゲート電極
を形成する第１の工程と、ゲート電極上を含む全面に絶
縁膜を形成する第２の工程と、前記駆動用ＭＯＳトラン
ジスタのソース領域に接続する第２の導電層を形成し、
該第２の導電層上に誘電体膜、第３の導電層を順次積層
形成する第３の工程と、前記第３の導電層、誘電体膜、
第２の導電層を順次エッチングしパターニングする第４
の工程と、前記第３の導電層をパターニングする第５の
工程と、前記第３の導電層を含む全面に絶縁膜を形成す
る第６の工程と、前記第３の導電層、誘電体膜、第２の
導電層を貫通するコンタクト孔を形成する第７の工程
と、前記コンタクト孔を含む全面に絶縁膜を形成する第
８の工程と、前記第３の導電層の一部と前記コンタクト
内部の絶縁膜をエッチングして前記第３の導電層上の一
部の絶縁膜を除去するとともに前記コンタクト内部の側
壁に絶縁膜を残す第９の工程とを有することを特徴とす
る半導体装置の製造方法。
基板上のメモリセル領域に設けられた駆動ＭＯＳトラン
ジスタを備えたフリップフロップ回路と、該フリップフ
ロップ回路の２つの入出力部にそれぞれ設けられたスイ
ッチ素子と、前記フリップフロップ回路の前記駆動ＭＯ
Ｓトランジスタのドレイン領域に接続された前記メモリ
セル領域上に設けられる容量素子と、を具備する半導体
装置の製造方法であって、第１の導電層をパターニング
することにより駆動用ＭＯＳトランジスタのゲート電極
を形成する第１の工程と、ゲート電極上を含む全面に絶
縁膜を形成する第２の工程と、前記駆動用ＭＯＳトラン
ジスタのソース領域に接続する第２の導電層を形成し、
該第２の導電層上に誘電体膜、第３の導電層を順次積層
形成する第３の工程と、前記第３の導電層、誘電体膜、
第２の導電層を順次エッチングしパターニングする第４
の工程と、前記第３の導電層をパターニングする第５の
工程と、前記第３の導電層を含む全面に絶縁膜を形成す
る第６の工程と、前記第３の導電層、誘電体膜、第２の
導電層を貫通するコンタクト孔を形成する第７の工程
と、前記コンタクト孔を含む全面に絶縁膜を形成する第
８の工程と、前記第３の導電層の一部と前記コンタクト
内部の絶縁膜をエッチングして前記第３の導電層上の一
部の絶縁膜を除去するとともに前記コンタクト内部の側
壁に絶縁膜を残す第９の工程とを有することを特徴とす
る半導体装置の製造方法。
【００３０】この場合、第８の工程にてコンタクト孔を
含む全面に形成する絶縁膜がリンを４〜９重量モル％含
むものであることを特徴とする半導体装置の製造方法。
含む全面に形成する絶縁膜がリンを４〜９重量モル％含
むものであることを特徴とする半導体装置の製造方法。
【００３１】
【作用】本発明では容量素子のが電極の一方がメモリセ
ル内の駆動ＭＯＳトランジスタ上を完全に覆うように時
六配置された接地配線上に誘電体膜を設けた容量電極で
あるので、そのメモリセル上の容量面積を大きくするこ
とができ、ノード部の蓄積電荷量も大きくすることがで
きる。
ル内の駆動ＭＯＳトランジスタ上を完全に覆うように時
六配置された接地配線上に誘電体膜を設けた容量電極で
あるので、そのメモリセル上の容量面積を大きくするこ
とができ、ノード部の蓄積電荷量も大きくすることがで
きる。
【００３２】また、容量素子はノードと接地電位との間
に設けられることとなるのでα線耐性が強い。
に設けられることとなるのでα線耐性が強い。
【００３３】また、負荷素子にＭＯＳトランジスタ（例
えばＴＦＴ）を用いる場合でも、容量素子を形成した後
にＴＦＴを形成するため、余分な熱処理工程（配線層や
層間膜の堆積、容量絶縁膜形成）における影響やドライ
エッチングの容量素子を下降形成するときのプラズマダ
メージの影響がトランジスタに与えられることがない。
えばＴＦＴ）を用いる場合でも、容量素子を形成した後
にＴＦＴを形成するため、余分な熱処理工程（配線層や
層間膜の堆積、容量絶縁膜形成）における影響やドライ
エッチングの容量素子を下降形成するときのプラズマダ
メージの影響がトランジスタに与えられることがない。
【００３４】本発明によって、メモリセルに書き込まれ
た情報が半導体基板中の少数キャリアによって反転され
ないようにし、また読み出し書き込み時のドレイン電位
の低下に伴う蓄積電荷量の低下を上記メモリセル領域上
の容量素子で補うようにして、ＳＲＡＭの情報の信頼性
を向上するものである。
た情報が半導体基板中の少数キャリアによって反転され
ないようにし、また読み出し書き込み時のドレイン電位
の低下に伴う蓄積電荷量の低下を上記メモリセル領域上
の容量素子で補うようにして、ＳＲＡＭの情報の信頼性
を向上するものである。
【００３５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００３６】図１および図２（ａ）〜（ｃ）のそれぞれ
は、本発明の一実施例の構造を示す断面図および平面図
であり、図１は図２（ａ）中のＡ−Ａの断面である、な
お、図２（ａ）〜（ｃ）のそれぞれは同一部の図面であ
るが、各部が重なり合うため（ａ）〜（ｃ）に分割して
表している。
は、本発明の一実施例の構造を示す断面図および平面図
であり、図１は図２（ａ）中のＡ−Ａの断面である、な
お、図２（ａ）〜（ｃ）のそれぞれは同一部の図面であ
るが、各部が重なり合うため（ａ）〜（ｃ）に分割して
表している。
【００３７】本実施例は、２個の高抵抗素子からなるメ
モリセルであり、基本的な構成は図１３に等価回路図に
て示したＭＯＳトランジスタを用いたＳＲＡＭと同様な
構成のものである。
モリセルであり、基本的な構成は図１３に等価回路図に
て示したＭＯＳトランジスタを用いたＳＲＡＭと同様な
構成のものである。
【００３８】図２においてゲート電極６ａ、６ｂは図１
３に示した駆動用ＭＯＳトランジスタＴ１、Ｔ２のゲー
ト電極に相当するものであり、ゲート電極６ｃ、６ｄ
は、図１３に示した転送用ＭＯＳトランジスタＴ３，Ｔ
４のゲート電極に相当するものである。図１３の等価回
路図に示されているこの他の構成部品については、駆動
用ＭＯＳトランジスタＴ１のドレインと転送用ＭＯＳト
ランジスタＴ３の高濃度のｎ型不純物領域は、ｎ型不純
物領域８ｄとして共通に設けられている。さらに、駆動
用ＭＯＳトランジスタＴ２のドレインと転送用ＭＯＳト
ランジスタＴ４の高濃度のｎ型不純物領域はｎ型不純物
領域８ａとして共通に設けられている。また、駆動用Ｍ
ＯＳトランジスタＴ１のゲート電極６ａは接続孔７ａの
部分で転送用ＭＯＳトランジスタＴ４のドレインとなる
高濃度のｎ型不純物領域８ａと電気的に接続されてい
る。また、駆動用ＭＯＳトランジスタＴ２のゲート電極
６ｂは接続孔７ｂの部分で転送用ＭＯＳトランジスタＴ
３のドレインとなる高濃度のｎ型不純物領域８ｄと電気
的に接続されており、ＳＲＡＭメモリセルのフリップフ
ロップ回路の交差接続を達成している。
３に示した駆動用ＭＯＳトランジスタＴ１、Ｔ２のゲー
ト電極に相当するものであり、ゲート電極６ｃ、６ｄ
は、図１３に示した転送用ＭＯＳトランジスタＴ３，Ｔ
４のゲート電極に相当するものである。図１３の等価回
路図に示されているこの他の構成部品については、駆動
用ＭＯＳトランジスタＴ１のドレインと転送用ＭＯＳト
ランジスタＴ３の高濃度のｎ型不純物領域は、ｎ型不純
物領域８ｄとして共通に設けられている。さらに、駆動
用ＭＯＳトランジスタＴ２のドレインと転送用ＭＯＳト
ランジスタＴ４の高濃度のｎ型不純物領域はｎ型不純物
領域８ａとして共通に設けられている。また、駆動用Ｍ
ＯＳトランジスタＴ１のゲート電極６ａは接続孔７ａの
部分で転送用ＭＯＳトランジスタＴ４のドレインとなる
高濃度のｎ型不純物領域８ａと電気的に接続されてい
る。また、駆動用ＭＯＳトランジスタＴ２のゲート電極
６ｂは接続孔７ｂの部分で転送用ＭＯＳトランジスタＴ
３のドレインとなる高濃度のｎ型不純物領域８ｄと電気
的に接続されており、ＳＲＡＭメモリセルのフリップフ
ロップ回路の交差接続を達成している。
【００３９】本実施例においては、駆動用ＭＯＳトラン
ジスタＴ１，Ｔ２のソースとなる高濃度のｎ型不純物領
域８ｂ、８ｃに接続孔１１、１１ａが開口され、接地電
位を供給するための第２層目の導電膜である接地配線１
５と電気的に接続されている。この接地配線１５はメモ
リセルに流れる電流によって接地電位が上昇するのを防
止するために、ｎ型不純物を拡散した多結晶シリコン膜
や多結晶シリコン膜と高融点シリサイド膜との複合膜
（ポリサイド膜）等が用いられる。
ジスタＴ１，Ｔ２のソースとなる高濃度のｎ型不純物領
域８ｂ、８ｃに接続孔１１、１１ａが開口され、接地電
位を供給するための第２層目の導電膜である接地配線１
５と電気的に接続されている。この接地配線１５はメモ
リセルに流れる電流によって接地電位が上昇するのを防
止するために、ｎ型不純物を拡散した多結晶シリコン膜
や多結晶シリコン膜と高融点シリサイド膜との複合膜
（ポリサイド膜）等が用いられる。
【００４０】さらに図１の断面図において、接地配線１
５上には酸化膜や窒化膜等の誘電膜１３を介してメモリ
セルのノード部に接続される容量素子の上部電極１６が
設けられている。この容量素子の上部電極１６は、図２
（ｂ）の平面図においては符号１６の他に１６ａでも示
されるもので、図１３の等価回路図でいうとノードＮ
１、Ｎ２に接続される容量素子の上部電極に相当する。
５上には酸化膜や窒化膜等の誘電膜１３を介してメモリ
セルのノード部に接続される容量素子の上部電極１６が
設けられている。この容量素子の上部電極１６は、図２
（ｂ）の平面図においては符号１６の他に１６ａでも示
されるもので、図１３の等価回路図でいうとノードＮ
１、Ｎ２に接続される容量素子の上部電極に相当する。
【００４１】本実施例のＳＲＡＭには、図１の断面図に
示すように、ゲート電極６ａに接続孔１９ａが開口され
ており、この接続孔１９ａを介して、第４層目の高抵抗
な多結晶シリコン膜を用いた高抵抗負荷素子２２が接続
されている。接続孔１９ａは上記の接地配線１５を貫通
して設けられ、接続孔１９ａの内壁には絶縁膜のサイド
ウォール２０が形成されており、高抵抗負荷素子２２端
部と第１層目のゲート電極６ａとを接続孔１９ａを介し
て接続する際に、接地配線１５とショートしないように
構成されている。また、接続孔１９ａの外側に設けられ
た接続孔１９０により第３層目の容量上部電極１６と第
４層目の高抵抗負荷素子２２が接続されている。さら
に、電源配線２３は高抵抗多結晶シリコンに電源電圧を
給電する低抵抗多結晶シリコン膜から形成されている。
さらに、アルミニウム電極配線２７はメモリセル内のデ
ータ線であり、コンタクト孔２６を介して転送用ＭＯＳ
トランジスタの高濃度ｎ型不純物領域８に電気的に接続
されている。以上説明した構造は、図２の平面図内のゲ
ート電極６ｂ、接続孔１９ａ、１９０ａ、高抵抗多結晶
シリコン膜２２ａ、電源線２３ａにおいても同様であ
る。
示すように、ゲート電極６ａに接続孔１９ａが開口され
ており、この接続孔１９ａを介して、第４層目の高抵抗
な多結晶シリコン膜を用いた高抵抗負荷素子２２が接続
されている。接続孔１９ａは上記の接地配線１５を貫通
して設けられ、接続孔１９ａの内壁には絶縁膜のサイド
ウォール２０が形成されており、高抵抗負荷素子２２端
部と第１層目のゲート電極６ａとを接続孔１９ａを介し
て接続する際に、接地配線１５とショートしないように
構成されている。また、接続孔１９ａの外側に設けられ
た接続孔１９０により第３層目の容量上部電極１６と第
４層目の高抵抗負荷素子２２が接続されている。さら
に、電源配線２３は高抵抗多結晶シリコンに電源電圧を
給電する低抵抗多結晶シリコン膜から形成されている。
さらに、アルミニウム電極配線２７はメモリセル内のデ
ータ線であり、コンタクト孔２６を介して転送用ＭＯＳ
トランジスタの高濃度ｎ型不純物領域８に電気的に接続
されている。以上説明した構造は、図２の平面図内のゲ
ート電極６ｂ、接続孔１９ａ、１９０ａ、高抵抗多結晶
シリコン膜２２ａ、電源線２３ａにおいても同様であ
る。
【００４２】次に、本実施例の製造方法について図を参
照しながら説明する。
照しながら説明する。
【００４３】図３（ａ）〜（ｄ）および図４（ｅ）〜
（ｈ）のそれぞれは図１に示した実施例による多結晶シ
リコン高抵抗素子を負荷素子としたＳＲＡＭメモリセル
の製造工程を示す図であり、図２の平面図におけるＡ−
Ａ線の断面を表している。
（ｈ）のそれぞれは図１に示した実施例による多結晶シ
リコン高抵抗素子を負荷素子としたＳＲＡＭメモリセル
の製造工程を示す図であり、図２の平面図におけるＡ−
Ａ線の断面を表している。
【００４４】本実施例ではメモリセルに用いられ、半導
体基板表面に形成されたＭＯＳトランジスタは、ｐ型ウ
エル内のｎチャネルＭＯＳトランジスタであり、メモリ
周辺回路にはダブルウエルを用いた相補型ＭＯＳ（ＣＭ
ＯＳ）回路を用いているが、ｐ型ウエル、または、ｎ型
ウエルの単一構造でもよく、また、メモリ周辺回路に複
数の電源電圧が供給できるように基板と同じ導電型のウ
エルがそれと異なる導電型の別のウエルで囲まれて基板
と電気的に分離されているような３種類以上のウエル構
造でもよい。
体基板表面に形成されたＭＯＳトランジスタは、ｐ型ウ
エル内のｎチャネルＭＯＳトランジスタであり、メモリ
周辺回路にはダブルウエルを用いた相補型ＭＯＳ（ＣＭ
ＯＳ）回路を用いているが、ｐ型ウエル、または、ｎ型
ウエルの単一構造でもよく、また、メモリ周辺回路に複
数の電源電圧が供給できるように基板と同じ導電型のウ
エルがそれと異なる導電型の別のウエルで囲まれて基板
と電気的に分離されているような３種類以上のウエル構
造でもよい。
【００４５】また、シリコン基板の導電型についてもｎ
型でもｐ型でもよい。さらに本実施例ではメモリセル部
の製造工程だけについて述ベるが、周辺ＣＭＯＳ回路の
製造方法については公知の技術を用いることができる。
型でもｐ型でもよい。さらに本実施例ではメモリセル部
の製造工程だけについて述ベるが、周辺ＣＭＯＳ回路の
製造方法については公知の技術を用いることができる。
【００４６】まず、ｎ型シリコン基板１内にボロンイオ
ン注入法と熱拡散法の公知の方法を用いて不純物濃度１
０16〜１０17ｃｍ-3、深さ２〜３μｍのｐ型ウエル２を
形成した後、イオン注入法および選択酸化法によりｐ型
のチャネルストッパー層３と素子分離用の厚さ３００〜
５００ｎｍのフィールド酸化膜４を形成し、続いて、Ｍ
ＯＳトランジスタの能動領域となる部分に厚さ５〜１５
ｎｍのゲート酸化膜５を形成する。
ン注入法と熱拡散法の公知の方法を用いて不純物濃度１
０16〜１０17ｃｍ-3、深さ２〜３μｍのｐ型ウエル２を
形成した後、イオン注入法および選択酸化法によりｐ型
のチャネルストッパー層３と素子分離用の厚さ３００〜
５００ｎｍのフィールド酸化膜４を形成し、続いて、Ｍ
ＯＳトランジスタの能動領域となる部分に厚さ５〜１５
ｎｍのゲート酸化膜５を形成する。
【００４７】次に、ＭＯＳトランジスタのしきい値電圧
調整用のイオン注入を行った後、フォトエッチング法を
用いてゲート酸化膜５の一部を除去し、接続孔７ａ、７
ｂを形成する。次に、厚さ２００ｎｍの多結晶品シリコ
ン膜６を公知の方法を用いて堆積させ、リン等のｎ型不
純物を気相拡散またはイオン注入法等を用いて導入し、
続いて、フォトリソグラフイーとドライエッチングによ
り上記の多結晶シリコン膜６を加工してゲート電極６
ａ、６ｄを形成する。なお、上記の多結晶シリコン膜は
金属シリサイド膜と多結晶シリコン膜の複合膜であるポ
リサイド膜でもよい。
調整用のイオン注入を行った後、フォトエッチング法を
用いてゲート酸化膜５の一部を除去し、接続孔７ａ、７
ｂを形成する。次に、厚さ２００ｎｍの多結晶品シリコ
ン膜６を公知の方法を用いて堆積させ、リン等のｎ型不
純物を気相拡散またはイオン注入法等を用いて導入し、
続いて、フォトリソグラフイーとドライエッチングによ
り上記の多結晶シリコン膜６を加工してゲート電極６
ａ、６ｄを形成する。なお、上記の多結晶シリコン膜は
金属シリサイド膜と多結晶シリコン膜の複合膜であるポ
リサイド膜でもよい。
【００４８】次に、これらのゲート電極６ａ、６ｄをイ
オン注入のマスクとして用いて１０ 15〜１０16ｃｍ-2の
イオン注入量でヒ素等のｎ型不純物イオンをイオン注入
し、９００℃前後の窒素雰囲気中でアニールすることに
よりｎ型不純物領域８、８ａ、８ｂを形成する。
オン注入のマスクとして用いて１０ 15〜１０16ｃｍ-2の
イオン注入量でヒ素等のｎ型不純物イオンをイオン注入
し、９００℃前後の窒素雰囲気中でアニールすることに
よりｎ型不純物領域８、８ａ、８ｂを形成する。
【００４９】以上の工程により図３（ａ）の断面図に示
される構造が形成される。なお、本実施例ではＭＯＳト
ランジスタのソース・ドレイン構造がシングルドレイン
構造のものについて示したが、ＬＤＤ（Lightly Doped
Drain）構造であってもよい。
される構造が形成される。なお、本実施例ではＭＯＳト
ランジスタのソース・ドレイン構造がシングルドレイン
構造のものについて示したが、ＬＤＤ（Lightly Doped
Drain）構造であってもよい。
【００５０】次に、厚さ５０〜１００ｎｍの酸化膜９を
公知のＣＶＤ法により堆積させた後、１００〜２００ｎ
ｍのボロンシリケイトガラス（ＢＰＳＧ）１０を公知の
ＣＶＤ法で堆積する。続いて、８５０℃程度の窒素雰囲
気中でアニールし、表面を平坦化する。次に、酸化膜１
０、９に接続孔１１をフォトリソグラフィーとドライエ
ッチングにより開口し、続いて、厚さ１００〜１５０ｎ
ｍの第２層多結晶シリコン膜１２を堆積させ、ヒ素等の
ｎ型不純物をイオン注入法等で１０15〜１０16ｃｍ-2の
注入量を導入した後、誘電体膜１３を公知のＣＶＤ法を
用いて堆積する。
公知のＣＶＤ法により堆積させた後、１００〜２００ｎ
ｍのボロンシリケイトガラス（ＢＰＳＧ）１０を公知の
ＣＶＤ法で堆積する。続いて、８５０℃程度の窒素雰囲
気中でアニールし、表面を平坦化する。次に、酸化膜１
０、９に接続孔１１をフォトリソグラフィーとドライエ
ッチングにより開口し、続いて、厚さ１００〜１５０ｎ
ｍの第２層多結晶シリコン膜１２を堆積させ、ヒ素等の
ｎ型不純物をイオン注入法等で１０15〜１０16ｃｍ-2の
注入量を導入した後、誘電体膜１３を公知のＣＶＤ法を
用いて堆積する。
【００５１】誘電体膜１３には例えば、酸化膜、窒化膜
のほかタンタル酸化膜等の絶縁膜を用いることができ
る。続いて、第３の多結晶シリコン膜１４を公知のＣＶ
Ｄ法を用いて厚さ１００〜１５０ｎｍ堆積させ、ヒ素等
のｎ型不純物をイオン注入法等で１０15〜１０16ｃｍ-2
の注入量を導入する。第２、３の多結晶シリコン膜１
２、１４へのｎ型不純物導入は堆積中に行ってもよい。
また、第２、３の多結晶シリコン膜１２、１４はタング
ステンシリサイド等の金属シリサイド膜やポリサイド膜
等の低抵抗の材料を用いることもできる。以上の工程に
より図３（ｂ）の断面図に示す構造が形成される。
のほかタンタル酸化膜等の絶縁膜を用いることができ
る。続いて、第３の多結晶シリコン膜１４を公知のＣＶ
Ｄ法を用いて厚さ１００〜１５０ｎｍ堆積させ、ヒ素等
のｎ型不純物をイオン注入法等で１０15〜１０16ｃｍ-2
の注入量を導入する。第２、３の多結晶シリコン膜１
２、１４へのｎ型不純物導入は堆積中に行ってもよい。
また、第２、３の多結晶シリコン膜１２、１４はタング
ステンシリサイド等の金属シリサイド膜やポリサイド膜
等の低抵抗の材料を用いることもできる。以上の工程に
より図３（ｂ）の断面図に示す構造が形成される。
【００５２】次に、フォトリソグラフィーとドライエッ
チングにより上記の第３の多結晶シリコン膜１４、誘電
体膜１３、第２の多結晶シリコン膜１２を順次エッチン
グし、図３（ｃ）の断面図に示すように接地配線１５の
形状にパターニングする。続いてフォトリソグラフイー
とドライエッチングにより第３の多結晶シリコン膜１４
をパターニングし図３（ｄ）に示すような容量素子の上
部電極１６を形成する。なお、この後、エッチングした
接地配線１５と容量上部電極１６の側面に熱酸化を施す
処理工程を追加し、５〜１０ｎｍの酸化膜を形成すると
容量素子の絶縁耐圧を向上することができる（但し図中
には記載されていない）。
チングにより上記の第３の多結晶シリコン膜１４、誘電
体膜１３、第２の多結晶シリコン膜１２を順次エッチン
グし、図３（ｃ）の断面図に示すように接地配線１５の
形状にパターニングする。続いてフォトリソグラフイー
とドライエッチングにより第３の多結晶シリコン膜１４
をパターニングし図３（ｄ）に示すような容量素子の上
部電極１６を形成する。なお、この後、エッチングした
接地配線１５と容量上部電極１６の側面に熱酸化を施す
処理工程を追加し、５〜１０ｎｍの酸化膜を形成すると
容量素子の絶縁耐圧を向上することができる（但し図中
には記載されていない）。
【００５３】次に、酸化膜１７を公知のＣＶＤ法を用い
て厚さ５０〜１００ｎｍ堆積させ、接地配線１５間のス
ペース部および上記の容量素子の上部電極１６間のスペ
ース部を埋設し容量上部電極１６を含む表面上を平坦化
する。なお、酸化膜１７のみでは上記のスペース部の埋
設が不十分な場合は、酸化膜１７とシリカガラス１８を
公知のスピンオン法により組み合わせて行うことにより
埋設を完全にすることもできる。
て厚さ５０〜１００ｎｍ堆積させ、接地配線１５間のス
ペース部および上記の容量素子の上部電極１６間のスペ
ース部を埋設し容量上部電極１６を含む表面上を平坦化
する。なお、酸化膜１７のみでは上記のスペース部の埋
設が不十分な場合は、酸化膜１７とシリカガラス１８を
公知のスピンオン法により組み合わせて行うことにより
埋設を完全にすることもできる。
【００５４】次に、フォトリソグラフィーとドライエッ
チングを用いて上記の酸化膜１７、容量上部電極１６、
誘電体膜１３、接地配線１５、ＢＰＳＧ膜１０、酸化膜
９、を順次ドライエツチングし、接続孔１９ａを開口す
る。以上の工程により図４（ｅ）の断面図に示す構造が
形成される。
チングを用いて上記の酸化膜１７、容量上部電極１６、
誘電体膜１３、接地配線１５、ＢＰＳＧ膜１０、酸化膜
９、を順次ドライエツチングし、接続孔１９ａを開口す
る。以上の工程により図４（ｅ）の断面図に示す構造が
形成される。
【００５５】次に、酸化膜２０を厚さ１００〜２００ｎ
ｍ堆積した後、フォトリソグラフィにより図４（ｆ）に
示すように接続孔の一辺が上記の接続孔１９ａよりも
０．１〜０．２μｍ大きい接続孔形成用レジストマスク
３５を接続孔１９ａの外側に配置して窓１９０をパター
ニングする。続いて、上記のマスク３５を用いてドライ
エツチングにより上記の酸化膜２０、１７を順次エッチ
ングし、接続孔１９ａの側壁に酸化膜２０のサイドウォ
ールを形成する。さらにこのとき、オーバーエッチング
することによりサイドウォール酸化膜２０の上部がエッ
チングされ、第３の多結晶シリコン膜から形成された容
量上部電極１６の側面を露出させる。次に第４の多結晶
シリコン膜２１を公知のＣＶＤ法を用いて堆積する。多
結晶シリコン膜２１は接続孔１９ａを通して駆動ＭＯＳ
トランジスタのゲート電極６ａに接触する。以上の工程
により図４（ｇ）の断面図に示す構造が形成される。
ｍ堆積した後、フォトリソグラフィにより図４（ｆ）に
示すように接続孔の一辺が上記の接続孔１９ａよりも
０．１〜０．２μｍ大きい接続孔形成用レジストマスク
３５を接続孔１９ａの外側に配置して窓１９０をパター
ニングする。続いて、上記のマスク３５を用いてドライ
エツチングにより上記の酸化膜２０、１７を順次エッチ
ングし、接続孔１９ａの側壁に酸化膜２０のサイドウォ
ールを形成する。さらにこのとき、オーバーエッチング
することによりサイドウォール酸化膜２０の上部がエッ
チングされ、第３の多結晶シリコン膜から形成された容
量上部電極１６の側面を露出させる。次に第４の多結晶
シリコン膜２１を公知のＣＶＤ法を用いて堆積する。多
結晶シリコン膜２１は接続孔１９ａを通して駆動ＭＯＳ
トランジスタのゲート電極６ａに接触する。以上の工程
により図４（ｇ）の断面図に示す構造が形成される。
【００５６】次に、フォトリソグラフィーとドライエッ
チングにより上記の多結晶シリコン膜２１をパターニン
グし、高抵抗負荷素子２２と電源配線部２３を形成す
る。続いて、不純物導入マスク、例えば、フォトレジス
トマスク２４を形成する。不純物導入マスクであるレジ
ストマスク２４により高抵抗負荷素子２２が覆われ、ま
た、レジストマスク２４の電源配線２３上の部分は開口
される。
チングにより上記の多結晶シリコン膜２１をパターニン
グし、高抵抗負荷素子２２と電源配線部２３を形成す
る。続いて、不純物導入マスク、例えば、フォトレジス
トマスク２４を形成する。不純物導入マスクであるレジ
ストマスク２４により高抵抗負荷素子２２が覆われ、ま
た、レジストマスク２４の電源配線２３上の部分は開口
される。
【００５７】次に、図４（ｈ）の断面図に示すように上
記の、レジストマスク２４を用いてｎ型不純物、例えば
ヒ素をイオン注入法により１０15〜１０16ｃｍ-2の注入
量で導入する。続いて、層間絶縁膜２５を形成した後に
９００℃前後の窒素雰囲気中でアニールを行い、コンタ
クト孔２６、配線２７を公知の製造方法で形成し図１の
メモリセル断面図を完成する。なお、層間絶縁膜２５形
成後の９００℃前後のアニールおよび工程中の熱処理に
より、上記のゲート電極６ａに導入したｎ型不純物およ
び容量上部電極１６に導入したｎ型不純物が上記の接続
孔１９ａを通して高抵抗負荷素子２２の一端部に拡散さ
れｎ型不純物領域２８が形成される。
記の、レジストマスク２４を用いてｎ型不純物、例えば
ヒ素をイオン注入法により１０15〜１０16ｃｍ-2の注入
量で導入する。続いて、層間絶縁膜２５を形成した後に
９００℃前後の窒素雰囲気中でアニールを行い、コンタ
クト孔２６、配線２７を公知の製造方法で形成し図１の
メモリセル断面図を完成する。なお、層間絶縁膜２５形
成後の９００℃前後のアニールおよび工程中の熱処理に
より、上記のゲート電極６ａに導入したｎ型不純物およ
び容量上部電極１６に導入したｎ型不純物が上記の接続
孔１９ａを通して高抵抗負荷素子２２の一端部に拡散さ
れｎ型不純物領域２８が形成される。
【００５８】本発明の第１の実施例では容量素子の一方
の電極に接地配線１５を用い、その配線の直上、かつ、
駆動ＭＯＳトランジスタのゲート６ａ，６ｂを完全に覆
うようにメモリセルの大部分にもう一方の容量電極１６
である多結晶シリコン層を設けているので、容量電極の
面積をメモリセル上で大きくすることができ、ノード部
の蓄積電荷量も大きくすることができる。
の電極に接地配線１５を用い、その配線の直上、かつ、
駆動ＭＯＳトランジスタのゲート６ａ，６ｂを完全に覆
うようにメモリセルの大部分にもう一方の容量電極１６
である多結晶シリコン層を設けているので、容量電極の
面積をメモリセル上で大きくすることができ、ノード部
の蓄積電荷量も大きくすることができる。
【００５９】また、ノード部に付加する容量素子はノー
ドと接地電位との間に設けられているのでα線耐性が強
い。
ドと接地電位との間に設けられているのでα線耐性が強
い。
【００６０】また、負荷素子にＰチャネル型ＴＦＴを用
いる場合でも、容量素子を形成した後にＴＦＴを形成す
るため、余分な熱処理工程（配線層や層間膜の堆積、容
量絶縁膜形成）における影響や容量素子を下降形成する
ためのドライエッチングのプラズマダメージの影響をＴ
ＦＴへ与えることが無く、ＴＦＴのショートチャネル効
果に起因したリークの増大や多結晶シリコンチャネル部
とＴＦＴゲート酸化膜の界面準位増加によるしきい値電
圧変動やサブスレッショルド係数の増加等のトランジス
タ特性の悪化を生じることがない。
いる場合でも、容量素子を形成した後にＴＦＴを形成す
るため、余分な熱処理工程（配線層や層間膜の堆積、容
量絶縁膜形成）における影響や容量素子を下降形成する
ためのドライエッチングのプラズマダメージの影響をＴ
ＦＴへ与えることが無く、ＴＦＴのショートチャネル効
果に起因したリークの増大や多結晶シリコンチャネル部
とＴＦＴゲート酸化膜の界面準位増加によるしきい値電
圧変動やサブスレッショルド係数の増加等のトランジス
タ特性の悪化を生じることがない。
【００６１】また、上述した各実施例では容量素子の下
部電極が上部電極でオーバーラップした構造でないので
両者がオーバーラップするコーナー部での容量絶縁膜の
耐圧が劣化がない。
部電極が上部電極でオーバーラップした構造でないので
両者がオーバーラップするコーナー部での容量絶縁膜の
耐圧が劣化がない。
【００６２】また、本発明によれば接地配線、容量絶縁
膜、上部容量電極用多結晶シリコン層を連続形成してい
るので、フォトレジストマスクが直接、容量絶縁膜に触
れることがなく、容量絶縁膜の耐圧劣化がないなど従来
の問題点を解決できる。
膜、上部容量電極用多結晶シリコン層を連続形成してい
るので、フォトレジストマスクが直接、容量絶縁膜に触
れることがなく、容量絶縁膜の耐圧劣化がないなど従来
の問題点を解決できる。
【００６３】次に、本発明の第２の実施例について説明
する。
する。
【００６４】図５は本発明の第２の実施例の構成を示す
断面図である。本実施例が第１の実施例と異なるところ
は、高抵抗多結晶シリコン層２２と第１の配線層である
ゲート電極６ａとの間を接続する接続孔１９ａ内に設け
るサイドウォール絶縁膜にリンを含む酸化膜（ＰＳＧ）
２９を用いたものである。この他の構成は図１に示した
第１の実施例と同様であるために図１と同じ番号を付し
て説明は省略する。
断面図である。本実施例が第１の実施例と異なるところ
は、高抵抗多結晶シリコン層２２と第１の配線層である
ゲート電極６ａとの間を接続する接続孔１９ａ内に設け
るサイドウォール絶縁膜にリンを含む酸化膜（ＰＳＧ）
２９を用いたものである。この他の構成は図１に示した
第１の実施例と同様であるために図１と同じ番号を付し
て説明は省略する。
【００６５】第１の実施例では接続孔１９ａ内の高抵抗
負荷素子２２端へのｎ型不純物拡散は第１の導電層であ
るゲート電極６ａから製造工程中の熱処理によるリン拡
散によっていた。
負荷素子２２端へのｎ型不純物拡散は第１の導電層であ
るゲート電極６ａから製造工程中の熱処理によるリン拡
散によっていた。
【００６６】しかしながら、トランジスタの微細化にと
もなって製造工程熱処理の低温化が進むとリン拡散の量
も減少し、かつ、メモリセルごとの接続孔間で拡散の度
合いが異なることから同一メモリセル内の２つの高抵抗
素子の抵抗値がばらつく原因となる。この抵抗のばらつ
きはメモリセル動作の安定性を悪化させる。したがって
第２の実施例のように接続孔１９ａ内壁にＰＳＧ膜のサ
イドウォール絶縁膜２９を設けることにより、製造工程
中の熱処理温度を例えば９００℃から８５０〜８００℃
にまで低温化しても、このＰＳＧ膜からリンが均一に高
抵抗負荷素子２２端部にまで拡散させることができ、抵
抗値ばらつきを低減することができる。
もなって製造工程熱処理の低温化が進むとリン拡散の量
も減少し、かつ、メモリセルごとの接続孔間で拡散の度
合いが異なることから同一メモリセル内の２つの高抵抗
素子の抵抗値がばらつく原因となる。この抵抗のばらつ
きはメモリセル動作の安定性を悪化させる。したがって
第２の実施例のように接続孔１９ａ内壁にＰＳＧ膜のサ
イドウォール絶縁膜２９を設けることにより、製造工程
中の熱処理温度を例えば９００℃から８５０〜８００℃
にまで低温化しても、このＰＳＧ膜からリンが均一に高
抵抗負荷素子２２端部にまで拡散させることができ、抵
抗値ばらつきを低減することができる。
【００６７】第２の実施例の製造方法は、前述の第１の
実施例を説明する図４（ｆ）の断面図において、接続孔
１９ａ内部に形成するサイドウォール絶縁膜を酸化膜２
０からＰＳＧ膜２９に変更することで実現できる。ＰＳ
Ｇ膜の推積は公知の減圧気相成長（ＬＰＣＶＤ）法で行
い、ＰＳＧ膜中のリン濃度は４〜９重量モル％が最もこ
の応用では適している。４重量モル％以下では十分にリ
ンが高抵抗負荷素子２２の端部にまで拡散されず、ＰＳ
Ｇ膜を設けた効果がなく、また９重量モル％以上ではリ
ンが多量に高抵抗負荷素子２２に拡散されすぎて抵抗値
が急激に低下する場合がある。
実施例を説明する図４（ｆ）の断面図において、接続孔
１９ａ内部に形成するサイドウォール絶縁膜を酸化膜２
０からＰＳＧ膜２９に変更することで実現できる。ＰＳ
Ｇ膜の推積は公知の減圧気相成長（ＬＰＣＶＤ）法で行
い、ＰＳＧ膜中のリン濃度は４〜９重量モル％が最もこ
の応用では適している。４重量モル％以下では十分にリ
ンが高抵抗負荷素子２２の端部にまで拡散されず、ＰＳ
Ｇ膜を設けた効果がなく、また９重量モル％以上ではリ
ンが多量に高抵抗負荷素子２２に拡散されすぎて抵抗値
が急激に低下する場合がある。
【００６８】次に、本発明の第３の実施例について説明
する。
する。
【００６９】本実施例は、第１および第２の実施例にお
ける多結晶シリコン高抵抗負荷素子２２を多結晶シリコ
ンＰＭＯＳトランジスタに置き換えたものである。
ける多結晶シリコン高抵抗負荷素子２２を多結晶シリコ
ンＰＭＯＳトランジスタに置き換えたものである。
【００７０】図６および図７（ａ）〜（ｃ）のそれぞれ
は、本発明の第２の実施例であるメモリセルの負荷素子
に多結晶シリコンＰＭＯＳトランジスタを用いたセルの
断面図および平面図を示す図であり、図６は図７（ａ）
中のＡ−Ａ断面図である。
は、本発明の第２の実施例であるメモリセルの負荷素子
に多結晶シリコンＰＭＯＳトランジスタを用いたセルの
断面図および平面図を示す図であり、図６は図７（ａ）
中のＡ−Ａ断面図である。
【００７１】本実施例は図１に示した実施例の上面に、
窒化チタン膜３０、チャネル部多結晶シリコン膜３１、
ＴＦＴゲート３３、ＴＦＴゲート電極３３ａおよびＴＦ
Ｔゲート酸化膜３６からなるＰＭＯＳトランジスタを設
けたものである。この他の構成は図１および図２に示し
た第１の実施例と同様であるため、図１および図２と同
じ番号を付して説明は省略する。
窒化チタン膜３０、チャネル部多結晶シリコン膜３１、
ＴＦＴゲート３３、ＴＦＴゲート電極３３ａおよびＴＦ
Ｔゲート酸化膜３６からなるＰＭＯＳトランジスタを設
けたものである。この他の構成は図１および図２に示し
た第１の実施例と同様であるため、図１および図２と同
じ番号を付して説明は省略する。
【００７２】上述したように本実施例は、メモリセルの
負荷素子にＰチャネルＴＦＴを用いたものである。第１
および第２の実施例と異なるところは、接続孔１９ａ内
部を窒化チタン膜３０で埋設した点である。第１および
第２の実施例の構造を用いた場合、図６において、ＴＦ
Ｔゲート電極３３、３３ａとゲート電極６ａや容量上部
電極１６からのｎ型不純物の拡散で上記のＰチャネルＴ
ＦＴのチャネル部多結晶シリコン膜３１中のｐ型のドレ
イン領域３２ｂ，３２ｃに寄生ｐｎ接合ができやすくな
る。この寄生ｐｎ接合は電源電圧が低電圧化してくると
メモリセルの低電圧動作に悪影響を与える。従って、で
きるだけこのｐｎ接合は形成されない方が好ましい。
負荷素子にＰチャネルＴＦＴを用いたものである。第１
および第２の実施例と異なるところは、接続孔１９ａ内
部を窒化チタン膜３０で埋設した点である。第１および
第２の実施例の構造を用いた場合、図６において、ＴＦ
Ｔゲート電極３３、３３ａとゲート電極６ａや容量上部
電極１６からのｎ型不純物の拡散で上記のＰチャネルＴ
ＦＴのチャネル部多結晶シリコン膜３１中のｐ型のドレ
イン領域３２ｂ，３２ｃに寄生ｐｎ接合ができやすくな
る。この寄生ｐｎ接合は電源電圧が低電圧化してくると
メモリセルの低電圧動作に悪影響を与える。従って、で
きるだけこのｐｎ接合は形成されない方が好ましい。
【００７３】一方、窒化チタン中の不純物拡散速度は多
結晶シリコン中のそれよりも極めて遅いことが知られて
いる。さらに窒化チタンの層抵抗は例えば、厚さ１００
ｎｍで１０オーム程度と比較的低い値である。このため
接続孔１９ａ内を窒化チタンで埋設することにより不純
物拡散の影響を解決することができ、かつ、寄生ｐｎ接
合を作らずに、ＴＦＴのゲート３３およびドレイン領域
３２とメモリセルのノード部を比較的低抵抗で接続する
ことができる。
結晶シリコン中のそれよりも極めて遅いことが知られて
いる。さらに窒化チタンの層抵抗は例えば、厚さ１００
ｎｍで１０オーム程度と比較的低い値である。このため
接続孔１９ａ内を窒化チタンで埋設することにより不純
物拡散の影響を解決することができ、かつ、寄生ｐｎ接
合を作らずに、ＴＦＴのゲート３３およびドレイン領域
３２とメモリセルのノード部を比較的低抵抗で接続する
ことができる。
【００７４】但し、窒化チタンは非常に酸化され易く、
酸化されると膜の抵抗は急激に上昇するため、接続孔１
９ａを窒化チタンで埋設後の製造工程においては酸化性
雰囲気での処理を行わないように十分注意する必要があ
る。また、窒化チタンを接続孔１９ａに埋設するには、
例えば窒化チタン膜を公知のＣＶＤ技術法により厚さ２
００〜１５０ｎｍ基板上に堆積した後、ＣＦ4系のガス
を主ガスとしたドライエッチングでエッチバックして埋
設することができる。
酸化されると膜の抵抗は急激に上昇するため、接続孔１
９ａを窒化チタンで埋設後の製造工程においては酸化性
雰囲気での処理を行わないように十分注意する必要があ
る。また、窒化チタンを接続孔１９ａに埋設するには、
例えば窒化チタン膜を公知のＣＶＤ技術法により厚さ２
００〜１５０ｎｍ基板上に堆積した後、ＣＦ4系のガス
を主ガスとしたドライエッチングでエッチバックして埋
設することができる。
【００７５】
【発明の効果】以上説明したように本発明によって、メ
モリセルのノード部に容量素子を付加する従来方法より
も、メモリセルに書き込まれた情報が半導体基板中に発
生した少数キャリアによって反転されないようにし、ま
た読み出し書き込み時のドレイン電位の低下に伴う蓄積
電荷量の低下を補うことができ、メモリセルの信頼性を
向上することができる効果がある。
モリセルのノード部に容量素子を付加する従来方法より
も、メモリセルに書き込まれた情報が半導体基板中に発
生した少数キャリアによって反転されないようにし、ま
た読み出し書き込み時のドレイン電位の低下に伴う蓄積
電荷量の低下を補うことができ、メモリセルの信頼性を
向上することができる効果がある。
【００７６】本発明を用いることにより、例えば、メモ
リセル面積１０μｍ2のセルにおいてノード１個当たり
の容量を約５．４ｆＦ増加させることができ、この結
果、α線耐性を約１．５〜２桁程度向上することができ
る効果がある。
リセル面積１０μｍ2のセルにおいてノード１個当たり
の容量を約５．４ｆＦ増加させることができ、この結
果、α線耐性を約１．５〜２桁程度向上することができ
る効果がある。
【図１】本発明の第１の実施例の断面図である。
【図２】本発明の第１の実施例の平面図である。
【図３】本発明の第１の実施例の製造方法を説明するた
めの断面図である。
めの断面図である。
【図４】本発明の第１の実施例の製造方法を説明するた
めの断面図である。
めの断面図である。
【図５】本発明の第２の実施例の断面図である。
【図６】本発明の第３の実施例の断面図である。
【図７】本発明の第３の実施例の平面図である。
【図８】従来例の断面図である。
【図９】従来例の断面図である。
【図１０】従来例の断面図である。
【図１１】従来例の断面図である。
【図１２】従来例の断面図である。
【図１３】ＳＲＡＭメモリセルの等価回路図である。
１ ｎ型シリコン基板 ２ ｐ型ウエル ３ ｐ型チャネルストッパー ４ フィールド酸化膜 ５ ゲート酸化膜 ６ 多結晶シリコン膜 ６ａ，６ｂ，６ｃ，６ｄ ゲート電極 ７ａ，７ｂ 接続孔 ８，８ａ，８ｂ，８ｃ，８ｄ，８ｅ ｎ型不純物領域 ９ 酸化膜 １０ ＢＰＳＧ膜 １１ 接続孔 １２ 第２の多結晶シリコン膜 １３ 誘電体膜 １４ 第３の多結晶シリコン膜 １５ 接地配線 １６，１６ａ 容量上部電極 １７，２０ 酸化膜 １８ シリカガラス １９ａ，１９ｂ，１９０，１９０ａ 接続孔 ２１ 第４層目の多結晶シリコン膜 ２２，２２ａ 高抵抗素子 ２３，２３ａ 電源配線 ２４ 不純物導入マスク ２５ 層間絶縁膜 ２６，２６ａ コンタクト孔 ２７， ２７ａ 配線電極 ２８ ｎ型不純物領域 ２９ ＰＳＧ酸化膜 ３０ 窒化チタン膜 ３１ チャネル部多結晶シリコン膜 ３２，３２ａ ｐ型ソース・ドレイン領域 ３３，３３ａ ＴＦＴゲート電極 ３４，３４ａ ＴＦＴコンタクト ３５ レジスト膜 ３６ ＴＦＴゲート酸化膜
Claims (5)
- 【請求項１】 半導体基板上のメモリセル領域に設けら
れた駆動ＭＯＳトランジスタを備えたフリップフロップ
回路と、該フリップフロップ回路の２つの入出力部にそ
れぞれ設けられたスイッチ素子と、前記フリップフロッ
プ回路の前記駆動ＭＯＳトランジスタのドレイン領域に
接続された前記メモリセル領域上に設けられる容量素子
と、を具備する半導体装置において、 前記フリップフロップ回路は、抵抗素子と前記駆動ＭＯ
Ｓトランジスタからなる２つの直列回路を交差接続する
ことにより構成され、 前記メモリセル領域上の容量素子は、前記駆動ＭＯＳト
ランジスタのソース領域に接地電位を供給するための電
極である導電層の上に誘電体膜を設け、該誘電体膜上に
新たに導電層を形成したものであり、 前記抵抗素子の一端は前記接地電位を供給する導電層、
前記誘電体膜、前記新たに形成された導電層を貫通する
接続孔を介して自己整合的に前記駆動ＭＯＳトランジス
タのゲート電極に接続されるとともに前記新たに設けら
れた導電層に接続されていることを特徴とする半導体装
置。 - 【請求項２】 請求項１記載の半導体装置において、 前記抵抗素子が多結晶シリコン層で形成されたＭＯＳト
ランジスタで置き換えられたことを特徴とする半導体装
置。 - 【請求項３】 請求項２記載の半導体装置において、 多結晶シリコン層で形成されたＭＯＳトランジスタと駆
動ＭＯＳトランジスタのゲート電極とを接続する接続孔
内部が窒化チタン膜で埋設されている特徴とする半導体
装置。 - 【請求項４】 半導体基板上のメモリセル領域に設けら
れた駆動ＭＯＳトランジスタを備えたフリップフロップ
回路と、該フリップフロップ回路の２つの入出力部にそ
れぞれ設けられたスイッチ素子と、前記フリップフロッ
プ回路の前記駆動ＭＯＳトランジスタのドレイン領域に
接続された前記メモリセル領域上に設けられる容量素子
と、を具備する半導体装置の製造方法であって、 第１の導電層をパターニングすることにより駆動用ＭＯ
Ｓトランジスタのゲート電極を形成する第１の工程と、 ゲート電極上を含む全面に絶縁膜を形成する第２の工程
と、 前記駆動用ＭＯＳトランジスタのソース領域に接続する
第２の導電層を形成し、該第２の導電層上に誘電体膜、
第３の導電層を順次積層形成する第３の工程と、 前記第３の導電層、誘電体膜、第２の導電層を順次エッ
チングしパターニングする第４の工程と、 前記第３の導電層をパターニングする第５の工程と、 前記第３の導電層を含む全面に絶縁膜を形成する第６の
工程と、 前記第３の導電層、誘電体膜、第２の導電層を貫通する
コンタクト孔を形成する第７の工程と、 前記コンタクト孔を含む全面に絶縁膜を形成する第８の
工程と、 前記第３の導電層の一部と前記コンタクト内部の絶縁膜
をエッチングして前記第３の導電層上の一部の絶縁膜を
除去するとともに前記コンタクト内部の側壁に絶縁膜を
残す第９の工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 第８の工程にてコンタクト孔を含む全面に形成する絶縁
膜がリンを４〜９重量モル％含むものであることを特徴
とする半導体装置の製造方法。
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