JPH0812864B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0812864B2 JPH0812864B2 JP1013787A JP1378789A JPH0812864B2 JP H0812864 B2 JPH0812864 B2 JP H0812864B2 JP 1013787 A JP1013787 A JP 1013787A JP 1378789 A JP1378789 A JP 1378789A JP H0812864 B2 JPH0812864 B2 JP H0812864B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- channel stopper
- semiconductor device
- collector layer
- impurity concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、高耐圧バイポーラIC等の半導体装置にあっ
て、表面反転防止のため必要となるチャネルストッパの
改良に関する。
て、表面反転防止のため必要となるチャネルストッパの
改良に関する。
＜従来の技術＞ 従来の高耐圧バイポーラICにあっては、第２図に示す
ように、分離島として形成されたｎ型のコレクタ層101
にｐ型のベース領域103を、さらにこのベース領域103に
ｎ型のエミッタ領域105を形成していた。そして、該コ
レクタ層101の不純物濃度よりも高い不純物濃度のチャ
ネルストッパ層107をコレクタ層101の表面の一部に形成
していた。これは、コレクタ層101が酸化シリコンを挟
んでアルミニウム配線等によって覆われた場合、該コレ
クタ層101の表面がすべて反転してチャネルを形成し、
リーク電流が発生することを防止するためである。
ように、分離島として形成されたｎ型のコレクタ層101
にｐ型のベース領域103を、さらにこのベース領域103に
ｎ型のエミッタ領域105を形成していた。そして、該コ
レクタ層101の不純物濃度よりも高い不純物濃度のチャ
ネルストッパ層107をコレクタ層101の表面の一部に形成
していた。これは、コレクタ層101が酸化シリコンを挟
んでアルミニウム配線等によって覆われた場合、該コレ
クタ層101の表面がすべて反転してチャネルを形成し、
リーク電流が発生することを防止するためである。
ここに、エピタキシャルによって形成したコレクタ層
101の不純物濃度は1015cm-3であり、チャネルストッパ
層107の不純物濃度はエミッタ層105と同じく1020cm-3程
度である。
101の不純物濃度は1015cm-3であり、チャネルストッパ
層107の不純物濃度はエミッタ層105と同じく1020cm-3程
度である。
これは、エミッタ層105と同じ導電型のチャネルスト
ッパ層107は同一マスクによるプレデポジションによっ
て形成するからである。
ッパ層107は同一マスクによるプレデポジションによっ
て形成するからである。
＜発明が解決しようとする課題＞ しかしながら、このような従来の高耐圧バイポーラIC
にあっては、チャネルストッパ層が高濃度すぎるため、
耐圧劣化防止の必要から、両側のｐ型アイソレーション
領域に対しての間隔を保持しなければならなかった。こ
のため、マスクアライメント工程にあっても所要の間隔
を必要とし、全体としてセルサイズが大きくなっていた
という問題点を有していた。
にあっては、チャネルストッパ層が高濃度すぎるため、
耐圧劣化防止の必要から、両側のｐ型アイソレーション
領域に対しての間隔を保持しなければならなかった。こ
のため、マスクアライメント工程にあっても所要の間隔
を必要とし、全体としてセルサイズが大きくなっていた
という問題点を有していた。
そこで、本発明は、セルサイズを小さくし、ひいては
チップサイズをも縮小化することを目的としている。
チップサイズをも縮小化することを目的としている。
＜課題を解決するための手段＞ 本発明に係る半導体装置にあっては、コレクタ層の表
面にチャネルストッパ層を有する半導体装置において、
該チャネルストッパ層の不純物濃度を、コレクタ層のそ
れよりも高く、かつ、エミッタ層のそれよりも低くし、
このチャネルストッパ層をアイソレーション層に接して
設けた構成である。
面にチャネルストッパ層を有する半導体装置において、
該チャネルストッパ層の不純物濃度を、コレクタ層のそ
れよりも高く、かつ、エミッタ層のそれよりも低くし、
このチャネルストッパ層をアイソレーション層に接して
設けた構成である。
＜作用＞ 本発明に係る半導体装置にあっては、チャネルストッ
パ層の不純物濃度を、エミッタ層の濃度に比較して下
げ、かつ、該チャネルストッパ層が分離層に接したた
め、コレクタ層の表面反転は防止され耐圧を保つことが
できる。したがって、マスクのアライメント精度を考慮
しなくてもよく、全体としてセルサイズを縮小すること
が出来る。
パ層の不純物濃度を、エミッタ層の濃度に比較して下
げ、かつ、該チャネルストッパ層が分離層に接したた
め、コレクタ層の表面反転は防止され耐圧を保つことが
できる。したがって、マスクのアライメント精度を考慮
しなくてもよく、全体としてセルサイズを縮小すること
が出来る。
＜実施例＞ 以下、本発明の第１実施例を図面に基づいて説明す
る。
る。
第１図は本発明を高耐圧npnバイポーラトランジスタ
において適用した例である。
において適用した例である。
第１図において、11はｐ型基板であって、13は低濃度
のｎ型のコレクタ層である。このコレクタ層13は埋め込
み層15を介してエピタキシャル成長によって形成され、
ｐ型のアイソレーション層17,19によって分離されてい
る。
のｎ型のコレクタ層である。このコレクタ層13は埋め込
み層15を介してエピタキシャル成長によって形成され、
ｐ型のアイソレーション層17,19によって分離されてい
る。
21はコレクタ層13に拡散されたｐ型のベース領域であ
って、その一部にはエミッタ層23が拡散、形成されてい
る。
って、その一部にはエミッタ層23が拡散、形成されてい
る。
ここで、上記コレクタ層13の表面の一部には該コレク
タ層13の不純物濃度よりは高濃度のｎ型の不純物を含む
チャネルストッパ層25,27が形成されている。このチャ
ネルストッパ層25,27は上記ｐ型アイソレーション層17,
19にそれぞれ接して形成されている。
タ層13の不純物濃度よりは高濃度のｎ型の不純物を含む
チャネルストッパ層25,27が形成されている。このチャ
ネルストッパ層25,27は上記ｐ型アイソレーション層17,
19にそれぞれ接して形成されている。
ここに、チャネルストッパ層25,27の不純物濃度は、
例えばコレクタ層13のそれが1015cm-3であって、エミッ
タ層23のそれが1020cm-3であるのに対して、1017cm-3程
度である。これは、チャネルストッパ層25,27がアイソ
レーション層17,19と接しても耐圧が仕様電圧を満足す
るように設定してある。このとき、フィールド反転電圧
も仕様電圧を満足するように最適化する。
例えばコレクタ層13のそれが1015cm-3であって、エミッ
タ層23のそれが1020cm-3であるのに対して、1017cm-3程
度である。これは、チャネルストッパ層25,27がアイソ
レーション層17,19と接しても耐圧が仕様電圧を満足す
るように設定してある。このとき、フィールド反転電圧
も仕様電圧を満足するように最適化する。
以上の構成に係るバイポーラICにあっては、チャネル
ストッパ層25,27はイオン注入法によって行いその不純
物濃度を適宜制御するものである。そして、エミッタ層
23の拡散とは別の工程で行うものである。
ストッパ層25,27はイオン注入法によって行いその不純
物濃度を適宜制御するものである。そして、エミッタ層
23の拡散とは別の工程で行うものである。
＜効果＞ 以上説明してきたように、本発明によれば、チャネル
ストッパ層をアイソレーション層に密着させたため、マ
スク誤差を考慮することは不必要となる。そして、セル
サイズ、チップサイズを縮小化することができる。例え
ばチャネルストッパをアイソレーションに接触させた場
合には、従来に比較してセルサイズで40％程度縮小する
ことができるものである。
ストッパ層をアイソレーション層に密着させたため、マ
スク誤差を考慮することは不必要となる。そして、セル
サイズ、チップサイズを縮小化することができる。例え
ばチャネルストッパをアイソレーションに接触させた場
合には、従来に比較してセルサイズで40％程度縮小する
ことができるものである。
第１図は本発明の第１実施例に係るバイポーラICの断面
図、第２図は従来のバイポーラICの断面図である。 13……コレクタ層、 23……エミッタ層、 25,27……チャネルストッパ層。
図、第２図は従来のバイポーラICの断面図である。 13……コレクタ層、 23……エミッタ層、 25,27……チャネルストッパ層。
Claims (1)
- 【請求項１】コレクタ層の表面にチャネルストッパ層を
有する半導体装置において、該チャネルストッパ層の不
純物濃度を、コレクタ層のそれよりも高く、かつ、エミ
ッタ層のそれよりも低くし、このチャネルストッパ層を
アイソレーション層に接して設けたことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013787A JPH0812864B2 (ja) | 1989-01-23 | 1989-01-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013787A JPH0812864B2 (ja) | 1989-01-23 | 1989-01-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02194534A JPH02194534A (ja) | 1990-08-01 |
| JPH0812864B2 true JPH0812864B2 (ja) | 1996-02-07 |
Family
ID=11842961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1013787A Expired - Fee Related JPH0812864B2 (ja) | 1989-01-23 | 1989-01-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812864B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012025481A1 (de) | 2010-08-24 | 2012-03-01 | Bayer Materialscience Ag | SCHLAGZÄHMODIFIZIERTE POLYESTER/POLYCARBONAT-ZUSAMMENSETZUNGEN MIT VERBESSERTER REIßDEHNUNG |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4779291B2 (ja) * | 2003-07-04 | 2011-09-28 | サンケン電気株式会社 | 半導体素子 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5933269B2 (ja) * | 1977-05-25 | 1984-08-14 | 三菱電機株式会社 | Ｐｎｐトランジスタ |
| JPS63124567A (ja) * | 1986-11-14 | 1988-05-28 | Nec Corp | 半導体装置 |
-
1989
- 1989-01-23 JP JP1013787A patent/JPH0812864B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012025481A1 (de) | 2010-08-24 | 2012-03-01 | Bayer Materialscience Ag | SCHLAGZÄHMODIFIZIERTE POLYESTER/POLYCARBONAT-ZUSAMMENSETZUNGEN MIT VERBESSERTER REIßDEHNUNG |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02194534A (ja) | 1990-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6093948A (en) | MOS transistors having vertical current flow | |
| EP0001300B1 (en) | Method of manufacturing a locos semiconductor device | |
| EP0462270B1 (en) | Method of using a semiconductor device comprising a substrate having a dielectrically isolated semiconductor island | |
| US4110782A (en) | Monolithic integrated circuit transistor having very low collector resistance | |
| US3445734A (en) | Single diffused surface transistor and method of making same | |
| KR910006672B1 (ko) | 반도체 집적회로 장치 및 그의 제조 방법 | |
| US4046605A (en) | Method of electrically isolating individual semiconductor circuits in a wafer | |
| US5242849A (en) | Method for the fabrication of MOS devices | |
| US4902633A (en) | Process for making a bipolar integrated circuit | |
| US3974516A (en) | Method of manufacturing a semiconductor device having at least one insulated gate field effect transistor, and semiconductor device manufactured by using the method | |
| US5567978A (en) | High voltage, junction isolation semiconductor device having dual conductivity tape buried regions and its process of manufacture | |
| JPH0812864B2 (ja) | 半導体装置 | |
| EP0110773B1 (en) | Control of substrate injection in lateral bipolar transistors | |
| JP2604793B2 (ja) | 半導体装置 | |
| JPS58212159A (ja) | 半導体集積回路装置の製造方法 | |
| JPH05121746A (ja) | 絶縁ゲート形電界効果トランジスタ | |
| JPH0834244B2 (ja) | 半導体集積回路装置 | |
| JP4681090B2 (ja) | 半導体装置の製造方法 | |
| JPH0369157A (ja) | 半導体装置の製造方法 | |
| JPS63136660A (ja) | 半導体装置とその製造法 | |
| JPS6266672A (ja) | 半導体装置 | |
| JPH04262569A (ja) | 半導体装置 | |
| JPS6092674A (ja) | 定電圧ダイオ−ド | |
| JPS63164364A (ja) | 半導体装置およびその製造方法 | |
| JPS63144583A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |