JPH08115903A - Method for manufacturing semiconductor device and plasma etching apparatus - Google Patents
Method for manufacturing semiconductor device and plasma etching apparatusInfo
- Publication number
- JPH08115903A JPH08115903A JP24941894A JP24941894A JPH08115903A JP H08115903 A JPH08115903 A JP H08115903A JP 24941894 A JP24941894 A JP 24941894A JP 24941894 A JP24941894 A JP 24941894A JP H08115903 A JPH08115903 A JP H08115903A
- Authority
- JP
- Japan
- Prior art keywords
- electrode plate
- processing chamber
- etching
- substrate
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は一般に半導体装置に関
し、特に半導体装置の製造に使われるプラズマエッチン
グ装置、およびかかるプラズマエッチング装置を使った
半導体装置の製造方法に関する。集積回路の集積密度の
増大に伴い、半導体基板上により微細なパターンを形成
できる微細加工技術が要求されている。一方、このよう
なパターンの微細化は、特に従来のAlあるいはAl合
金を使った配線構造において、微細な配線パターンにス
トレスマイグレーションあるいはエレクトロマイグレー
ション等の問題を生じやすい。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention generally relates to semiconductor devices, and more particularly to a plasma etching apparatus used for manufacturing a semiconductor device and a method for manufacturing a semiconductor device using such a plasma etching apparatus. With the increase in the integration density of integrated circuits, there is a demand for a fine processing technique capable of forming a finer pattern on a semiconductor substrate. On the other hand, such miniaturization of the pattern tends to cause problems such as stress migration or electromigration in the fine wiring pattern particularly in the conventional wiring structure using Al or Al alloy.
【0002】このため、特に多層配線構造における第1
層レベルの配線層に、従来のAlあるいはAl合金にか
わり、ストレスマイグレーションあるいはエレクトロマ
イクレーションに対して優れた耐性を示すタングステン
(W)を使用することが提案されている。このようなW
配線を形成するためには、Wをエッチングできるエッチ
ング装置が必要である。半導体装置を安価に製造するた
めには、このようなエッチング装置は高いスループット
と高い歩留りを提供できることが要求される。Therefore, in particular, the first in the multilayer wiring structure
It has been proposed to use tungsten (W), which has excellent resistance to stress migration or electromiculation, in place of conventional Al or Al alloy for a wiring layer at a layer level. W like this
In order to form the wiring, an etching apparatus capable of etching W is necessary. In order to manufacture a semiconductor device at low cost, such an etching device is required to be able to provide high throughput and high yield.
【0003】[0003]
【従来の技術】図7は、従来よりWの反応性イオンエッ
チングに使われているプラズマエッチング装置の構成を
示す。図7を参照するに、プラズマエッチング装置は、
排気口1aを介して排気される真空処理室1と、前記真
空処理室1中に相互に対向するように形成された一対の
Al電極2および3を含み、電極2上には基板4を保持
する静電チャック2aが形成されている。電極2は、プ
ラズマエッチング装置本体5に対してフッ素樹脂等の絶
縁層6により絶縁されており、高周波電源7より高周波
電力を供給されて、対向電極3との間にプラズマを形成
する。また、電極2の表面は、静電チャック2aが形成
されている領域を除いて石英カバー2bにより保護され
ている。2. Description of the Related Art FIG. 7 shows the structure of a plasma etching apparatus conventionally used for W reactive ion etching. Referring to FIG. 7, the plasma etching apparatus is
A vacuum processing chamber 1 exhausted through an exhaust port 1a and a pair of Al electrodes 2 and 3 formed in the vacuum processing chamber 1 so as to face each other, and a substrate 4 is held on the electrode 2. The electrostatic chuck 2a is formed. The electrode 2 is insulated from the plasma etching apparatus main body 5 by an insulating layer 6 made of fluororesin or the like, and is supplied with high frequency power from a high frequency power source 7 to form plasma between itself and the counter electrode 3. The surface of the electrode 2 is protected by the quartz cover 2b except for the area where the electrostatic chuck 2a is formed.
【0004】これに対し、電極3は、接地されたAl配
管3a上に形成され、接地電位に保持される。電極3の
表面は直径が0.8〜1.0mmの大きさの多数の開口
3cを形成されたAlカバー3bを有し、カバー3bは
配管3aを介して供給されたエッチングガスを真空処理
室1に供給するシャワーノズルを形成する。ただし、配
管3a中にはエッチングガスを通す通路3dが形成され
ている。また、真空処理室1の側壁は石英ライナーで保
護される。典型的な例では、真空処理室1は約30cm
の内径を有し、また、電極2は電極3と略等しい径を有
する。ただし、図7では、電極3のうち、石英カバー2
bが覆う部分の面積が誇張されている。On the other hand, the electrode 3 is formed on the grounded Al pipe 3a and held at the ground potential. The surface of the electrode 3 has an Al cover 3b having a large number of openings 3c having a diameter of 0.8 to 1.0 mm, and the cover 3b is a vacuum processing chamber for etching gas supplied through a pipe 3a. 1. Shower nozzle for supplying No. 1 is formed. However, a passage 3d for passing the etching gas is formed in the pipe 3a. The side wall of the vacuum processing chamber 1 is protected by a quartz liner. In a typical example, the vacuum processing chamber 1 is about 30 cm.
And the electrode 2 has a diameter substantially equal to that of the electrode 3. However, in FIG. 7, among the electrodes 3, the quartz cover 2 is used.
The area of the portion covered by b is exaggerated.
【0005】図7のプラズマエッチング装置でWのエッ
チングを実行する場合には、排気口1aを介して真空処
理室1を排気しながら配管3a中の通路3dを介してN
F3等のエッチングガスを導入する。その際、真空処理
室1の内圧を約0.2Torrに保持し、高周波電源7
を駆動して約200Wの電力を供給し、プラズマを形成
する。プラズマを構成するF原子が基板4上のW層表面
に衝突し反応することにより揮発性反応性生成物が生
じ、かかる反応生成物はさらにエッチングを促進する。
すなわち、図7のプラズマエッチング装置は反応性イオ
ンエッチングを行なう。When performing the etching of W by the plasma etching apparatus of FIG. 7, while the vacuum processing chamber 1 is exhausted through the exhaust port 1a, N is exhausted through the passage 3d in the pipe 3a.
An etching gas such as F 3 is introduced. At that time, the internal pressure of the vacuum processing chamber 1 was maintained at about 0.2 Torr, and the high frequency power supply 7
To supply a power of about 200 W to form plasma. Volatile reactive products are produced by the reaction of the F atoms forming the plasma with the surface of the W layer on the substrate 4, and the reaction products further accelerate the etching.
That is, the plasma etching apparatus of FIG. 7 performs reactive ion etching.
【0006】図8(A)〜(D)は、かかるWの反応性
イオンエッチングを使ったW層のパターニング工程を示
す。図8(A)を参照するに、基板4表面上にはTiN
等よりなるバリアメタル層41を介してパターニングし
たいW層42が形成されており、W層42上にはアモル
ファスカーボン等の反射防止膜43を介してレジストパ
ターン44が形成されている。ただし、バリアメタル層
41はW層42中のWが基板4中に拡散するのを防止す
るために設けられる。また、反射防止膜43は、レジス
ト層をフォトリソグラフィによりパターニングしてレジ
ストパターン44を形成する際に、露光に使われる光の
干渉を抑止してパターンの広がりを最小化するためのも
のである。FIGS. 8A to 8D show a patterning process of a W layer using such reactive ion etching of W. Referring to FIG. 8A, TiN is formed on the surface of the substrate 4.
A W layer 42 to be patterned is formed via a barrier metal layer 41 made of, for example, and a resist pattern 44 is formed on the W layer 42 via an antireflection film 43 such as amorphous carbon. However, the barrier metal layer 41 is provided to prevent W in the W layer 42 from diffusing into the substrate 4. Further, the antireflection film 43 is for suppressing interference of light used for exposure and minimizing the spread of the pattern when the resist layer is patterned by photolithography to form the resist pattern 44.
【0007】より具体的には、基板4表面上にSiO2
膜(図示せず)を層間絶縁膜として形成し、かかる層間
絶縁膜上にTiN層41をバリアメタルとして、スパッ
タにより、約50nmの厚さに形成する。典型的な場
合、スパッタは、Tiをターゲットとして使い、圧力が
4mTorrのArガスとN2 ガスの混合ガス中におい
て、7kWの直流電力により放電を誘起することにより
行なう。さらに形成されたTiN層41を、400〜5
00゜Cの温度でアニールし、バリアメタル層としての
特性を向上させる。さらに、このようにして形成したT
iN層41上に、W層42をCVD法により、約350
nmの厚さに形成する。この場合、WF6をソースガス
として使い、H2 よりなるキャリアガスとともに、前記
TiN層41を形成された基板4がセットされたCVD
装置の反応室に供給する。W層42の堆積は、典型的に
は80Torrの圧力下において、基板温度を400゜
C〜500゜Cの範囲、典型的には475゜Cに保持し
ながら行なう。More specifically, SiO 2 is formed on the surface of the substrate 4.
A film (not shown) is formed as an interlayer insulating film, and the TiN layer 41 is formed as a barrier metal on the interlayer insulating film by sputtering to have a thickness of about 50 nm. Typically, the sputtering is performed by using Ti as a target and inducing a discharge with a DC power of 7 kW in a mixed gas of Ar gas and N 2 gas having a pressure of 4 mTorr. Further, the formed TiN layer 41 is 400 to 5
Annealing is performed at a temperature of 00 ° C. to improve the characteristics as a barrier metal layer. Furthermore, the T formed in this way
A W layer 42 is formed on the iN layer 41 by the CVD method to a thickness of about 350.
It is formed to a thickness of nm. In this case, WF 6 is used as a source gas, and a CVD process in which the substrate 4 having the TiN layer 41 formed thereon is set together with a carrier gas made of H 2.
Supply to the reaction chamber of the device. The W layer 42 is typically deposited under a pressure of 80 Torr while maintaining the substrate temperature in the range of 400 ° C to 500 ° C, typically 475 ° C.
【0008】さらに、形成されたW層42上に、反射防
止層43を、アモルファスカーボン層を54nmの堆積
することで形成し、さらに反射防止層43上に、フォト
レジスト層を1.4μmの厚さに形成し、これを露光し
た後、アルカリ現像液により現像することで、レジスト
パターン44を形成する。さらに、露出した反射防止層
43を、O2 プラズマによる反応性イオンエッチングに
より除去し、図8(A)の構造が得られる。Further, an antireflection layer 43 is formed on the formed W layer 42 by depositing an amorphous carbon layer of 54 nm, and a photoresist layer having a thickness of 1.4 μm is further formed on the antireflection layer 43. Then, the resist pattern 44 is formed by exposing it to light and then developing it with an alkali developing solution. Further, the exposed antireflection layer 43 is removed by reactive ion etching using O 2 plasma, and the structure of FIG. 8A is obtained.
【0009】次に、図8(B)の工程において、図8
(A)に示す構造の基板4を、図7のプラズマエッチン
グ装置の真空処理室1中に設置し、レジストパターン4
4をマスクにして前記W層43の反応性イオンエッチン
グを実行する。より具体的には、NF3 をエッチングガ
スとして使い、図7の装置の処理室1に、約200cc
/minの体積流量で供給する。処理室1の内圧を20
0mTorr、電極2と3の間に印加される高周波電力
の電力密度を0.53W/cm2 に設定することで、3
10nm/minのエッチング速度と1.7の対レジス
ト選択比が得られる。エッチングをさらに継続すること
により、W層42は厚さ方向に完全にエッチングされ、
図8(C)に示すようにバリア層41が露出した構造が
得られる。さらに、バリア層41を、塩素系ガスを使っ
たプラズマによる反応性イオンエッチングによりパター
ニングすることにより、図8(D)に示す構造が得られ
る。先にも説明したように、Wを使うことにより、大き
なアスペクト比においてもストレスマイグレーションお
よびエレクトロマイグレーションに対して高い耐性を示
す配線パターンを形成することができる。Next, in the step of FIG.
The substrate 4 having the structure shown in (A) is placed in the vacuum processing chamber 1 of the plasma etching apparatus shown in FIG.
4 is used as a mask to carry out reactive ion etching of the W layer 43. More specifically, using NF 3 as an etching gas, the process chamber 1 of the apparatus shown in FIG.
Supply at a volumetric flow rate of / min. The internal pressure of the processing chamber 1 is 20
By setting the power density of the high frequency power applied between the electrodes 2 and 3 to 0 mTorr and 0.53 W / cm 2 ,
An etching rate of 10 nm / min and a selectivity to resist of 1.7 are obtained. By continuing the etching further, the W layer 42 is completely etched in the thickness direction,
As shown in FIG. 8C, a structure in which the barrier layer 41 is exposed is obtained. Further, by patterning the barrier layer 41 by reactive ion etching with plasma using chlorine-based gas, the structure shown in FIG. 8D is obtained. As described above, by using W, it is possible to form a wiring pattern having high resistance to stress migration and electromigration even in a large aspect ratio.
【0010】[0010]
【発明が解決しようとする課題】ところで、半導体装置
の製造においては、高い集積密度と同時に大きなスルー
プットと高い歩留りが要求される。製造時のスループッ
トを向上させるため、近年では多数の基板を一括して処
理するバッチ式処理装置にかわって、他の工程と連係し
ながら基板を一枚づつ順次処理するいわゆる枚葉式処理
装置が使用されている。By the way, in the manufacture of semiconductor devices, high integration density as well as high throughput and high yield are required. In order to improve throughput at the time of manufacturing, in recent years, a so-called single-wafer processing apparatus that sequentially processes substrates one by one in cooperation with other processes has been replaced by a batch processing apparatus that collectively processes a large number of substrates. in use.
【0011】かかる枚葉式装置では、スループットを向
上させるためには一枚の基板の処理に要するタクトタイ
ムを短縮する必要があるが、図7に示す従来のプラズマ
エッチング装置を使った場合には、枚葉処理の進行に伴
い基板処理枚数が増大するにつれ、基板上に付着するパ
ーティクルの数が徐々に増大する問題点があることが発
見された。かかるパーティクルの付着は半導体装置製造
の歩留りを低下させる。In such a single-wafer processing apparatus, it is necessary to shorten the takt time required for processing one substrate in order to improve the throughput, but when the conventional plasma etching apparatus shown in FIG. 7 is used. It has been discovered that as the number of processed substrates increases with the progress of single-wafer processing, the number of particles adhering to the substrates gradually increases. The adhesion of such particles reduces the yield of semiconductor device manufacturing.
【0012】図9は、このような、枚葉式処理の進行に
伴う基板上へのパーティクルの付着を示すグラフであ
る。ただし、この実験では、22cm径の基板を使い、
90秒のタクトタイムで基板を次々に処理した。さら
に、処理された基板表面をレーザ光により走査し、得ら
れた散乱光を観測することにより、基板表面上における
パーティクル数を求めた。図9中、縦軸はパーティクル
発生数を、また横軸は枚葉処理における基板処理累積回
数を示す。FIG. 9 is a graph showing the adhesion of particles on the substrate as the single wafer processing proceeds. However, in this experiment, we used a 22 cm diameter substrate,
The substrates were processed one after another with a takt time of 90 seconds. Further, the number of particles on the substrate surface was determined by scanning the treated substrate surface with a laser beam and observing the obtained scattered light. In FIG. 9, the vertical axis represents the number of particles generated, and the horizontal axis represents the cumulative number of substrate processings in the single-wafer processing.
【0013】図9よりわかるように、基板表面上のパー
ティクル数は、処理開始時には100個以下であるのに
対し、22枚の基板を処理した時点では300個を超
え、400個に近くなっているのがわかる。かかるパー
ティクルの発生は、単に真空処理室1に基板を装填し、
そのままなんの処理もせずに基板を取り出した場合や、
基板を装填した真空処理室1に単にガスのみを、プラズ
マを形成することなく導入した場合には見られない。ま
た、W層を含まないSi基板、あるいはSiO2層のみ
を有するSi基板を反応性イオンエッチングにより処理
した場合にも、このようなパーティクルの発生は観察さ
れない。すなわち、かかるパーティクルは、前記プラズ
マエッチング装置の真空処理室1における、W層を含む
基板4の、反応性イオンエッチングの結果として発生す
るものであることが結論づけられる。As can be seen from FIG. 9, the number of particles on the surface of the substrate is 100 or less at the start of the process, while it exceeds 300 at the time of processing 22 substrates and becomes close to 400. I can see that To generate such particles, simply load the substrate in the vacuum processing chamber 1,
If you take out the board without any processing,
It is not seen when only the gas is introduced into the vacuum processing chamber 1 loaded with the substrate without forming plasma. Further, even when a Si substrate not containing a W layer or a Si substrate having only a SiO 2 layer is processed by reactive ion etching, such generation of particles is not observed. That is, it can be concluded that such particles are generated as a result of reactive ion etching of the substrate 4 including the W layer in the vacuum processing chamber 1 of the plasma etching apparatus.
【0014】図10(A)〜(C)は、このような基板
上に付着したパーティクルにより発生するパターンの欠
陥を示す図である。図10(A)を参照するに、一対の
レジストパターン44の間をブリッジするようにパーテ
ィクル50が付着すると、パーティクル50は図10
(B),(C)に示すように、以後のパターニングの際
にマスクとして作用し、本来パターニングされるべきW
層42がパターニングされない等の問題を生じる。これ
に伴い、半導体装置の歩留りも、図11に示すように、
基板処理累積回数とともに徐々に減少してしまう。ただ
し図11は、図7の装置を使った反応性イオンエッチン
グにより配線パターンを図8(A)〜(D)の工程に従
って形成し、歩留りを求めたものである。ただし、歩留
りの値は、最初の基板の歩留りで規格化した相対値を示
す。図11より、基板の処理枚数が23枚になると歩留
りは処理開始時の半分近くになっていることがわかる。
また、パーティクルの大部分は1μm程度の大きさを有
している。FIGS. 10A to 10C are views showing a pattern defect generated by particles attached on such a substrate. Referring to FIG. 10A, when the particles 50 are attached so as to bridge between the pair of resist patterns 44, the particles 50 are generated as shown in FIG.
As shown in (B) and (C), it acts as a mask in the subsequent patterning, and W which should be originally patterned.
This causes problems such as the layer 42 not being patterned. Along with this, the yield of semiconductor devices is also as shown in FIG.
It gradually decreases with the cumulative number of substrate processes. However, in FIG. 11, a wiring pattern is formed by reactive ion etching using the apparatus of FIG. 7 according to the steps of FIGS. 8A to 8D, and the yield is obtained. However, the yield value indicates a relative value normalized by the yield of the first substrate. It can be seen from FIG. 11 that when the number of processed substrates reaches 23, the yield becomes almost half of that at the start of processing.
Most of the particles have a size of about 1 μm.
【0015】このようなパーティクルの起源としては、
様々な可能性が考えられる。第1に考えられるのは、真
空処理室1の内壁、あるいは対向電極3からスパッタさ
れたAlに起因するものである。しかし、この機構で
は、枚葉処理を行なった場合に、処理枚数が増加するに
つれてパーティクル発生数が増加する傾向は説明できな
い。The origin of such particles is
There are various possibilities. The first reason is due to Al sputtered from the inner wall of the vacuum processing chamber 1 or the counter electrode 3. However, this mechanism cannot explain the tendency that the number of particles generated increases as the number of processed sheets increases when the single-wafer processing is performed.
【0016】図12は、このような、パーティクルが器
壁や対向電極からのスパッタにより生じている可能性を
念頭に行なった、基板上に堆積した物質の誘導結合プラ
ズマ質量分析(ICP−MS)による分析結果を示す。
ただし、縦軸は基板表面におけるAl原子密度を、横軸
は基板処理累積回数を示す。この図よりわかるように、
基板上におけるAl原子密度は基板処理累積回数には実
質的に無関係であることが確認された。FIG. 12 shows an inductively coupled plasma mass spectrometric analysis (ICP-MS) of a substance deposited on a substrate in consideration of the possibility that such particles are generated by the sputtering from the chamber wall or the counter electrode. The results of analysis by are shown.
However, the vertical axis represents the Al atom density on the substrate surface, and the horizontal axis represents the cumulative number of times of substrate processing. As you can see from this figure,
It was confirmed that the Al atom density on the substrate is substantially independent of the cumulative number of substrate treatments.
【0017】さらに、このような、基板上へのパーティ
クルの付着は、枚葉処理であっても、一枚の基板の処理
と次の基板の処理との間の間隔を1時間程度まで長く
し、その間にも真空処理室1の排気を継続した場合には
現れない。すなわち、従来のバッチ式処理においては、
同様な機構によるパーティクルの発生は生じていたが、
処理と処理の間隔が非常に長く、その間に真空処理室が
効率的に排気されていたために、このような問題が顕在
化することがなかったと考えられる。Further, such adhesion of particles on a substrate, even in the single-wafer processing, lengthens the interval between the processing of one substrate and the processing of the next substrate to about 1 hour. However, it does not appear when the vacuum processing chamber 1 is continuously evacuated during that time. That is, in the conventional batch type processing,
Particles were generated by a similar mechanism,
It is considered that such a problem did not become apparent because the interval between the treatments was very long and the vacuum treatment chamber was efficiently evacuated during that time.
【0018】このような、W層を枚葉式処理によりプラ
ズマエッチングする際に生じるパーティクルの生成機構
として、本発明の発明者は以下のような機構を考えた。
Wのエッチングでは、先にも説明したようにNF3 等
のフッ化物がエッチングガスとして使われるが、これら
のフッ素系エッチングガスを使うと、Fのラジカルがが
Wの格子中に侵入し、Wと反応して揮発性のフッ化タン
グステンWFx を反応生成物として形成する。ただし、
式WFx においてxは1から6の範囲の値をとる(x<
6)。反応生成物WFx はW原子の周囲にF原子が配位
した構造を有し、特にxの値が5以下の低次のフッ化タ
ングステン化合物は不対電子を持っており、他の分子と
容易に反応する。Wの反応性イオンエッチングでは、こ
うして形成されたWFx がイオン照射によりケミカルス
パッタされてエッチングが進行する。The inventor of the present invention has considered the following mechanism as a mechanism for generating particles generated when plasma-etching the W layer by single-wafer processing.
In the etching of W, fluorides such as NF 3 are used as the etching gas as described above. However, when these fluorine-based etching gases are used, the radicals of F penetrate into the lattice of W, To form volatile tungsten fluoride WFx as a reaction product. However,
In the formula WFx, x takes a value in the range of 1 to 6 (x <
6). The reaction product WFx has a structure in which F atoms are coordinated around W atoms, and especially low-order tungsten fluoride compounds having an x value of 5 or less have an unpaired electron, and thus easily react with other molecules. React to. In the reactive ion etching of W, the WFx thus formed is chemically sputtered by ion irradiation, and the etching proceeds.
【0019】このようなスパッタエッチングの機構を考
えると、反応生成物WFx が真空処理処理室1や対向電
極3に付着して他の原子と化合し、パーティクルの核を
形成する機構が合理性であると考えられる。事実、従来
より、かかるWFx が対向電極3上に付着した場合、電
極を構成する材料と反応して大量のパーティクルが発生
することが知られている。そこで、先に説明したパター
ンの不良は、これら対向電極3上のパーティクルがなん
らかの機構で対向電極3から分離し、半導体基板4の表
面まで輸送されることで発生するものと考えられる。上
記機構を仮定すると、特に枚葉処理を行なった場合に現
れる、図9あるいは図11に示した傾向が合理的に説明
できる。Considering the mechanism of such sputter etching, the mechanism by which the reaction product WFx adheres to the vacuum processing chamber 1 and the counter electrode 3 and combines with other atoms to form a nucleus of particles is rational. It is believed that there is. In fact, it is conventionally known that when such WFx adheres to the counter electrode 3, a large amount of particles are generated by reacting with the material forming the electrode. Therefore, it is considered that the above-described pattern defect is caused by the particles on the counter electrode 3 being separated from the counter electrode 3 by some mechanism and transported to the surface of the semiconductor substrate 4. Assuming the above mechanism, the tendency shown in FIG. 9 or FIG. 11, which appears when the single-wafer processing is performed, can be reasonably explained.
【0020】図13(A)〜(D)はかかるパーティク
ルの発生機構を説明する図である。ただし、図中、先に
説明した部分に対応する部分には同一の参照符号を付
し、説明を省略する。図13(A)〜(D)において、
基板4は電極2上に装着した状態で示してあり、従って
図8(A)〜(D)あるいは図10(A)〜(C)に対
して見かけ上、上下が反転している。FIGS. 13A to 13D are views for explaining the mechanism of particle generation. However, in the figure, the portions corresponding to the portions described above are designated by the same reference numerals and the description thereof will be omitted. In FIGS. 13A to 13D,
The substrate 4 is shown mounted on the electrode 2, and therefore is apparently turned upside down with respect to FIGS. 8A to 8D or 10A to 10C.
【0021】図13(A)を参照するに、W層42をフ
ッ化物ガスで反応性イオンエッチングすると反応生成物
WFx が発生し、発生したWFx は電極3に到達し、電
極3上の核の回りに凝集する。エッチングを繰り返すこ
とにより、核は図13(B)に示すように成長し、粒子
50が形成される。さらに、なんらかの作用で粒子50
が電極3の表面から離れると、粒子50は図13(C)
に示すように電極3から電極2へ向かうエッチングガス
の流れに乗って基板4上に到達し、欠陥を生じる。かか
る基板4上のパーティクルの数は、エッチングを継続す
ることにより、図13(D)に示すように増加し続け
る。Referring to FIG. 13 (A), when the W layer 42 is subjected to reactive ion etching with a fluoride gas, a reaction product WFx is generated, and the generated WFx reaches the electrode 3, and the nuclei on the electrode 3 Agglomerates around. By repeating the etching, the nuclei grow as shown in FIG. 13B, and the particles 50 are formed. In addition, particles 50
When the particles are separated from the surface of the electrode 3, the particles 50 become particles in FIG.
As shown in FIG. 5, the etching gas flows from the electrode 3 to the electrode 2 and reaches the substrate 4 to cause a defect. The number of particles on the substrate 4 continues to increase as shown in FIG. 13D by continuing the etching.
【0022】そこで、本発明は上記の問題点を解決し
た、新規で有用な半導体装置の製造方法および製造装置
を提供することを概括的目的とする。本発明のより具体
的な目的は、反応性イオンエッチングによりW層を処理
する工程を含む半導体装置の製造方法において、半導体
基板に対向する電極表面へのパーティクルの蓄積を最小
化し、半導体基板表面へのパーティクルの付着を最小化
した半導体装置の製造方法を提供することを目的とす
る。Therefore, it is a general object of the present invention to provide a new and useful method and apparatus for manufacturing a semiconductor device, which solves the above problems. A more specific object of the present invention is to provide a method for manufacturing a semiconductor device including a step of treating a W layer by reactive ion etching, to minimize accumulation of particles on an electrode surface facing a semiconductor substrate, It is an object of the present invention to provide a method for manufacturing a semiconductor device in which the adhesion of particles is minimized.
【0023】本発明の別の目的は、反応性イオンエッチ
ングによりW層を処理する工程を含む半導体装置の製造
方法において、基板に対して対向する電極上に蓄積した
パーティクルの、基板表面への輸送を最小化した半導体
装置の製造方法および製造装置を提供することを目的と
する。Another object of the present invention is, in a method of manufacturing a semiconductor device, including a step of treating a W layer by reactive ion etching, to transport particles accumulated on an electrode facing a substrate to a substrate surface. It is an object of the present invention to provide a semiconductor device manufacturing method and manufacturing apparatus that minimize the above.
【0024】[0024]
【課題を解決するための手段】本発明は、上記の課題
を、請求項1に記載したように、処理室と、前記処理室
中に設けられ、前記基板を保持するように構成された第
1の電極板と、前記反応室中に、前記電極板に対向する
ように設けられた第2の電極板とを備えたプラズマエッ
チング装置において、表面にW層を被着した基板を反応
性イオンエッチングによりパターニングする工程を含む
半導体装置の製造方法において:前記第1の電極板上
に、表面にW層を被着した基板を保持する工程と;前記
処理室中にエッチングガスを導入し、前記第1および第
2の電極板の間においてプラズマを形成し、前記W層の
反応性イオンエッチングを実行する工程とよりなり、前
記反応性イオンエッチング工程に先立って、前記第2の
電極板の表面を、前記処理室中における反応性イオンエ
ッチングの結果生じるWのハロゲン化合物と反応して、
揮発性生成物を形成する材料で覆う工程を含み、前記反
応性イオンエッチング工程は、前記処理室中において、
前記エッチングガスの流れを、前記第2の電極板から前
記第1の電極板に向かう第1の方向から、前記第1の電
極板を避ける別の方向に設定する工程を含むことを特徴
とする半導体装置の製造方法により、または請求項2に
記載したように、前記エッチングガスの流れを設定する
工程は、前記エッチングガスを、前記第2の電極板中に
形成された導入口から前記処理室中に導入する工程と、
前記処理室中に導入された前記エッチングガスを、前記
第1の方向に流す工程と、前記第1の方向に流れている
前記エッチングガスの流れを、別の方向に偏向させる工
程とを含むことを特徴とする請求項1記載の半導体装置
の製造方法により、または請求項3に記載したように、
前記エッチングガスの流れを設定する工程は、前記エッ
チングガスを、前記処理室中において、前記第2の電極
板を画成する一対の主面のうち、前記第1の電極板に面
する第1の主面とは反対側の第2の主面の側に位置する
導入口から前記処理室に導入し、前記第2の主面に沿っ
て流す工程を特徴とする請求項1記載の半導体装置の製
造方法により、または請求項4に記載したように、前記
反応性イオンエッチング工程は、NF3 をエッチングガ
スとして使い、実行することを特徴とする請求項1記載
の半導体装置の製造方法により、または請求項5に記載
したように、前記反応性イオンエッチング工程は、NF
3 とArの混合ガスをエッチングガスとして使い、実行
することを特徴とする請求項1記載の半導体装置の製造
方法により、または請求項6に記載したように、前記反
応性イオンエッチング工程は、400°Cから500°
Cの範囲の温度で実行されることを特徴とする請求項1
記載の半導体装置の製造方法により、または請求項7に
記載したように、前記反応性イオンエッチング工程に先
立って、前記第2の電極板の表面を、SiO2 ,Si
C,C,Si,SiNおよび、これらの混合物よりなる
群より選択される材料で覆う工程を含むことを特徴とす
る請求項1記載の半導体装置の製造方法により、または
請求項8に記載したように、処理室と;前記処理室中に
設けられ、基板を保持する第1の電極板と;前記処理室
中に前記第1の電極板に対向するように設けられ、エッ
チングガスを前記処理室に導入する導入口を形成された
第2の電極板と;前記第2の電極板に接続され、前記導
入口と連通したエッチングガスの通路を内部に形成さ
れ、前記通路中のエッチングガスを前記導入口を介して
前記処理室中に導入する配管とよりなるプラズマエッチ
ング装置において、前記第2の電極板の、前記第1の電
極に面する主面上には、前記導入口から導入され、前記
処理室中を前記第2の電極に向かって流れるエッチング
ガスの流路を変更する流路偏向構造を形成したことを特
徴とするプラズマエッチング装置により、または請求項
9に記載したように、前記流路偏向構造は、前記第2の
基板上の前記導入口を塞ぐような位置に、前記第2の基
板主面から離間して形成された板よりなることを特徴と
する請求項8記載のプラズマエッチング装置により、ま
たは請求項10に記載したように処理室と;前記処理室
中に設けられ、基板を保持する第1の電極板と;前記処
理室中に前記第1の電極板に対向するように設けられた
第2の電極板と;前記第2の電極板に接続され、エッチ
ングガスの通路を内部に形成され、前記処理室にエッチ
ングガスを供給する配管とよりなるプラズマエッチング
装置において、前記配管には、前記第2の電極板に対し
て前記第1の電極板と反対の側に、前記エッチングガス
を前記処理室に導入する導入口が、前記エッチングガス
の通路に連通して形成されていることを特徴とするプラ
ズマエッチング装置により、または請求項11に記載し
たように、前記第2の電極板の、前記第1の電極板に面
する主面は、前記処理室中における反応性イオンエッチ
ングの結果生じるWのハロゲン化合物と反応して揮発性
生成物を形成するような材料で覆われていることを特徴
とする請求項8または10記載のプラズマエッチング装
置により、または請求項12に記載したように、前記第
2の電極板の、前記第1の電極板に面する主面は、Si
O2 ,SiC,C,Si,SiNおよび、これらの混合
物よりなる群より選択される材料で覆われていることを
特徴とする請求項8または10記載のプラズマエッチン
グ装置により解決する。According to the present invention, there is provided a processing chamber as set forth in claim 1 and a processing chamber, which is provided in the processing chamber and configured to hold the substrate. In a plasma etching apparatus provided with a first electrode plate and a second electrode plate provided in the reaction chamber so as to face the electrode plate, a substrate having a W layer deposited on the surface thereof is subjected to reactive ion etching. In a method of manufacturing a semiconductor device including a step of patterning by etching, a step of holding a substrate having a W layer deposited on the surface thereof on the first electrode plate; and introducing an etching gas into the processing chamber, Forming a plasma between the first and second electrode plates and carrying out reactive ion etching of the W layer, and prior to the reactive ion etching process, the surface of the second electrode plate is The above It reacted with halogen compounds of the resulting W reactive ion etching in the Rishitsu,
Including a step of covering with a material that forms a volatile product, the reactive ion etching step in the processing chamber,
The method further includes the step of setting the flow of the etching gas from a first direction from the second electrode plate toward the first electrode plate to another direction that avoids the first electrode plate. According to a method for manufacturing a semiconductor device or as set forth in claim 2, the step of setting the flow of the etching gas is performed by introducing the etching gas from an inlet formed in the second electrode plate into the processing chamber. The process of introducing
Including a step of flowing the etching gas introduced into the processing chamber in the first direction, and a step of deflecting the flow of the etching gas flowing in the first direction to another direction. According to the method of manufacturing a semiconductor device according to claim 1, or as described in claim 3,
In the step of setting the flow of the etching gas, the etching gas may be a first surface of the pair of main surfaces defining the second electrode plate facing the first electrode plate in the processing chamber. 2. The semiconductor device according to claim 1, further comprising a step of introducing the gas into the processing chamber from an introduction port located on the side of the second main surface opposite to the main surface and flowing along the second main surface. 2. The method of manufacturing a semiconductor device according to claim 1, wherein the reactive ion etching step is performed by using NF 3 as an etching gas, as described in claim 4. Alternatively, as described in claim 5, the reactive ion etching process is performed using NF.
The method of manufacturing a semiconductor device according to claim 1, wherein a mixed gas of 3 and Ar is used as an etching gas, or the reactive ion etching step is performed in 400 times. ° C to 500 °
2. Carrying out at a temperature in the range C. 1.
According to the method for manufacturing a semiconductor device described above or as described in claim 7, the surface of the second electrode plate is covered with SiO 2 , Si before the reactive ion etching step.
9. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of covering with a material selected from the group consisting of C, C, Si, SiN, and a mixture thereof, or as described in claim 8. A processing chamber; a first electrode plate provided in the processing chamber for holding a substrate; and an etching gas provided in the processing chamber so as to face the first electrode plate. A second electrode plate having an introduction port formed therein, which is connected to the second electrode plate and has an etching gas passage formed therein which communicates with the introduction port. In a plasma etching apparatus comprising a pipe introduced into the processing chamber through an introduction port, the second electrode plate, on the main surface facing the first electrode, is introduced from the introduction port, Inside the processing chamber, the second 10. A plasma etching apparatus characterized in that a flow channel deflecting structure for changing a flow channel of an etching gas flowing toward an electrode is formed, or as described in claim 9, the flow channel deflecting structure includes the second channel. 9. The plasma etching apparatus according to claim 8, wherein the plate is formed on the substrate at a position so as to close the inlet, and is separated from the main surface of the second substrate. A processing chamber; a first electrode plate provided in the processing chamber for holding a substrate; and a second electrode plate provided in the processing chamber so as to face the first electrode plate. A plasma etching apparatus comprising: an electrode plate; a pipe connected to the second electrode plate, having a passage for an etching gas formed therein, and supplying an etching gas to the processing chamber, wherein An inlet for introducing the etching gas into the processing chamber is formed on the side opposite to the first electrode plate with respect to the electrode plate, in communication with the passage of the etching gas. The main surface of the second electrode plate facing the first electrode plate may be formed by a plasma etching apparatus or as described in claim 11, in which W generated as a result of the reactive ion etching in the processing chamber. 11. A plasma etching apparatus according to claim 8 or 10, characterized in that it is covered with a material that reacts with halogen compounds to form volatile products, or as described in claim 12. The main surface of the second electrode plate facing the first electrode plate is Si
O 2, SiC, C, Si , SiN and it is solved by a plasma etching apparatus according to claim 8 or 10, wherein the covered with a material selected from the group consisting of mixtures.
【0025】[0025]
【作用】以下、本発明の原理を図1(A)〜(D)を参
照しながら説明する。図1(A)を参照するに、本発明
では対向電極3の表面をWのハロゲン化合物と反応して
揮発性生成物を生じるような材料、例えばSiO2 によ
り覆う。その結果、図1(A)に示すように、W層42
のNF3 による反応性イオンエッチングにより反応生成
物WFx が生じた場合、かかる反応生成物は電極3の表
面を覆っているSiO2 と反応して直ちに処理室から除
去される。また、図1(A)に示すように電極3の表面
にすでにパーティクル50が形成されていてもWFx は
かかるパーティクルをリフトオフするため、パーティク
ルは実質的に成長することがなく、基板表面から効率的
に除去される。すなわち、電極3の表面にパーティクル
が蓄積することはない。また、図1(C),(D)に示
すように、エッチングを繰り返し行なっても、電極3の
表面にパーティクルが蓄積することはない。The principle of the present invention will be described below with reference to FIGS. Referring to FIG. 1 (A), in the present invention, the surface of the counter electrode 3 is covered with a material such as SiO 2 which reacts with a halogen compound of W to generate a volatile product. As a result, as shown in FIG.
When the reaction product WFx is generated by the reactive ion etching with NF 3 , the reaction product reacts with the SiO 2 covering the surface of the electrode 3 and is immediately removed from the processing chamber. Further, as shown in FIG. 1A, even if the particles 50 are already formed on the surface of the electrode 3, WFx lifts off the particles, so that the particles do not substantially grow, and the particles are efficiently grown from the substrate surface. Will be removed. That is, particles do not accumulate on the surface of the electrode 3. Further, as shown in FIGS. 1C and 1D, particles are not accumulated on the surface of the electrode 3 even if etching is repeated.
【0026】請求項4および5、あるいは請求項9およ
び10はかかる原理にもとづくものであり、対向電極3
上へのパーティクルの蓄積を最小化する。さらに、本発
明では、このように電極3の表面からリフトオフされた
パーティクルがエッチングガスの流れとともに電極2上
に保持されている基板4に到達するのを抑止するため
に、処理室内におけるエッチングガスの流路を従来のも
のに対して変化させてある。Claims 4 and 5 or claims 9 and 10 are based on such a principle, and the counter electrode 3
Minimize the accumulation of particles on top. Further, in the present invention, in order to prevent the particles lifted off from the surface of the electrode 3 from reaching the substrate 4 held on the electrode 2 together with the flow of the etching gas, the etching gas of the etching chamber The flow path is changed from the conventional one.
【0027】一般に、図7に示した構成のプラズマエッ
チング装置では、電極3上のパーティクルが基板4まで
到達するか否かは、パーティクルの重力による沈降速度
と、電極3から電極2へ流れるエッチングガスの流速の
差によって決まる。エッチングガスの流速が、パーティ
クルの沈降速度よりも大きいと、パーティクルの生成を
抑制しても、パーティクルの一部が電極2上の基板4に
到達してしまう可能性がある。Generally, in the plasma etching apparatus having the structure shown in FIG. 7, whether or not the particles on the electrode 3 reach the substrate 4 depends on the sedimentation speed of the particles due to gravity and the etching gas flowing from the electrode 3 to the electrode 2. It depends on the difference in the flow velocity of. If the flow velocity of the etching gas is higher than the sedimentation velocity of particles, some of the particles may reach the substrate 4 on the electrode 2 even if the generation of particles is suppressed.
【0028】パーティクルの重力沈降速度vg は、 vg =ρp Cc dp 2 g/18η (1) Cc =1+(2/Pdp )〔6.32+2.01exp (−0.1095Pdp ) 〕 (2) で与えられる(R. P. Donovan et. al., J. Electroche
m Soc. vol.140, 1993,pp2917) 。ただし、Pは単位を
cmHgとした処理室の内圧、dp はパーティクルの直
径、ρp はパーティクルの密度、gは重力加速度、ηは
エッチングガスの粘性係数である。The gravitational sedimentation velocity v g of the particles is: v g = ρ p C c d p 2 g / 18 η (1) C c = 1 + (2 / Pd p ) [6.32 + 2.01 exp (-0.1095Pd p )] (2) (RP Donovan et. Al., J. Electroche
m Soc. vol.140, 1993, pp2917). Here, P is the internal pressure of the processing chamber in units of cmHg, d p is the particle diameter, ρ p is the particle density, g is the gravitational acceleration, and η is the viscosity coefficient of the etching gas.
【0029】これに対し、処理室内におけるガス流速v
f は、ガス導入配管の径をD、ガス流量をFとすると、 vf =F/(D/2)2 π (3) で与えられる。そこで、圧力Pを0.2Torr、粒径
dp を1μm、密度ρp を1g/cm 2 、重力加速度g
を980cm/s2 、粘性係数ηを20×10-5g/c
m・sとすると、重力沈降速度vg は2.27cm/s
と求められる。これに対し、流量Fを200SCCM、
配管径Dを1.2cmとすると、処理室内におけるエッ
チングガスの流速vf は3.00cm/sとなる。この
結果は、電極3上のパーティクルが基板4表面に到達し
てしまうことを意味している。On the other hand, the gas flow velocity v in the processing chamber
fLet v be the diameter of the gas introduction pipe and F be the gas flow rate, thenf= F / (D / 2)2It is given by π (3). Therefore, the pressure P is 0.2 Torr and the particle size is
dp1 μm, density ρp1 g / cm 2, Gravity acceleration g
To 980 cm / s2, Viscosity coefficient η is 20 × 10 -5 g / c
Gravity sedimentation velocity vgIs 2.27 cm / s
Is required. On the other hand, the flow rate F is 200 SCCM,
If the pipe diameter D is 1.2 cm, the etch in the processing chamber will be
Velocity of the ching gas vfIs 3.00 cm / s. this
The result is that the particles on the electrode 3 reach the surface of the substrate 4.
It means that it will end up.
【0030】かかるパーティクルのエッチングガスによ
る輸送を避けるため、本発明ではエッチングガスの処理
室1中における流路を、電極3から直接に電極3および
そのうえの基板4に到達しないように変更する。請求項
1および2、あるいは6および7では、かかる流路の変
更は電極3上の、ガス導入口上に偏向板として作用する
ディスクを設け、ガス導入口から導入されたガスが電極
2に直接に到達するのを回避する。また、請求項1およ
び3、あるいは請求項8ではガス導入口を電極3の背後
に形成し、処理室に導入されたエッチングガスが直接に
基板4に到達するのを回避する。In order to prevent the particles from being transported by the etching gas, the flow path of the etching gas in the processing chamber 1 is changed so as not to directly reach the electrode 3 and the substrate 4 thereon from the electrode 3 in the present invention. According to claims 1 and 2, or 6 and 7, such a change of the flow path is performed by providing a disk on the electrode 3 which acts as a deflecting plate on the gas inlet, and the gas introduced from the gas inlet directly enters the electrode 2. Avoid reaching. Further, in the first and third aspects or the eighth aspect, the gas introduction port is formed behind the electrode 3 to prevent the etching gas introduced into the processing chamber from directly reaching the substrate 4.
【0031】[0031]
【実施例】以下本発明を、図2を参照しながら説明す
る。図2は本発明の第1実施例によるプラズマエッチン
グ装置の構成を示す図である。ただし、図2中、先に説
明した図7と共通する部分には同一の参照符号を付し、
説明を省略する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to FIG. FIG. 2 is a diagram showing the configuration of the plasma etching apparatus according to the first embodiment of the present invention. However, in FIG. 2, the same parts as those of FIG. 7 described above are designated by the same reference numerals,
Description is omitted.
【0032】図2を参照するに、図7の装置において使
われていたシャワーノズル3cは除かれ、電極3の電極
2に対向する表面上には石英ガラスのカバー3fが形成
される。石英ガラスカバー3fは、エッチングガスの通
路3dに整列した開口部3eを有し、エッチングガスは
開口部3eを通って処理室1に導入される。カバー3f
は前記電極3の外形に対応する形状および大きさを有
し、前記電極表面を、開口部3eを除いて連続的に覆
う。さらに、カバー3f上には、前記開口部3eを覆う
ように、石英ガラスのディスク3gが、石英ガラスカバ
ー3f表面から離間して設けられる。Referring to FIG. 2, the shower nozzle 3c used in the apparatus of FIG. 7 is removed, and a quartz glass cover 3f is formed on the surface of the electrode 3 facing the electrode 2. The quartz glass cover 3f has an opening 3e aligned with the passage 3d for the etching gas, and the etching gas is introduced into the processing chamber 1 through the opening 3e. Cover 3f
Has a shape and size corresponding to the outer shape of the electrode 3, and continuously covers the surface of the electrode except the opening 3e. Further, a quartz glass disk 3g is provided on the cover 3f so as to cover the opening 3e, and is separated from the surface of the quartz glass cover 3f.
【0033】図3は電極3のうち、石英ガラスディスク
3gを含む部分の拡大図を示す。図3よりわかるよう
に、石英ガラスディスク3gは石英ガラスカバー3fの
開口部3eに対応して形成され、石英ガラスロッド3g
1 〜3g3 により支持されて開口部3eより処理室1に
導入されるエッチングガスの流れを、電極2に直接に向
かわずに側方へ向かうように偏向させる。FIG. 3 is an enlarged view of a portion of the electrode 3 including the quartz glass disk 3g. As can be seen from FIG. 3, the quartz glass disk 3g is formed corresponding to the opening 3e of the quartz glass cover 3f, and the quartz glass rod 3g is formed.
The flow of the etching gas, which is supported by 1 to 3 g 3 and is introduced into the processing chamber 1 through the opening 3e, is deflected so as not to go directly to the electrode 2 but to the side.
【0034】動作時には、処理室1が排気口1aを介し
て排気され、通路3dおよび開口部3eを介してNF3
等のハロゲン系エッチングガスが処理室1に導入され
る。図7で説明した場合と同様に、電極2には高周波電
源7より約200Wの高周波電力が供給され、電極2と
3との間にハロゲンイオンよりなるプラズマが形成さ
れ、基板4上のW層の反応性イオンエッチングが生じ
る。In operation, the processing chamber 1 is evacuated through the exhaust port 1a, and NF 3 is discharged through the passage 3d and the opening 3e.
A halogen-based etching gas such as is introduced into the processing chamber 1. Similar to the case described with reference to FIG. 7, a high frequency power of about 200 W is supplied from the high frequency power supply 7 to the electrode 2, plasma consisting of halogen ions is formed between the electrodes 2 and 3, and the W layer on the substrate 4 is formed. Reactive ion etching occurs.
【0035】図2の構成では、電極3の表面が石英ガラ
スカバー3f、すなわちSiO2 により覆われているた
め、基板4中のW層の反応性イオンエッチングにより生
じるWFx 分子は図1(A)〜(D)に示した機構によ
り、カバー3f表面において直ちにSiO2 と反応し、
揮発性生成物として直ちに反応室1から排気される。さ
らに、通路3dを通って供給され開口部3eから処理室
1に導入されたエッチングガスの流れは、石英ガラスデ
ィスク3gにおいて、図2に矢印Xで示したように側方
に偏向され、電極2およびその上に保持された基板4に
直接に到達することがない。このため、石英ガラスカバ
ー3f上にパーティクルが存在していても、これらのパ
ーティクルがエッチングガスの流れにより、重力による
沈降に抗して基板4に到達するのを抑止することができ
る。In the structure of FIG. 2, since the surface of the electrode 3 is covered with the quartz glass cover 3f, that is, SiO 2 , the WFx molecules generated by the reactive ion etching of the W layer in the substrate 4 are shown in FIG. 1 (A). By the mechanism shown in to (D), it immediately reacts with SiO 2 on the surface of the cover 3f,
The reaction chamber 1 is immediately exhausted as a volatile product. Further, the flow of the etching gas supplied through the passage 3d and introduced into the processing chamber 1 through the opening 3e is deflected laterally in the quartz glass disk 3g as indicated by an arrow X in FIG. And the substrate 4 held on it will not be reached directly. Therefore, even if particles are present on the quartz glass cover 3f, it is possible to prevent these particles from reaching the substrate 4 against the sedimentation due to gravity due to the flow of the etching gas.
【0036】図4は先に説明した図9に対応し、図2の
装置を使って枚葉式処理を行なった場合のSi基板上に
おけるパーティクルの発生を、処理した基板の枚数の関
数として示す。ただし、実験の条件は図9の場合と同じ
に設定した。すなわち、図8(A)〜(D)の工程によ
り、W層42をパターニングした。図4よりわかるよう
に、枚葉処理の進行とともに基板上に発生するパーティ
クルの数が増加する傾向は消滅し、22回目に処理した
基板でも、パーティクルの発生数は100以下であるこ
とがわかる。FIG. 4 corresponds to FIG. 9 described above and shows the generation of particles on a Si substrate when a single wafer processing is performed using the apparatus of FIG. 2 as a function of the number of processed substrates. . However, the experimental conditions were set to be the same as in the case of FIG. That is, the W layer 42 was patterned by the steps of FIGS. As can be seen from FIG. 4, the tendency that the number of particles generated on the substrate increases as the single-wafer processing progresses disappears, and it can be seen that the number of particles generated is 100 or less even in the 22nd substrate.
【0037】図5は先に説明した図11に対応し、図2
の装置を使って枚葉式処理を行なった場合の、処理の進
行に伴う半導体装置の歩留りの変化を示す。図11の場
合と同様に、図5の実験でも、最大の歩留りで規格化し
た相対値を示してある。図5よりわかるように、図2の
装置を使って半導体装置を形成した場合、歩留りは基板
の処理枚数に依存しないことがわかる。FIG. 5 corresponds to FIG. 11 described above, and FIG.
2 shows a change in the yield of semiconductor devices with the progress of processing when single-wafer processing is performed using this apparatus. Similar to the case of FIG. 11, the experiment of FIG. 5 also shows the relative value normalized by the maximum yield. As can be seen from FIG. 5, when a semiconductor device is formed using the device of FIG. 2, the yield does not depend on the number of processed substrates.
【0038】図6は、本発明の第2実施例によるプラズ
マエッチング装置の構成を示す。ただし、図6中におい
て先に説明した部分には対応する参照符号を付し、説明
を省略する。図6を参照するに、本実施例では、図2の
装置において電極3に形成されていた開口部3fが除か
れ、かわりに配管3a上の電極3の背後の位置に開口部
3hを形成する。これにともない、電極3の表面は全面
が石英ガラスカバー3fで覆われる。FIG. 6 shows the structure of the plasma etching apparatus according to the second embodiment of the present invention. However, in FIG. 6, the parts described previously are designated by the corresponding reference numerals, and the description thereof will be omitted. Referring to FIG. 6, in the present embodiment, the opening 3f formed in the electrode 3 in the apparatus of FIG. 2 is removed, and instead an opening 3h is formed at a position behind the electrode 3 on the pipe 3a. . Along with this, the entire surface of the electrode 3 is covered with the quartz glass cover 3f.
【0039】図6の構成では、通路3dを通って供給さ
れたエッチングガスは開口部3hより放出され、電極3
の裏面に沿って、矢印Xで示すように、側方に流れる。
その結果、石英ガラスカバー3f上のパーティクルが基
板4に到達するのが抑止される。また、電極3の、電極
2に対向する側の全面が石英ガラスカバー3fで覆われ
ているため、カバー3f上にパーティクルが蓄積するこ
とがない。In the structure of FIG. 6, the etching gas supplied through the passage 3d is discharged from the opening 3h, and the electrode 3
Flows sideways along the back surface of the, as indicated by arrow X.
As a result, particles on the quartz glass cover 3f are prevented from reaching the substrate 4. Moreover, since the entire surface of the electrode 3 on the side facing the electrode 2 is covered with the quartz glass cover 3f, particles do not accumulate on the cover 3f.
【0040】図2および図6の構成において、電極3に
設けられるカバーは石英ガラスに限定されるものではな
く、SiC,C,Si,SiNあるいはこれらの混合物
であってもよい。また、図2あるいは図6のプラズマエ
ッチング装置を使って本発明を実施するに当り、エッチ
ングガスはNF3 に限定されるものではなく、他のハロ
ゲンガスであってもよい。2 and 6, the cover provided on the electrode 3 is not limited to quartz glass, and may be SiC, C, Si, SiN or a mixture thereof. Further, in carrying out the present invention using the plasma etching apparatus of FIG. 2 or 6, the etching gas is not limited to NF 3 , and other halogen gas may be used.
【0041】本発明は、以上に説明した実施例に限定さ
れるものではなく、本発明の要旨内において様々な変形
・変更が可能である。The present invention is not limited to the embodiments described above, and various modifications and changes can be made within the scope of the present invention.
【0042】[0042]
【発明の効果】請求項1または11記載の本発明の特徴
によれば、エッチングガスの流路を、前記基板が保持さ
れている第1の電極板を避けるように設定することによ
り、前記第2の主面上にWFx の凝集により形成された
パーティクルが前記基板まで輸送されることがなくな
り、基板表面へのパーティクルの付着を最小化すること
ができる。その結果、信頼性の高いW配線パターンを有
する半導体装置を、枚葉処理により、安価に量産するこ
とが可能になる。また、プラズマエッチング装置中にお
いて基板に対向する第2の電極表面を、Wのハロゲン化
合物と反応して揮発性の生成物を生じるような材料で覆
うことにより、エッチングの結果Wのハロゲン化合物が
生成物として発生しても、かかる生成物は前記第2の電
極表面を覆う材料と反応して揮発性生成物に変化するた
め、前記第2の電極表面へのパーティクルの蓄積は実質
的に生じない。According to the features of the present invention as set forth in claim 1 or 11, the flow path of the etching gas is set so as to avoid the first electrode plate holding the substrate, The particles formed by the agglomeration of WFx on the second main surface are not transported to the substrate, and the adhesion of the particles to the substrate surface can be minimized. As a result, semiconductor devices having a highly reliable W wiring pattern can be mass-produced at low cost by single-wafer processing. Further, by covering the surface of the second electrode facing the substrate in the plasma etching apparatus with a material that reacts with the halogen compound of W to generate a volatile product, the halogen compound of W is generated as a result of etching. Even if generated as a substance, such a product reacts with the material covering the surface of the second electrode and changes into a volatile product, so that the accumulation of particles on the surface of the second electrode does not substantially occur. .
【0043】特に請求項2、8または9記載の本発明の
特徴によれば、従来使用されているプラズマエッチング
装置において、第2の電極板から処理室に導入されるエ
ッチングガスの流れを偏向させる構造物を前記第2の電
極板上に設けるだけでよく、特殊な構造のプラズマエッ
チング装置を使用したり、あるいは作製する必要がな
い。In particular, according to the features of the present invention as set forth in claim 2, 8 or 9, in the conventionally used plasma etching apparatus, the flow of the etching gas introduced from the second electrode plate into the processing chamber is deflected. It is only necessary to provide the structure on the second electrode plate, and it is not necessary to use or manufacture a plasma etching apparatus having a special structure.
【0044】請求項3または10記載の本発明の特徴に
よれば、所望のエッチングガスの流路の偏向を、前記第
2の電極板表面に特別な構造物を設けることなく実現で
きるため、反応性イオンエッチングを実行するに当って
第1の電極と第2の電極との間に安定なプラズマを形成
することができる。請求項4から6記載の本発明の特徴
によれば、エッチングガスをNF3 を含むガスとするこ
とにより、Wのエッチングにより反応性のWFxが形成
され、対向電極上に堆積したパーティクルが直ちにリフ
トオフされる。According to the features of the present invention described in claim 3 or 10, the desired flow path of the etching gas can be deflected without providing a special structure on the surface of the second electrode plate. A stable plasma can be formed between the first electrode and the second electrode when performing the ion etching. According to the features of the present invention described in claims 4 to 6, by using an etching gas containing NF 3 , reactive WFx is formed by the etching of W, and particles deposited on the counter electrode are immediately lifted off. To be done.
【0045】請求項7または12記載の本発明の特徴に
よれば、前記第2の電極表面を、SiO2 ,SiC,
C,Si,SiNおよび、これらの混合物よりなる群よ
り選択される材料で覆うことにより、前記第2の電極表
面へのパーティクルの蓄積を実質的に除去できる。According to a seventh aspect of the present invention, the surface of the second electrode is formed of SiO 2 , SiC,
By covering with a material selected from the group consisting of C, Si, SiN, and a mixture thereof, accumulation of particles on the surface of the second electrode can be substantially removed.
【図1】(A)〜(D)は、本発明による、反応性イオ
ンエッチングの機構を説明する図である。FIG. 1A to FIG. 1D are views for explaining the mechanism of reactive ion etching according to the present invention.
【図2】本発明の第1実施例によるプラズマエッチング
装置の構成を示す図である。FIG. 2 is a diagram showing a configuration of a plasma etching apparatus according to a first embodiment of the present invention.
【図3】図2の装置の要部を説明する図である。FIG. 3 is a diagram illustrating a main part of the apparatus of FIG.
【図4】図2の装置を使った枚葉式処理における、基板
上でのパーティクル発生数を示す図である。4 is a diagram showing the number of particles generated on a substrate in a single-wafer processing using the apparatus of FIG.
【図5】図2の装置を使った枚葉式処理における、基板
上での相対歩留りを示す図である。5 is a diagram showing a relative yield on a substrate in a single wafer processing using the apparatus of FIG.
【図6】本発明の第2実施例によるプラズマエッチング
装置の構成を示す図である。FIG. 6 is a diagram showing a configuration of a plasma etching apparatus according to a second embodiment of the present invention.
【図7】従来のプラズマエッチング装置の構成を示す図
である。FIG. 7 is a diagram showing a configuration of a conventional plasma etching apparatus.
【図8】(A)〜(D)は図7のエッチング装置中にお
けるW層のパターニングを説明する図である。8A to 8D are diagrams illustrating patterning of a W layer in the etching apparatus of FIG.
【図9】図7のプラズマエッチング装置において枚葉式
処理を行なった場合の基板上におけるパーティクルの発
生を示す図である。9 is a diagram showing generation of particles on a substrate when a single wafer processing is performed in the plasma etching apparatus of FIG.
【図10】(A)〜(C)はパーティクルによる、半導
体装置の欠陥の形成機構を説明する図である。10A to 10C are diagrams illustrating a defect formation mechanism of a semiconductor device due to particles.
【図11】図7のプラズマエッチング装置において枚葉
式処理を行なった場合の半導体装置の相対歩留りの低下
を示す図である。11 is a diagram showing a decrease in relative yield of semiconductor devices when a single wafer processing is performed in the plasma etching apparatus of FIG.
【図12】図7のプラズマエッチング装置において、基
板上に検出されるAl原子密度を測定した結果を示す図
である。12 is a diagram showing a result of measuring Al atom density detected on a substrate in the plasma etching apparatus of FIG.
【図13】(A)〜(D)は、本発明の発明者が提案す
る、プラズマエッチング装置中におけるWの反応性イオ
ンエッチングに伴うパーティクル発生の機構を説明する
図である。13 (A) to 13 (D) are views for explaining a mechanism of particle generation accompanying reactive ion etching of W in a plasma etching apparatus, which is proposed by the inventor of the present invention.
1 真空処理室 1a 排気口 2 上部電極 2a 静電チャック 2b 石英カバー 3 下部電極 3a 配管 3b シャワーノズル 3c 開口部 3d エッチングガス通路 3e,3h ガス出口 3f 石英カバー 3g 偏向板 3g1 〜3g3 支柱 4 基板 5 プラズマエッチング装置本体 6 絶縁部 7 高周波電源 8 石英ライナー 41 TiNバリア層 42 W層 43 反射防止膜 44 レジストパターン 50 パーティクル1 Vacuum Processing Chamber 1a Exhaust Port 2 Upper Electrode 2a Electrostatic Chuck 2b Quartz Cover 3 Lower Electrode 3a Piping 3b Shower Nozzle 3c Opening 3d Etching Gas Passage 3e, 3h Gas Outlet 3f Quartz Cover 3g Deflection Plate 3g 1 to 3g 3 Strut 4 Substrate 5 Plasma etching apparatus body 6 Insulation part 7 High frequency power supply 8 Quartz liner 41 TiN barrier layer 42 W layer 43 Antireflection film 44 Resist pattern 50 Particles
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松永 大輔 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Daisuke Matsunaga 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Fujitsu Limited
Claims (12)
記基板を保持するように構成された第1の電極板と、前
記反応室中に、前記電極板に対向するように設けられた
第2の電極板とを備えたプラズマエッチング装置におい
て、表面にW層を被着した基板を反応性イオンエッチン
グによりパターニングする工程を含む半導体装置の製造
方法において:前記第1の電極板上に、表面にW層を被
着した基板を保持する工程と;前記処理室中にエッチン
グガスを導入し、前記第1および第2の電極板の間にお
いてプラズマを形成し、前記W層の反応性イオンエッチ
ングを実行する工程とよりなり、 前記反応性イオンエッチング工程に先立って、前記第2
の電極板の表面を、前記処理室中における反応性イオン
エッチングの結果生じるWのハロゲン化合物と反応し
て、揮発性生成物を形成する材料で覆う工程を含み、 前記反応性イオンエッチング工程は、前記処理室中にお
いて、前記エッチングガスの流れを、前記第2の電極板
から前記第1の電極板に向かう第1の方向から、前記第
1の電極板を避ける別の方向に設定する工程を含むこと
を特徴とする半導体装置の製造方法。1. A processing chamber, a first electrode plate provided in the processing chamber and configured to hold the substrate, and provided in the reaction chamber so as to face the electrode plate. A plasma etching apparatus including a second electrode plate, and a step of patterning a substrate having a W layer deposited on its surface by reactive ion etching. A step of holding a substrate having a W layer deposited on the surface thereof; introducing an etching gas into the processing chamber to form plasma between the first and second electrode plates, and reactive ion etching of the W layer. Prior to the reactive ion etching step, the second step is performed.
The step of covering the surface of the electrode plate with a material that forms a volatile product by reacting with a halogen compound of W generated as a result of the reactive ion etching in the processing chamber, wherein the reactive ion etching step comprises: A step of setting the flow of the etching gas in the processing chamber from a first direction from the second electrode plate toward the first electrode plate to another direction avoiding the first electrode plate; A method of manufacturing a semiconductor device, comprising:
程は、前記エッチングガスを、前記第2の電極板中に形
成された導入口から前記処理室中に導入する工程と、前
記処理室中に導入された前記エッチングガスを、前記第
1の方向に流す工程と、前記第1の方向に流れている前
記エッチングガスの流れを、別の方向に偏向させる工程
とを含むことを特徴とする請求項1記載の半導体装置の
製造方法。2. The step of setting the flow of the etching gas, the step of introducing the etching gas into the processing chamber from an inlet formed in the second electrode plate, and the step of introducing the etching gas into the processing chamber. The method includes the steps of flowing the introduced etching gas in the first direction and deflecting the flow of the etching gas flowing in the first direction in another direction. Item 2. A method of manufacturing a semiconductor device according to item 1.
程は、前記エッチングガスを、前記処理室中において、
前記第2の電極板を画成する一対の主面のうち、前記第
1の電極板に面する第1の主面とは反対側の第2の主面
の側に位置する導入口から前記処理室に導入し、前記第
2の主面に沿って流す工程を特徴とする請求項1記載の
半導体装置の製造方法。3. The step of setting the flow of the etching gas, the etching gas in the processing chamber,
Of the pair of main surfaces defining the second electrode plate, the introduction port is located on the side of the second main surface opposite to the first main surface facing the first electrode plate. 2. The method of manufacturing a semiconductor device according to claim 1, further comprising the step of introducing it into a processing chamber and flowing it along the second main surface.
F3 をエッチングガスとして使い、実行することを特徴
とする請求項1記載の半導体装置の製造方法。4. The reactive ion etching step comprises N
2. The method for manufacturing a semiconductor device according to claim 1, wherein F 3 is used as an etching gas and the etching is performed.
F3 とArの混合ガスをエッチングガスとして使い、実
行することを特徴とする請求項1記載の半導体装置の製
造方法。5. The reactive ion etching step comprises N
2. The method of manufacturing a semiconductor device according to claim 1, wherein a mixed gas of F 3 and Ar is used as an etching gas and the etching is performed.
00°Cから500°Cの範囲の温度で実行されること
を特徴とする請求項1又は4又は5記載の半導体装置の
製造方法。6. The reactive ion etching process comprises 4 steps.
The method for manufacturing a semiconductor device according to claim 1, wherein the method is performed at a temperature in the range of 00 ° C to 500 ° C.
って、前記第2の電極板の表面を、SiO2 ,C,S
i,SiNおよび、これらの混合物よりなる群より選択
される材料で覆う工程を含むことを特徴とする請求項1
記載の半導体装置の製造方法。7. Prior to the reactive ion etching step, the surface of the second electrode plate is covered with SiO 2 , C, S.
A step of coating with a material selected from the group consisting of i, SiN, and mixtures thereof.
The manufacturing method of the semiconductor device described in the above.
板を保持する第1の電極板と;前記処理室中に前記第1
の電極板に対向するように設けられ、エッチングガスを
前記処理室に導入する導入口を形成された第2の電極板
と;前記第2の電極板に接続され、前記導入口と連通し
たエッチングガスの通路を内部に形成され、前記通路中
のエッチングガスを前記導入口を介して前記処理室中に
導入する配管とよりなるプラズマエッチング装置におい
て、 前記第2の電極板の、前記第1の電極に面する主面上に
は、前記導入口から導入され、前記処理室中を前記第2
の電極に向かって流れるエッチングガスの流路を変更す
る流路偏向構造を形成したことを特徴とするプラズマエ
ッチング装置。8. A processing chamber; a first electrode plate provided in the processing chamber for holding a substrate; and a first electrode plate in the processing chamber.
A second electrode plate that is provided so as to face the electrode plate and that has an introduction port for introducing an etching gas into the processing chamber; etching that is connected to the second electrode plate and communicates with the introduction port. A plasma etching apparatus comprising a pipe having a gas passage formed therein and introducing the etching gas in the passage into the processing chamber through the introduction port, wherein the first electrode of the second electrode plate is provided. On the main surface facing the electrode, it is introduced from the introduction port, and the second inside of the processing chamber is introduced.
A plasma etching apparatus having a flow path deflecting structure for changing a flow path of etching gas flowing toward the electrode.
の前記導入口を塞ぐような位置に、前記第2の基板主面
から離間して形成された板よりなることを特徴とする請
求項8記載のプラズマエッチング装置。9. The flow path deflecting structure comprises a plate formed at a position on the second substrate that closes the introduction port and spaced from the main surface of the second substrate. The plasma etching apparatus according to claim 8.
基板を保持する第1の電極板と;前記処理室中に前記第
1の電極板に対向するように設けられた第2の電極板
と;前記第2の電極板に接続され、エッチングガスの通
路を内部に形成され、前記処理室にエッチングガスを供
給する配管とよりなるプラズマエッチング装置におい
て、 前記配管には、前記第2の電極板に対して前記第1の電
極板と反対の側に、前記エッチングガスを前記処理室に
導入する導入口が、前記エッチングガスの通路に連通し
て形成されていることを特徴とするプラズマエッチング
装置。10. A processing chamber; provided in the processing chamber,
A first electrode plate for holding the substrate; a second electrode plate provided in the processing chamber so as to face the first electrode plate; and a second electrode plate connected to the second electrode plate for etching gas. A plasma etching apparatus comprising a pipe having a passage formed therein and supplying an etching gas to the processing chamber, wherein the pipe is provided on a side opposite to the first electrode plate with respect to the second electrode plate. A plasma etching apparatus, wherein an introduction port for introducing the etching gas into the processing chamber is formed in communication with a passage of the etching gas.
板に面する主面は、前記処理室中における反応性イオン
エッチングの結果生じるWのハロゲン化合物と反応して
揮発性生成物を形成するような材料で覆われていること
を特徴とする請求項8または10記載のプラズマエッチ
ング装置。11. The main surface of the second electrode plate facing the first electrode plate reacts with a halogen compound of W generated as a result of reactive ion etching in the processing chamber to generate a volatile product. The plasma etching apparatus according to claim 8 or 10, wherein the plasma etching apparatus is covered with a material that forms a film.
板に面する主面は、SiO2 ,SiC,C,Si,Si
Nおよび、これらの混合物よりなる群より選択される材
料で覆われていることを特徴とする請求項8または10
記載のプラズマエッチング装置。12. The main surface of the second electrode plate facing the first electrode plate is made of SiO 2 , SiC, C, Si, Si.
11. Covered with a material selected from the group consisting of N and mixtures thereof.
The plasma etching apparatus described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24941894A JPH08115903A (en) | 1994-10-14 | 1994-10-14 | Method for manufacturing semiconductor device and plasma etching apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24941894A JPH08115903A (en) | 1994-10-14 | 1994-10-14 | Method for manufacturing semiconductor device and plasma etching apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08115903A true JPH08115903A (en) | 1996-05-07 |
Family
ID=17192685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24941894A Withdrawn JPH08115903A (en) | 1994-10-14 | 1994-10-14 | Method for manufacturing semiconductor device and plasma etching apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08115903A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6306770B1 (en) | 1998-03-20 | 2001-10-23 | Nec Corporation | Method and apparatus for plasma etching |
| JP2002510858A (en) * | 1998-03-31 | 2002-04-09 | ラム リサーチ コーポレーション | Contamination control method and plasma processing chamber |
| KR100368200B1 (en) * | 1999-07-27 | 2003-01-24 | 마츠시다 덴코 가부시키가이샤 | Electrode for plasma generation, plasma treatment apparatus using the electrode, and plasma treatment with the apparatus |
| KR101443843B1 (en) * | 2013-06-20 | 2014-09-24 | 주식회사 무진 | Vertical type plasma treatment apparatus |
-
1994
- 1994-10-14 JP JP24941894A patent/JPH08115903A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6306770B1 (en) | 1998-03-20 | 2001-10-23 | Nec Corporation | Method and apparatus for plasma etching |
| JP2002510858A (en) * | 1998-03-31 | 2002-04-09 | ラム リサーチ コーポレーション | Contamination control method and plasma processing chamber |
| KR100368200B1 (en) * | 1999-07-27 | 2003-01-24 | 마츠시다 덴코 가부시키가이샤 | Electrode for plasma generation, plasma treatment apparatus using the electrode, and plasma treatment with the apparatus |
| KR101443843B1 (en) * | 2013-06-20 | 2014-09-24 | 주식회사 무진 | Vertical type plasma treatment apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9659791B2 (en) | Metal removal with reduced surface roughness | |
| CN101312126B (en) | Method of forming amorphous carbon film and method of manufacturing semiconductor device using same | |
| CN1814857B (en) | Method for sputtering a protective coating on a semiconductor substrate | |
| US5980768A (en) | Methods and apparatus for removing photoresist mask defects in a plasma reactor | |
| JPH0642480B2 (en) | Method for treating the backside of a semiconductor wafer | |
| JPH0697660B2 (en) | Thin film formation method | |
| JPH0922896A (en) | Selective metal film formation method | |
| JP2002520872A (en) | Doping independent self-cleaning etching process for polysilicon | |
| US20110201206A1 (en) | Method for forming amorphous carbon nitride film, amorphous carbon nitride film, multilayer resist film, method for manufacturing semiconductor device, and storage medium in which control program is stored | |
| JPH0622222B2 (en) | Light processing equipment | |
| JP3400918B2 (en) | Method for manufacturing semiconductor device | |
| US6573181B1 (en) | Method of forming contact structures using nitrogen trifluoride preclean etch process and a titanium chemical vapor deposition step | |
| US20050009356A1 (en) | Method of manufacturing semiconductor device and method of cleaning plasma etching apparatus used therefor | |
| JPH08115903A (en) | Method for manufacturing semiconductor device and plasma etching apparatus | |
| JP4464631B2 (en) | Manufacturing method of semiconductor device | |
| JPH0590225A (en) | Manufacture of semiconductor device | |
| JP3892744B2 (en) | Manufacturing method of semiconductor device | |
| JP2003068705A (en) | Method for manufacturing semiconductor device | |
| JP4032487B2 (en) | Chemical vapor deposition method of metal nitride film and method of manufacturing electronic device using the same | |
| JP4308018B2 (en) | Etching method | |
| JPH1012734A (en) | Method for manufacturing semiconductor device | |
| TWI909258B (en) | A wafer processing method and an integrated etching-deposition apparatus for wafer processing. | |
| JPH05109702A (en) | Method for manufacturing semiconductor device | |
| US20250130500A1 (en) | Methods for forming euv resist underlayer | |
| JP2002252213A (en) | Plasma etching method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |