JPH08107119A - Manufacture of microscopic t-type gate electrode - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ゲート電極の製造方法
に関し、特に微細Ｔ型ゲート電極の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a gate electrode, and more particularly to a method for manufacturing a fine T-shaped gate electrode.
【０００２】[0002]
【従来の技術】図２の（ａ）〜（ｄ）は、従来の微細Ｔ
型ゲート電極の製造方法の一実施例を工程順に示した電
極形成部分の模式断面図であって、（ａ）は、半導体基
板２１上のチャネル層２２上に第１の絶縁膜２３を堆積
し、エッチングにより開口部２４が形成された状態、
（ｂ）は、第２の絶縁膜２５を堆積させた状態、（ｃ）
は、エッチングして開口部２４に内側壁２５1 が形成さ
れた状態、（ｄ）は、開口部２４を電極金属２６で埋め
込み不要部分を除去してＴ型ゲート電極が形成された状
態を示し、図３の（ａ）〜（ｃ）は、従来の微細Ｔ型ゲ
ート電極の製造方法の第２の実施例を工程順に示した電
極形成部分の模式断面図であって、（ａ）は、半導体基
板２１上のチャネル層２２に第１のフォトレジスト２７
を塗布し、電子線露光によりゲート電極パターンを形成
した状態、（ｂ）は、第２のフォトレジスト２８を塗布
し、幅の広いパターンを形成した状態、（ｃ）は、ゲー
ト電極パターンを金属電極２６で埋め込み、電極金属の
不要部分およびフォトレジストを除去して微細Ｔ型ゲー
ト電極が形成された状態を示す。2. Description of the Related Art FIGS. 2A to 2D show a conventional fine T
FIG. 3A is a schematic cross-sectional view of an electrode formation portion showing an example of a method of manufacturing a gate electrode in the order of steps, in which FIG. , A state in which the opening 24 is formed by etching,
(B) is a state in which the second insulating film 25 is deposited, (c)
Shows a state in which the inner wall 25 1 is formed in the opening 24 by etching, and (d) shows a state in which the unnecessary portion is buried in the opening 24 with the electrode metal 26 and the T-shaped gate electrode is formed. 3A to 3C are schematic cross-sectional views of an electrode formation portion showing a second embodiment of a conventional method for manufacturing a fine T-type gate electrode in the order of steps, and FIG. A first photoresist 27 is formed on the channel layer 22 on the semiconductor substrate 21.
Is applied and a gate electrode pattern is formed by electron beam exposure, (b) is a state in which a second photoresist 28 is applied and a wide pattern is formed, and (c) is a gate electrode pattern made of metal. A state where a fine T-shaped gate electrode is formed by burying with an electrode 26 and removing an unnecessary portion of the electrode metal and the photoresist is shown.
【０００３】ガリウム砒素（ＧａＡｓ）を用いた金属・
半導体型電解効果トランジスタ（ＭＥＳＦＥＴ）やヘテ
ロ接合電解効果トランジスタ（ＨＪＦＥＴ）において、
動作の高速化の要求に答える手段として、ゲート長を短
縮してチャネルにおけるキャリアの走行時間を短縮する
技術が盛んに開発されている。しかし、ゲート電極断面
積が縮小されると、電気抵抗の増大やゲート電極の電流
密度増大によるエレクトロマイグレーションの増大など
の問題が生じる。そのため、チャネル層と接する部分の
みを微細化し、その上部に電気抵抗低減のための大きな
翼を有する構造の、Ｔ型ゲート電極が開発されている。
Ｔ型ゲート電極は、その断面形状によってＹ型あるいは
マッシュルーム型などと呼ばれることもある。Metal using gallium arsenide (GaAs)
In semiconductor type field effect transistor (MESFET) and heterojunction field effect transistor (HJFET),
As a means for responding to the demand for high-speed operation, technologies for shortening the gate length and shortening the carrier transit time in the channel have been actively developed. However, when the cross-sectional area of the gate electrode is reduced, problems such as an increase in electric resistance and an increase in electromigration due to an increase in current density of the gate electrode occur. Therefore, a T-type gate electrode having a structure in which only a portion in contact with the channel layer is miniaturized and a large blade is provided above the portion to reduce electric resistance has been developed.
The T-type gate electrode may be called Y-type or mushroom-type depending on its cross-sectional shape.
【０００４】そのようなＴ型ゲート電極の製造方法につ
いて、例えば中尾らによって公開特許公報の昭６３−２
７３３６３に示されているように、内側壁形成によりゲ
ート長を短縮する方法が開発されている。この方法によ
るＴ型ゲートの製造工程を、図２（ａ）〜（ｄ）の工程
順に示したＴ型ゲート電極の模式断面図において説明す
る。まず、図２（ａ）に示されるように、半導体基板２
１上に形成されたチャネル層２２上に第１の絶縁膜２３
を堆積する。この第１の絶縁膜２３のゲート電極形成部
を選択的にエッチングし、開口部２４を形成する。次に
図２（ｂ）に示されるように、第２の絶縁膜２５を、開
口部２４が覆われるように第１の絶縁膜２３上に堆積す
る。次に図２（ｃ）に示されるように、第２の絶縁膜２
５を異方性ドライエッチング法によりエッチングして開
口部２４に内側壁２５1 を形成する。最後に図２（ｄ）
に示されるように、この開口部２４を電極金属２６で埋
め込み、不要部分を選択的に除去することにより、ゲー
ト長約０．５μｍのＴ型ゲート電極が形成される。A method of manufacturing such a T-type gate electrode is disclosed in, for example, Japanese Patent Laid-Open No. Sho 63-2 by Nakao et al.
As shown in 73363, a method of reducing the gate length by forming an inner wall has been developed. The manufacturing process of the T-type gate by this method will be described with reference to the schematic cross-sectional views of the T-type gate electrode shown in the process order of FIGS. First, as shown in FIG. 2A, the semiconductor substrate 2
On the channel layer 22 formed on the first insulating film 23.
Is deposited. The gate electrode formation portion of the first insulating film 23 is selectively etched to form the opening 24. Next, as shown in FIG. 2B, the second insulating film 25 is deposited on the first insulating film 23 so as to cover the opening 24. Next, as shown in FIG. 2C, the second insulating film 2
5 is etched by anisotropic dry etching to form an inner side wall 25 1 in the opening 24. Finally, Fig. 2 (d)
As shown in FIG. 5, the opening 24 is filled with the electrode metal 26 and the unnecessary portion is selectively removed to form a T-type gate electrode having a gate length of about 0.5 μm.
【０００５】また、別のＴ型ゲート電極の製造方法につ
いて、例えば池田らによって公開特許公報の平４−２９
８０４８に示されるように、電子線露光を用いた二層レ
ジスト法が開発されている。この方法によるＴ型ゲート
の製造工程を、図３（ａ）〜（ｃ）の工程順に示したＴ
型ゲート電極の模式断面図において説明する。まず、図
３（ａ）に示されるように、半導体基板２１上に形成さ
れたチャネル層２２上に第１のフォトレジスト２７とし
て電子線露光用フォトレジストを塗布し、電子線露光に
よりゲート電極パタンを形成する。次に図３（ｂ）に示
されるように、第１のフォトレジスト２７上に第２のフ
ォトレジスト２８として例えば光学露光用フォトレジス
トを塗布し、第１のフォトレジスト２７のパタン上に、
より幅の広いパタンを形成する。次に図３（ｃ）に示さ
れるように、このゲート電極パタンを電極金属２６で埋
め込み、金属電極の不要な部分およびフォトレジストを
除去することにより、ゲート長約０．２μｍの微細Ｔ型
ゲート電極が形成される。Another method of manufacturing a T-type gate electrode is disclosed in, for example, Ikeda et al.
As shown in 8048, a two-layer resist method using electron beam exposure has been developed. The manufacturing process of the T-shaped gate by this method is shown in the order of the processes of FIGS.
This will be described with reference to the schematic cross-sectional view of the mold gate electrode. First, as shown in FIG. 3A, an electron beam exposure photoresist is applied as the first photoresist 27 on the channel layer 22 formed on the semiconductor substrate 21, and the gate electrode pattern is applied by electron beam exposure. To form. Next, as shown in FIG. 3B, for example, a photoresist for optical exposure is applied as the second photoresist 28 on the first photoresist 27, and the pattern of the first photoresist 27 is
Form a wider pattern. Next, as shown in FIG. 3C, this gate electrode pattern is filled with an electrode metal 26, and unnecessary portions of the metal electrode and the photoresist are removed to obtain a fine T-shaped gate having a gate length of about 0.2 μm. Electrodes are formed.
【０００６】[0006]
【発明が解決しようとする課題】図２に示されるような
従来の製造方法では、ゲート長０．５μｍ以下の微細Ｔ
型ゲートの形成は困難であった。つまり、微細Ｔ型ゲー
ト電極のためには、第１の絶縁膜の開口幅を縮小する必
要があるが、そのためにはエキシマレーザー露光などの
高度な露光技術を用いる必要があった。さらには、第１
の絶縁膜が開口できても、第２の絶縁膜が十分に埋め込
めないため、内側壁が形成できないという問題が生じ
た。したがって、この方法では、ゲート長０．５μｍ以
下の微細Ｔ型ゲートの形成は困難であった。According to the conventional manufacturing method as shown in FIG. 2, a fine T having a gate length of 0.5 μm or less is used.
Forming the mold gate was difficult. That is, for the fine T-type gate electrode, it is necessary to reduce the opening width of the first insulating film, but for that purpose, it is necessary to use an advanced exposure technique such as excimer laser exposure. Furthermore, the first
Even if the insulating film of No. 2 could be opened, the second insulating film could not be sufficiently filled, so that the inner wall could not be formed. Therefore, with this method, it was difficult to form a fine T-type gate having a gate length of 0.5 μm or less.
【０００７】また、図３に示されるように従来の製造方
法では、０．２μｍの微細Ｔ型ゲート電極の形成が可能
であるが、電子線露光装置を用いているため、コストの
増大やスループットの定価などの問題が生じた。Further, as shown in FIG. 3, in the conventional manufacturing method, it is possible to form a fine T-shaped gate electrode of 0.2 μm, but since the electron beam exposure apparatus is used, the cost is increased and the throughput is increased. There was a problem with the fixed price.
【０００８】そこで、本発明の目的は、電子線露光装置
を用いることなく、ゲート長０．５μｍ以下の微細Ｔ型
ゲート電極を製造する方法を提供するものである。Therefore, an object of the present invention is to provide a method of manufacturing a fine T-type gate electrode having a gate length of 0.5 μm or less without using an electron beam exposure apparatus.
【０００９】[0009]
【課題を解決するための手段】本発明の微細Ｔ型ゲート
電極の製造方法は、半導体基板上に第１の絶縁膜を堆積
する工程と、第１の絶縁膜を開口する工程と、第２の絶
縁膜を第１の絶縁膜の開口部内にオーバーハング形状あ
るいは空洞を有する形状に堆積する工程と、第２の絶縁
膜をエッチングして開口部に内側壁を形成する工程と、
開口部を金属で埋め込む工程とを含むことを特徴として
いる。なお、第２の絶縁膜の厚さを変えることにより、
スリット状の開口部の幅を変え、それにより、ゲート長
を制御することも本発明の製造方法の一態様である。A method of manufacturing a fine T-type gate electrode according to the present invention comprises a step of depositing a first insulating film on a semiconductor substrate, a step of opening the first insulating film, and a second step. A step of depositing the insulating film of 1 above in a shape having an overhang shape or a cavity in the opening of the first insulating film, and a step of etching the second insulating film to form an inner side wall in the opening,
And a step of filling the opening with metal. By changing the thickness of the second insulating film,
It is also an aspect of the manufacturing method of the present invention to control the gate length by changing the width of the slit-shaped opening.
【００１０】[0010]
【作用】本発明の方法において、二酸化シリコン（Ｓｉ
Ｏ2 ）などの第２の絶縁膜を第１の絶縁膜の開口部内に
オーバーハング形状あるいは空洞を有する形状に厚く堆
積する。このような形状は、ジシラン（Ｓｉ2 Ｈ6 ）と
酸素（Ｏ2 ）を用いた通常の化学的相成長（ＣＶＤ）法
やプラズマＣＶＤ法によって容易に形成される。オーバ
ーハング形状に堆積した場合、オーバーハング部分の開
口部の幅は、体積時間の制御により容易に０．１μｍ程
度にできる。次に、異方性の強いドライエッチング法に
より、第２の絶縁膜をエッチングする。この時、オーバ
ーハング部分がマスクとなって、開口部の中心に約０．
２μｍ程度の微細開口部が形成できる。この部分に金属
をコリメートスパッタ法などにより埋め込むことによ
り、ゲート長約０．２μｍの微細Ｔ型ゲート電極が形成
できる。In the method of the present invention, silicon dioxide (Si
A second insulating film such as O 2 ) is thickly deposited in the opening of the first insulating film in an overhang shape or a shape having a cavity. Such a shape is easily formed by a normal chemical phase growth (CVD) method using disilane (Si 2 H 6 ) and oxygen (O 2 ) or a plasma CVD method. When deposited in an overhang shape, the width of the opening in the overhang portion can be easily set to about 0.1 μm by controlling the volume time. Next, the second insulating film is etched by a dry etching method having strong anisotropy. At this time, the overhanging portion serves as a mask, and about 0.
A fine opening of about 2 μm can be formed. A fine T-shaped gate electrode having a gate length of about 0.2 μm can be formed by embedding a metal in this portion by a collimating sputtering method or the like.
【００１１】第２の絶縁膜を第１の絶縁膜の開口部上に
空洞が形成されるまで厚く堆積した場合にも、同様の作
用が得られる。第２の絶縁膜を空洞の上部が開口するま
でエッチングすると、オーバーハング形状が得られ、さ
らにエッチングすることにより、上記と同様に０．２μ
ｍ程度の微細開口部が形成できる。この部分に金属を埋
め込むことにより、ゲート長約０．２μｍの微細Ｔ型ゲ
ートが形成できる。The same effect can be obtained when the second insulating film is thickly deposited on the opening of the first insulating film until a cavity is formed. When the second insulating film is etched until the upper part of the cavity is opened, an overhang shape is obtained. By further etching, 0.2 μ
A fine opening of about m can be formed. By embedding a metal in this portion, a fine T-shaped gate having a gate length of about 0.2 μm can be formed.
【００１２】[0012]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００１３】図１の（ａ）〜（ｌ）は、本発明の微細Ｔ
型ゲート電極の製造方法の一実施例を工程順に示したヘ
テロ接合電解効果トランジスタの模式断面図であって、
（ａ）は、半絶縁性ＧａＡｓ基板１上にノンドープＧａ
Ａｓチャネル層２、ｎ型ＡｌＧａＡｓ電子供給層３、ｎ
型高濃度ドープＧａＡｓキャップ層４を形成し、第１の
絶縁膜５を堆積し、開口部６を形成した状態、（ｂ）
は、第２の絶縁膜７を堆積し、開口部６の中心に空洞８
が形成された状態、（ｃ）は、第２の絶縁膜７をエッチ
ングして開口部６の底部にキャップ層４を露出させた状
態、（ｄ）は、キャップ層４を選択的にエッチングし、
リセス構造を形成した状態、（ｅ）は、ＷＳｉ膜１０を
全面および電子供給層３上に積層させ、空洞８1 が形成
された状態、（ｆ）は、余分なＷＳｉ膜１０を除去した
状態、（ｇ）は、第２の絶縁膜を異方性の小さい条件で
エッチングし開口部の内側壁を拡げた状態、（ｈ）は、
Ｔｉ層１１、Ａｕ層１２を堆積させ、表面にフォトレジ
スト１３を塗布した状態、（ｉ）は、フォトレジスト１
３、Ａｕ層１２、Ｔｉ層１１をエッチングし、開口部の
みにＴｉ層１１、Ａｕ層１２を残した状態、（ｊ）は、
無電解金めっき膜１４を堆積し、ゲート電極の翼部分が
形成された状態、（ｋ）は、第１の絶縁膜５をエッチン
グ除去し、ｎ型高濃度ドープＧａＡｓキャップ層４を露
出させた状態、（ｌ）は、ＡｕＧｅＮｉ膜１５を堆積
し、これをアニールして、ソース電極およびドレイン電
極をキャップ層４上に形成した状態を示す。1A to 1L show the fine T of the present invention.
FIG. 4 is a schematic cross-sectional view of a heterojunction field effect transistor showing an example of a method for manufacturing a gate electrode in the order of steps,
(A) is non-doped Ga on the semi-insulating GaAs substrate 1.
As channel layer 2, n-type AlGaAs electron supply layer 3, n
Type heavily doped GaAs cap layer 4 is formed, first insulating film 5 is deposited, and opening 6 is formed, (b)
Deposits the second insulating film 7 and forms a cavity 8 in the center of the opening 6.
Is formed, (c) is a state in which the second insulating film 7 is etched to expose the cap layer 4 at the bottom of the opening 6, and (d) is a state in which the cap layer 4 is selectively etched. ,
A state in which a recess structure is formed, (e) is a state in which the WSi film 10 is stacked on the entire surface and the electron supply layer 3, and a cavity 8 1 is formed, and (f) is a state in which the excess WSi film 10 is removed. , (G) shows a state in which the second insulating film is etched under a condition of small anisotropy and the inner wall of the opening is expanded, and (h) shows
A state in which a Ti layer 11 and an Au layer 12 are deposited and a photoresist 13 is applied to the surface, (i) shows the photoresist 1
3, the Au layer 12 and the Ti layer 11 are etched to leave the Ti layer 11 and the Au layer 12 only in the opening, (j) is
In the state where the electroless gold plating film 14 is deposited and the blade portion of the gate electrode is formed, (k) shows that the first insulating film 5 is removed by etching to expose the n-type heavily doped GaAs cap layer 4. The state (1) shows a state in which the AuGeNi film 15 is deposited and annealed to form the source electrode and the drain electrode on the cap layer 4.
【００１４】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板１上に分子線エピタキシー（ＭＢＥ）法な
どによりノンドープＧａＡｓチャネル層２、ｎ型アルミ
ニウムガリウム砒素（ＡｌＧａＡｓ）電子供給層３、ｎ
型高濃度ドープＧａＡｓキャップ層４を形成する。次に
第１の絶縁膜５としてＳｉＯ2 を、Ｓｉ2 Ｈ6 とＯ2を
用いたＣＶＤ法により約５０００オングストローム堆積
する。次に第１の絶縁膜５を、光学露光によるリソグラ
フィ法と四フッ化炭素（ＣＦ4 ）などを用いた反応性イ
オンエッチング（ＲＩＥ）法などにより加工することに
より、開口部６を作成する。開口部６の幅は例えば０．
８μｍとする。First, as shown in FIG. 1A, a non-doped GaAs channel layer 2 and an n-type aluminum gallium arsenide (AlGaAs) electron supply layer 3 are formed on a semi-insulating GaAs substrate 1 by a molecular beam epitaxy (MBE) method or the like. , N
A heavily doped GaAs cap layer 4 is formed. Next, SiO 2 is deposited as the first insulating film 5 by the CVD method using Si 2 H 6 and O 2 by about 5000 angstrom. Next, the opening 6 is formed by processing the first insulating film 5 by a lithography method by optical exposure and a reactive ion etching (RIE) method using carbon tetrafluoride (CF 4 ). The width of the opening 6 is, for example, 0.
8 μm.
【００１５】次に図１（ｂ）に示すように、第２の絶縁
膜７としてＳｉＯ2 をＳｉ2 Ｈ6 とＯ2 を用いたＣＶＤ
法により約４０００オングストローム堆積する。この工
程において、開口部６の中心には空洞８が形成される。Next, as shown in FIG. 1B, CVD using SiO 2 as Si 2 H 6 and O 2 as the second insulating film 7 is performed.
The method deposits about 4000 angstroms. In this step, the cavity 8 is formed at the center of the opening 6.
【００１６】次に図１（ｃ）に示すように、第２の絶縁
膜７をＣＦ6 などを用いた異方性の高いＲＩＥ法により
エッチングする。約１０００オングストロームエッチン
グすることにより、第２の絶縁膜７中の空洞８の上部が
開口して、幅約０．１μｍのスリット状になる。さら
に、約２０００オングストロームエッチングすることに
より、開口部６の底部に約０．２μｍ幅のｎ型高濃度ド
ープＧａＡｓキャップ層４を露出させることができる。Next, as shown in FIG. 1C, the second insulating film 7 is etched by a highly anisotropic RIE method using CF 6 or the like. By etching about 1000 angstroms, the upper portion of the cavity 8 in the second insulating film 7 is opened to form a slit shape having a width of about 0.1 μm. Further, the n-type heavily doped GaAs cap layer 4 having a width of about 0.2 μm can be exposed at the bottom of the opening 6 by etching about 2000 angstroms.
【００１７】次に図１（ｄ）に示すように、二塩化フッ
化炭素（ＣＣｌ2 Ｆ2 ）とヘリウム（Ｈｃ）を用いたＲ
ＩＥ法により、前述した開口部下のｎ型高濃度ドープＧ
ａＡｓキャップ層４を選択的にエッチングし、リセス構
造を形成する。Next, as shown in FIG. 1D, R using fluorocarbon dichloride (CCl 2 F 2 ) and helium (Hc) is used.
By the IE method, the n-type heavily doped G under the opening described above
The aAs cap layer 4 is selectively etched to form a recess structure.
【００１８】次に図１（ｅ）に示すように、スパッタ法
によりタングステンシリサイド（ＷＳｉ）膜１０を全面
に堆積する。このＷＳｉ膜１０は、ゲート電極の熱的安
定性および信頼性を向上させる役割をはたす。ＷＳｉ膜
１０は、第２の絶縁膜７の開口部を通して、ｎ型ＡｌＧ
ａＡｓ電子供給層３上にも堆積し、ゲート電極の脚部が
形成される。ゲート長は約０．２μｍである。この工程
において、コリメートスパッタ法などを用いると、開口
部底部でのＷＳｉ膜の被覆率が向上する。しかし、完全
に埋め込む必要は無く、空洞８1 が形成されるような埋
め込み形状で十分である。Next, as shown in FIG. 1E, a tungsten silicide (WSi) film 10 is deposited on the entire surface by a sputtering method. The WSi film 10 serves to improve the thermal stability and reliability of the gate electrode. The WSi film 10 passes through the opening of the second insulating film 7 to form an n-type AlG film.
It is also deposited on the aAs electron supply layer 3 to form the leg of the gate electrode. The gate length is about 0.2 μm. In this step, if a collimating sputtering method or the like is used, the coverage of the WSi film on the bottom of the opening is improved. However, it is not necessary to completely embed it, and an embedding shape in which the cavity 8 1 is formed is sufficient.
【００１９】次に図１（ｆ）に示すように、六フッ化シ
リコン（ＣＦ6 ）を用いたＲＩＥ法により余分なＷＳｉ
膜を除去する。Next, as shown in FIG. 1F, excess WSi is formed by the RIE method using silicon hexafluoride (CF 6 ).
Remove the membrane.
【００２０】次に図１（ｇ）に示すように、ＣＦ4 を用
いたＲＩＥ法により第２の絶縁膜７をエッチングし、第
２の絶縁膜７の開口部を広げた内側壁を形成する。ここ
で、ＲＩＥ法は異方性の小さい条件で行うのが望まし
い。この工程で、ＷＳｉのエッチングレートは小さいの
で、ゲート電極脚部のＷＳｉおよびその下の第２の絶縁
膜７はエッチングされない。Next, as shown in FIG. 1 (g), the second insulating film 7 is etched by the RIE method using CF 4 to form an inner side wall in which the opening of the second insulating film 7 is widened. . Here, it is desirable that the RIE method is performed under the condition that the anisotropy is small. In this step, since the etching rate of WSi is small, the WSi of the gate electrode leg portion and the second insulating film 7 thereunder are not etched.
【００２１】次に図１（ｈ）に示すように、チタン（Ｔ
ｉ）層１１（厚さ２００オングストローム）および金
（Ａｕ）層１２（厚さ１００オングストローム）を、ス
パッタ法あるいは電子ビーム蒸着法などにより堆積す
る。Ｔｉ層１１は、Ａｕ層１２と下地膜との密着性を向
上させる役割をはたす。次に表面が平坦になるようにフ
ォトレジスト１３を塗布する。Next, as shown in FIG. 1 (h), titanium (T
i) A layer 11 (thickness 200 angstrom) and a gold (Au) layer 12 (thickness 100 angstrom) are deposited by a sputtering method or an electron beam evaporation method. The Ti layer 11 plays a role of improving the adhesion between the Au layer 12 and the base film. Next, a photoresist 13 is applied so that the surface becomes flat.
【００２２】次に図１（ｉ）に示すように、フォトレジ
スト１３とＡｕ層１２とＴｉ層１１をＣＦ4 とＯ2 を用
いたＲＩＥ法によりエッチングし、開口部のみをＴｉ層
１１およびＡｕ層１２を残す。Next, as shown in FIG. 1I, the photoresist 13, the Au layer 12 and the Ti layer 11 are etched by the RIE method using CF 4 and O 2, and only the openings are exposed to the Ti layer 11 and Au. Leave layer 12 behind.
【００２３】次に図１（ｊ）に示すように、無電解金め
っき法により無電解金めっき膜１４を堆積し、ゲート電
極の翼部分を形成する。無電解金めっきは、例えば亜硫
酸金をヒドラジンで還元することによって、下地のＡｕ
層１２上にのみＡｕを選択的に堆積できる。液温６０℃
で、６０分のめっきにより、約０．５μｍのＡｕが堆積
し、図１（ｊ）に示すような形状に堆積する。Next, as shown in FIG. 1 (j), an electroless gold plating film 14 is deposited by an electroless gold plating method to form a blade portion of the gate electrode. The electroless gold plating is performed by, for example, reducing gold sulphite with hydrazine to form a base Au film.
Au can be selectively deposited only on the layer 12. Liquid temperature 60 ℃
Then, by plating for 60 minutes, about 0.5 μm of Au is deposited and deposited in a shape as shown in FIG. 1 (j).
【００２４】次に図１（ｋ）に示すように、ＣＦ4 を用
いたＲＩＥ法により、無電解金めっき膜１４をマスクと
して第１の絶縁膜５をエッチング除去し、ｎ型高濃度ド
ープＧａＡｓキャップ層４を露出させる。Next, as shown in FIG. 1 (k), the first insulating film 5 is removed by etching by the RIE method using CF 4 with the electroless gold plating film 14 as a mask, and n-type heavily doped GaAs is used. The cap layer 4 is exposed.
【００２５】最後に図１（ｌ）に示すように、金ゲルマ
ニウム（１０００オングストローム）／ニッケル（３０
０オングストローム）（ＡｕＧｅ／Ｎｉ）膜１５を、電
子ビーム蒸着法により堆積し、４５０℃で５分間アニー
ルすることによりソース電極およびドレイン電極をｎ型
高濃度ドープＧａＡｓキャップ層４上に形成する。無電
解金めっき膜１４とソース／ドレイン電極形成部分とは
段差があるため、全面へＡｕＧｅ／Ｎｉ膜１５を蒸着す
る工程を用いても両者が短絡を起こすことはない。ま
た、無電解金めっき膜１４上にＡｕＧｅ／Ｎｉ膜１５が
残っているが、特に問題とはならない。Finally, as shown in FIG. 1L, gold germanium (1000 Å) / nickel (30
A 0 angstrom) (AuGe / Ni) film 15 is deposited by electron beam evaporation and annealed at 450 ° C. for 5 minutes to form a source electrode and a drain electrode on the n-type heavily doped GaAs cap layer 4. Since there is a step between the electroless gold plating film 14 and the source / drain electrode formation portion, they do not cause a short circuit even if the step of depositing the AuGe / Ni film 15 on the entire surface is used. Further, the AuGe / Ni film 15 remains on the electroless gold plating film 14, but this is not a problem.
【００２６】以上述べた工程により、ゲート長約０．２
μｍの微細Ｔ型ゲートを有するＨＪＦＥＴを、電子線露
光装置を用いることなく製造できる。また、この方法に
おいては、ゲート・ソース・ドレインの各電極をリソグ
ラフ工程を用いないで自己整合的に形成している。その
ため、左右対称な形状のゲート電極が容易に形成でき、
さらにゲート・ソース間とゲート・ドレイン間の距離を
容易に等しくできるという利点がある。By the above-mentioned process, the gate length is about 0.2.
An HJFET having a fine T-shaped gate of μm can be manufactured without using an electron beam exposure apparatus. In this method, the gate, source and drain electrodes are formed in a self-aligned manner without using a lithographic process. Therefore, a symmetrically-shaped gate electrode can be easily formed,
Further, there is an advantage that the distance between the gate and the source and the distance between the gate and the drain can be easily equalized.
【００２７】本発明の実施例においては、図１（ｂ）に
示すように、第２の絶縁膜７を、空洞８を形成して、開
口部６が埋め込まれるまで堆積したが、必ずしもこのよ
うな形状に堆積する必要はない。第２の絶縁膜７を、空
洞８が形成されて開口部６が埋め込まれる直前までオー
バーハング形状に堆積し、空洞８の上部にスリット状の
開口部が残るような構造を形成しても、以降全く同じ工
程で微細Ｔ型ゲートを有するＨＪＦＥＴが製造できる。
この場合、第２の絶縁膜７の厚さを変えてスリット状の
開口部の幅を変えることにより、自由にゲート長を制御
できる。In the embodiment of the present invention, as shown in FIG. 1 (b), the second insulating film 7 is deposited until the cavity 8 is formed and the opening 6 is filled. It does not have to be deposited in any shape. Even if the second insulating film 7 is deposited in an overhang shape until immediately before the cavity 8 is formed and the opening 6 is filled, and a slit-shaped opening remains at the upper portion of the cavity 8, Thereafter, the HJFET having a fine T-type gate can be manufactured by the same process.
In this case, the gate length can be freely controlled by changing the thickness of the second insulating film 7 and changing the width of the slit-shaped opening.
【００２８】本発明の実施例においては、第１および第
２の絶縁膜として、ＳｉＯ2 を用いたが、窒化シリコン
（Ｓｉ3 Ｎ4 ）や窒化酸化シリコン（ＳｉＯＮ）などを
組み合わせてもよい。また、電極金属としてＷＳｉや無
電解めっき法によるＡｕを用いたが、チタンタングステ
ン（ＴｉＷ）や窒化チタン（ＴｉＮ）、あるいは無電解
めっき法による白金（Ｐｔ）や銀（Ａｇ）や銅（Ｃｕ）
など、他の金属を用いてもよい。オーミック電極におい
ては、必ずしもＡｕＧｅ／Ｎｉを用いる必要はなく、ｎ
型高濃度ドープインジウムガリウム砒素（ＩｎＧａＡ
ｓ）層上のＴｉ／Ｐｔ／Ａｕノンアロイオーミック電極
などを用いてもよい。Although SiO 2 is used as the first and second insulating films in the embodiments of the present invention, silicon nitride (Si 3 N 4 ) or silicon nitride oxide (SiON) may be combined. Further, although WSi or Au by electroless plating is used as the electrode metal, titanium tungsten (TiW) or titanium nitride (TiN), or platinum (Pt) or silver (Ag) or copper (Cu) by electroless plating is used.
Other metals, such as It is not always necessary to use AuGe / Ni in the ohmic electrode, and n
-Type heavily doped indium gallium arsenide (InGaA
A Ti / Pt / Au non-alloy ohmic electrode on the s) layer may be used.
【００２９】さらには膜の体積方法やエッチング法など
は、ここに示した方法による必要はない。例えば有機金
属化学的気相成長（ＭＯＣＶＤ）法やイオンビームデポ
ジション法による金属膜の堆積や、化学的機械研磨（Ｃ
ＭＰ）法による平坦化および不要な絶縁膜や金属膜の除
去などの技術と組み合わせることが可能である。Further, the volume method of the film, the etching method and the like do not have to be the methods shown here. For example, metal film deposition by metal organic chemical vapor deposition (MOCVD) or ion beam deposition, or chemical mechanical polishing (C
It is possible to combine with techniques such as planarization by the MP) method and removal of unnecessary insulating films and metal films.
【００３０】本発明の実施例においては、リセス構造の
ＨＪＦＥＴへの応用例について述べたが、本発明の方法
は、ＭＥＳＦＥＴなど多くの半導体デバイスに応用が可
能である。In the embodiment of the present invention, the application example of the recess structure to the HJFET has been described, but the method of the present invention can be applied to many semiconductor devices such as MESFET.
【００３１】[0031]
【発明の効果】以上説明したように、本発明の微細ゲー
ト電極の製造方法においては、第２の絶縁膜を第１の絶
縁膜の開口部上にオーバーハング形状あるいは空洞が形
成される形状に堆積する。異方性の強いドライエッチン
グ法により、第２の絶縁膜をエッチングすることによ
り、オーバーハング部分がマスクとなって、開口部の中
心に約０．２μｍ程度の開口部分が形成できる。この部
分に金属を埋め込むことにより、ゲート長約０．２μｍ
の微細Ｔ型ゲートが形成できる。As described above, in the method of manufacturing a fine gate electrode of the present invention, the second insulating film is formed into an overhang shape or a shape in which a cavity is formed on the opening of the first insulating film. accumulate. By etching the second insulating film by a dry etching method having a strong anisotropy, the overhang portion serves as a mask and an opening portion of about 0.2 μm can be formed at the center of the opening portion. By embedding metal in this part, the gate length is about 0.2 μm
The fine T-shaped gate can be formed.
【００３２】したがって、本発明により、低抵抗でゲー
ト長約０．５μｍ以下の微細Ｔ型ゲートを有するＭＥＳ
ＦＥＴやＨＪＦＥＴを、光学露光法で形成できる。した
がって、従来の電子線露光装置を用いた方法に比べて、
コストやスループットが改善される。Therefore, according to the present invention, an MES having a fine T-shaped gate having a low resistance and a gate length of about 0.5 μm or less.
FET and HJFET can be formed by an optical exposure method. Therefore, compared with the method using the conventional electron beam exposure apparatus,
Cost and throughput are improved.
【図１】（ａ）〜（ｌ）は、本発明の微細Ｔ型ゲート電
極の製造方法の一実施例を工程順に示したヘテロ接合電
解効果トランジスタの模式断面図であって、（ａ）は、
半絶縁性ＧａＡｓ基板１上にノンドープＧａＡｓチャネ
ル層２、ｎ型ＡｌＧａＡｓ電子供給層３、ｎ型高濃度ド
ープＧａＡｓチャネル層４を形成し、第１の絶縁膜５を
堆積し、開口部６を形成した状態、（ｂ）は、第２の絶
縁膜７を堆積し、開口部６の中心に空洞８が形成された
状態、（ｃ）は、第２の絶縁膜７をエッチングして開口
部６の底部にキャップ層４を露出させた状態、（ｄ）
は、キャップ層４を選択的にエッチングし、リセス構造
を形成した状態、（ｅ）は、Ｗｓｉ膜１０を全面および
電子供給層３上に積層させ、空洞８1 が形成された状
態、（ｆ）は、余分なＷＳｉ膜１０を除去した状態、
（ｇ）は、第２の絶縁膜を異方性の小さい条件でエッチ
ングし開口部の内側壁を拡げた状態、（ｈ）は、Ｔｉ層
１１、Ａｕ層１２を堆積させ、表面にフォトレジスト１
３を塗布した状態、（ｉ）は、フォトレジスト１３、Ａ
ｕ層１２、Ｔｉ層１１をエッチングし、開口部のみにＴ
ｉ層１１、Ａｕ層１２を残した状態、（ｊ）は、無電解
金めっき膜１４を堆積し、ゲート電極の翼部分が形成さ
れた状態、（ｋ）は、第１の絶縁膜５をエッチング除去
し、ｎ型高濃度ドープＧａＡｓキャップ層４を露出させ
た状態、（ｌ）は、ＡｕＧｅＮｉ膜１５を堆積し、これ
をアニールして、ソース電極およびドレイン電極をキャ
ップ層４上に形成した状態を示す。1A to 1L are schematic cross-sectional views of a heterojunction field effect transistor showing an embodiment of a method for manufacturing a fine T-type gate electrode of the present invention in the order of steps, wherein FIG. ,
A non-doped GaAs channel layer 2, an n-type AlGaAs electron supply layer 3, and an n-type highly-doped GaAs channel layer 4 are formed on a semi-insulating GaAs substrate 1, a first insulating film 5 is deposited, and an opening 6 is formed. In the state (b), the second insulating film 7 is deposited and the cavity 8 is formed at the center of the opening 6, and in the state (c), the second insulating film 7 is etched to form the opening 6 With the cap layer 4 exposed at the bottom of the, (d)
Is a state in which the cap layer 4 is selectively etched to form a recess structure, (e) is a state in which the Wsi film 10 is laminated on the entire surface and on the electron supply layer 3, and a cavity 8 1 is formed, (f) ) Is a state where the excess WSi film 10 is removed,
(G) shows a state in which the second insulating film is etched under conditions of small anisotropy to expand the inner wall of the opening, (h) shows a Ti layer 11 and an Au layer 12 deposited, and a photoresist on the surface. 1
3 is applied, (i) is photoresist 13, A
The u layer 12 and the Ti layer 11 are etched so that only the opening has a T
The state in which the i layer 11 and the Au layer 12 are left, (j) is a state in which the electroless gold plating film 14 is deposited and the blade portion of the gate electrode is formed, and (k) is the first insulating film 5. In the state where the n-type heavily doped GaAs cap layer 4 is exposed by etching, (1) is deposited an AuGeNi film 15 and annealed to form a source electrode and a drain electrode on the cap layer 4. Indicates the status.
【図２】（ａ）〜（ｄ）は、従来の微細Ｔ型ゲート電極
の製造方法の一実施例を工程順に示した電極形成部分の
模式断面図であって、（ａ）は、半導体基板２１上のチ
ャネル層２２上に第１の絶縁膜２３を堆積し、エッチン
グにより開口部２４が形成された状態、（ｂ）は、第２
の絶縁膜２５を堆積させた状態、（ｃ）は、エッチング
して開口部２４に内側壁２５1 が形成された状態、
（ｄ）は、開口部２４を電極金属２６で埋め込み不要部
分を除去してＴ型ゲート電極が形成された状態を示す。2 (a) to 2 (d) are schematic cross-sectional views of an electrode forming portion showing an example of a conventional method for manufacturing a fine T-type gate electrode in the order of steps, and FIG. 2 (a) is a semiconductor substrate. A state in which the first insulating film 23 is deposited on the channel layer 22 on 21 and the opening 24 is formed by etching, FIG.
Of the insulating film 25 is deposited, (c) is a state where the inner wall 25 1 is formed in the opening 24 by etching,
(D) shows a state in which the T-type gate electrode is formed by removing the unnecessary portion by filling the opening 24 with the electrode metal 26.
【図３】（ａ）〜（ｃ）は、従来の微細Ｔ型ゲート電極
の製造方法の第２の実施例を工程順に示した電極形成部
分の模式断面図であって、（ａ）は、半導体基板２１上
のチャネル層２２に第１のフォトレジスト２７を塗布
し、電子線露光によりゲート電極パタンを形成した状
態、（ｂ）は、第２のフォトレジスト２８を塗布し、幅
の広いパタンを形成した状態、（ｃ）は、ゲート電極パ
タンを金属電極２６で埋め込み、電極金属の不要部分お
よびフォトレジストを除去して微細Ｔ型ゲート電極が形
成された状態を示す。3 (a) to 3 (c) are schematic cross-sectional views of an electrode formation portion showing a second embodiment of the conventional method for manufacturing a fine T-type gate electrode in the order of steps, and FIG. The state where the first photoresist 27 is applied to the channel layer 22 on the semiconductor substrate 21 and the gate electrode pattern is formed by electron beam exposure, (b) shows the second photoresist 28 applied and a wide pattern. 6C shows a state in which the fine T-shaped gate electrode is formed by filling the gate electrode pattern with the metal electrode 26 and removing unnecessary portions of the electrode metal and the photoresist.
１ 半絶縁性ＧａＡｓ基板 ２ ノンドープＧａＡｓチャネル層 ３ ｎ型ＡｌＧａＡｓ電子供給層 ４ ｎ型高濃度ドープＧａＡｓキャップ層 ５ 第１の絶縁膜 ６ 開口部 ７ 第２の絶縁膜 ８，８1 ，８2 空洞 ９ リセスエッチング部 １０ ＷＳｉ膜 １１ Ｔｉ層 １２ Ａｕ層 １３ フォトレジスト １４ 無電解金めっき膜 １５ ＡｕＧｅ Ｎｉ膜 ２１ 半導体基板 ２２ チャネル層 ２３ 第１の絶縁膜 ２４ 開口部 ２５ 第２の絶縁膜 ２５1 内側壁 ２６ 電極金属 ２７ 第１のフォトレジスト ２８ 第２のフォトレジスト1 semi-insulating GaAs substrate 2 non-doped GaAs channel layer 3 n-type AlGaAs electron supply layer 4 n-type heavily doped GaAs cap layer 5 first insulating film 6 opening 7 second insulating film 8, 8 1 , 8 2 cavity 9 recess etching part 10 WSi film 11 Ti layer 12 Au layer 13 photoresist 14 electroless gold plating film 15 AuGe Ni film 21 semiconductor substrate 22 channel layer 23 first insulating film 24 opening 25 second insulating film 25 1 inner side Wall 26 Electrode metal 27 First photoresist 28 Second photoresist
Claims (3)
て、半導体基板上に第１の絶縁膜を堆積する工程と、前
記第１の絶縁膜を開口する工程と、第２の絶縁膜を前記
第１の絶縁膜の開口部内にオーバーハング形状に堆積す
る工程と、前記第２の絶縁膜をエッチングして前記開口
部に内側壁を形成する工程と、前記開口部を金属で埋め
込む工程とを含むことを特徴とする微細Ｔ型ゲート電極
の製造方法。1. A method of manufacturing a fine T-type gate electrode, the step of depositing a first insulating film on a semiconductor substrate, the step of opening the first insulating film, and the step of forming a second insulating film in the second insulating film. A step of depositing an overhang shape in the opening of the first insulating film, a step of etching the second insulating film to form an inner side wall in the opening, and a step of filling the opening with a metal. A method of manufacturing a fine T-shaped gate electrode, comprising:
て、半導体基板上に第１の絶縁膜を堆積する工程と、前
記第１の絶縁膜を開口する工程と、第２の絶縁膜を前記
第１の絶縁膜の開口部内に空洞を有する形状に堆積する
工程と、前記第２の絶縁膜をエッチングして前記開口部
に内側壁を形成する工程と、前記開口部を金属で埋め込
む工程とを含むことを特徴とする微細Ｔ型ゲート電極の
製造方法。2. A method of manufacturing a fine T-type gate electrode, the step of depositing a first insulating film on a semiconductor substrate, the step of opening the first insulating film, and the step of forming a second insulating film in the second insulating film. A step of depositing a shape having a cavity in the opening of the first insulating film; a step of etching the second insulating film to form an inner side wall in the opening; and a step of filling the opening with a metal. A method of manufacturing a fine T-type gate electrode, comprising:
スリット状の開口部の幅を変え、それにより、ゲート長
を制御する請求項１または２記載の微細Ｔ型ゲート電極
の製造方法。3. The method for manufacturing a fine T-type gate electrode according to claim 1, wherein the width of the slit-shaped opening is changed by changing the thickness of the second insulating film, thereby controlling the gate length. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24090394A JPH08107119A (en) | 1994-10-05 | 1994-10-05 | Manufacture of microscopic t-type gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24090394A JPH08107119A (en) | 1994-10-05 | 1994-10-05 | Manufacture of microscopic t-type gate electrode |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08107119A true JPH08107119A (en) | 1996-04-23 |
Family
ID=17066397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24090394A Pending JPH08107119A (en) | 1994-10-05 | 1994-10-05 | Manufacture of microscopic t-type gate electrode |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08107119A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998695B2 (en) | 2002-08-29 | 2006-02-14 | Fujitsu Limited | Semiconductor device having a mushroom gate with hollow space |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59127875A (en) * | 1983-01-13 | 1984-07-23 | Nec Corp | Manufacture of schottky barrier gate type field effect transistor |
| JPS62243372A (en) * | 1986-04-15 | 1987-10-23 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1994
- 1994-10-05 JP JP24090394A patent/JPH08107119A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59127875A (en) * | 1983-01-13 | 1984-07-23 | Nec Corp | Manufacture of schottky barrier gate type field effect transistor |
| JPS62243372A (en) * | 1986-04-15 | 1987-10-23 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998695B2 (en) | 2002-08-29 | 2006-02-14 | Fujitsu Limited | Semiconductor device having a mushroom gate with hollow space |
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