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JPH0795395B2 - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPH0795395B2
JPH0795395B2 JP59022811A JP2281184A JPH0795395B2 JP H0795395 B2 JPH0795395 B2 JP H0795395B2 JP 59022811 A JP59022811 A JP 59022811A JP 2281184 A JP2281184 A JP 2281184A JP H0795395 B2 JPH0795395 B2 JP H0795395B2
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JP
Japan
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circuit
output
address
signal
input
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JP59022811A
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JPS60170090A (ja
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勝己 荻上
幸郎 鈴木
郁郎 増田
雅則 小高
英明 内田
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Priority to GB08503310A priority patent/GB2156616B/en
Priority to DE3546847A priority patent/DE3546847C2/de
Priority to DE19853504930 priority patent/DE3504930A1/de
Priority to US06/701,226 priority patent/US4713796A/en
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Priority to GB08714911A priority patent/GB2189958B/en
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Description

【発明の詳細な説明】 〔技術分野〕 本発明はメモリ・セルが大規模に集積化された半導体集
積回路に関する。
〔背景技術〕
メモリ・セルが大規模に集積化された半導体集積回路
（以下、半導体メモリと言う）の一種として、いわゆる
RAMがある。
RAM（ランダムアクセスメモリ）は、情報を一時的に蓄
え、必要な時期にそれを読み出すことができるデバイス
であり、読出し／書込みメモリとも呼ばれる。
RAMは、情報を記憶するメモリ・セル，外部から特定の
メモリ・セルを選択するアドレス回路，情報の読出し・
書込みを制御するタイミング回路等からなる。
RAMにおいては、複数のメモリ・セルがマトリックス状
に配置される。この複数のメモリ・セルから所望のメモ
リ・セルを選択する動作は、上記マトリックスの交点を
指定する形で行なわれるため、アクセス時間は、メモリ
・セルの位置（番地）によらず一定である。
RAMは、バイポーラRAMとMOSRAMとに大きく二分類され
る。
バイポーラRAMは下記の長所を有する。
（１） MOSRAMに比較すると高速で動作する。
（２） メモリ・セルの動作はスタティック形であり、
タイミング等のコントロールが簡単である。
これに対して、バイポーラRAMは下記の欠点を有する。
（３） MOSRAMに比較すると、消費電力（特に非動作
時）が大きい。
（４） MOSRAMに比較すると、製造工程が複雑で、高集
積度が得にくい。
バイポーラRAMは、入出力レベルの違いにより、TTL形と
ECL形の二種類に分けられる。TTLインターフェイスのバ
イポーラRAMのアクセスタイム（読出し時間）は30〜60
（nsec）の範囲にあり、ECLインターフェイスのバイポ
ーラRAMのアクセスタイムは４〜35（nsec）の範囲にあ
る。
従って、バイポーラRAMは高速性を要求される各種メモ
リ・システムに応用されている。
一方、バイポーラRAMと比較し、MOSRAMは、その構造及
び製造工程が簡単で、消費電力，記憶密度，価格の面で
有利であり、高速動作を必要としない領域で使用されて
いる。
MOSRAMは、ダイナミック形とスタティック形とに分類さ
れる。
ダイナミック形MOSRAMは、そのメモリ・セルが、比較的
少ないトランジスタにより構成される、すなわち１ビッ
ト当り１〜３個のトランジスタにより構成される（１〜
３トランジスタ／ビット）。そのため、同一チップ面積
であれば、後で述べるスタティック形MOSRAMに比べビッ
ト密度が高くなる。
ダイナミック形MOSRAMにおいては、情報がメモリ・セル
内の容量に電荷として記憶される。容量に蓄積された電
荷は、リーク電流等によって放電されてしまうため、所
定時間内にメモリ・セルの情報を読出し、再度書込む
（リフレッシュ）ことが必要となる。
これに対して、スタティック形MOSRAMにおいては、その
メモリ・セルとして、一般に６個の素子によって構成さ
れたフリップフロップ回路が使われる。このため、ダイ
ナミック形MOSRAMで必要とされるようなリフレッシュを
必要としない。
ダイナミック形MOSRAMのアクセスタイムは100〜300（ns
ec）の範囲にあり、スタティック形MOSRAMのアクセスタ
イムは30〜200（nsec）の範囲にある。また、MOSRAMの
アクセスタイムはバイポーラRAMと比較すると大きな値
である。
一方、ホトリソグラフィー技術の改良により半導体集積
回路内のMISFET素子寸法の縮細化が進められており、19
82年10月発刊のIEEE JOURNAL OF SOLID−STATE CIRCUI
T,VOL.SC−17,NO.5,頁793乃至797には、２（μｍ）のデ
ザイン・ルールのウエハ・プロセス技術を用い、アクセ
スタイム65（nsec）、動作消費電力200（mW）、待機消
費電力10（μＷ）の64KビットのスタティックMOSRAMが
記載されている。
一方、ECL形のバイポーラRAMの一例としては、アクセス
タイム15（nsec）、消費電力800（mW）の4KビットのECL
形バイポーラRAMが製品名HM100474−15として、本出願
人より製造，販売されている。
以上説明したように、高速・高消費電力のバイポーラRA
Mの特徴と低速・低消費電力のMOSRAMの特徴とは全く独
立に、半導体メモリの記憶容量は、1Kビット,4Kビット,
16Kビット,64Kビット,256Kビット,1Mビット……と大容
量化する技術動向がある。
半導体メモリの消費電力と、バイポーラ・トランジスタ
の素子寸法を決める現在のホトリソグラフィー技術とを
考慮すると、バイポーラRAMの記憶容量は16Kビットが限
界であろう。
一方、半導体メモリーの記憶容量の大容量化（特に64K
ビット以上）に伴って、半導体チップ面積も増大し、RA
Mのアドレス回路の信号線は大面積の半導体チップ上で
長距離にわたり配置される。アドレス回路の信号線の距
離が長くなると、当然この信号線の浮遊容量が大きくな
るばかりか、この信号線の等価分布抵抗も大きくなる。
微細化のために、ホトリソグラフィー技術を改良するこ
とによって、アドレス回路の信号線の配線幅が２（μ
ｍ）以下にされると、信号線の等価分布抵抗も一層大き
くなる。また、大容量化に伴って各回路のファンアウト
も大きくなるので、次段MOSのゲート容量による負荷容
量も大きくなる。従って、２（μｍ）のホトリソグラフ
ィー技術を用い、アドレス回路の全てがCMOSによって構
成された64KビットMOSRAMにおいては、アドレスのアク
セスタイムは30（nsec）が限界であろう。
本発明は、ECL形のバイポーラRAMに相当するアクセスタ
イムとスタティックMOSRAMに相当する消費電力とを有す
る半導体メモリを開発するに際し、本発明者によってな
されたものである。
〔発明の目的〕
本発明の目的は、高速度で、低消費電力の半導体メモリ
を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記の通りである。
半導体メモリ内のアドレス回路，タイミング回路などに
おいて、長距離の信号線を充電および放電する出力トラ
ンジスタ及びファンアウトの大きな出力トランジスタ
は、バイポーラ・トランジスタにより構成され、論理処
理、例えば、反転，非反転,NAND,NOR等を行なう論理回
路はCMOS回路により構成されている。
CMOS回路によって構成された論理回路は低消費電力であ
り、この論理回路の出力信号は低出力インピーダンスの
バイポーラ出力トランジスタを介して長距離の信号線に
伝達される。低出力インピーダンスであるバイポーラ出
力トランジスタを用いて出力信号を信号線に伝えるよう
にしたことにより、信号線の浮遊容量に対する信号伝播
遅延時間の依存性を小さくすることができるという作用
によって、低消費電力で高速度の半導体メモリを提供す
るという目的を達成することができる。
〔実施例〕
以下、本発明の実施例を図面に沿って説明する。
第１図には、記憶容量が64Kビットで、入出力が１ビッ
ト単位で行なわれるスタティックRAMの内部構成が示さ
れている。破線ICで囲まれた各回路ブロックは、半導体
集積回路技術によって、１個のシリコンチップに形成さ
れている。
本実施例のスタティックRAMは、それぞれが16Kビット
（＝16384ビット）記憶容量を持つ４つのマトリックス
（メモリ・アレイＭ−ARY1〜Ｍ−ARY4）を有し、これに
より合計で64Kビット（＝65536ビット）の記憶容量を持
つようにされている。４つのメモリ・アレイＭ−ARY1〜
Ｍ−ARY4は、互いに同様な構成にされており、それぞれ
には、メモリ・セルが128列（ロウ）×128行（カラム）
に配置されている。
複数のメモリ・セルを有するメモリ・アレイから所望の
メモリ・セルを選択するためのアドレス回路は、アドレ
スバッファADB,ロウデコーダＲ−DCR0,R−DCR1,R−DCR
2,カラムデコーダＣ−DCR1〜DCR4,カラムスイッチＣ−S
W1〜Ｃ−SW4等から構成されている。
情報の読出し・書込みを扱う信号回路は、特に制限され
ないが、データ入力バッファDIB,データ入力中間アンプ
DIIA1〜DIIA4,データ出力バッファDOB,データ出力中間
アンプDOIA,センスアンプSA1〜SA16から構成されてい
る。
情報の読出し・書込み動作を制御するためのタイミング
回路は、特に制限されないが、内部制御信号発生回路CO
M−GE,センスアンプ選択回路SASCから構成されている。
ロウ系のアドレス選択線（ワード線WL11〜WL1128,WL21
〜WL2128,WR11〜WR1128,WR21〜WR2128）には、アドレス
信号A0〜A8に基づいて得られるデコード出力信号がロー
デコーダＲ−DCR1,R−DCR2より送出される。上記アドレ
ス信号A0〜A8のうち、アドレス信号A7,A8は、４つのメ
モリ・マトリックスＭ−ARY1〜Ｍ−ARY4から１つのメモ
リ・マトリックスを選択するために用いられる。
アドレスバッファADBは、アドレス信号A0〜A15を受け、
これにもとづいた内部相補アドレス信号ａ ０〜ａ 15を形
成する。なお、内部相補アドレス信号ａ ０は、アドレス
信号A0と同相の内部アドレス信号a0と、アドレス信号A0
に対して位相反転された内部アドレス信号０とによっ
て構成されている。残りの内部相補アドレス信号ａ １〜
ａ 15についても、同様に、内部アドレス信号a1〜a15と
内部アドレス信号１〜15とによって構成されてい
る。
アドレスバッファADBによって形成された内部相補アド
レス信号ａ ０〜ａ 15のうち、内部相補アドレス信号ａ 7,
ａ 8,ａ ９〜ａ 15は、カラムデコーダＣ−DCR1〜Ｃ−DCR4
に供給される。カラムデコーダＣ−DCR1〜Ｃ−DCR4は、
これらの内部相補アドレス信号を解読（デコード）し、
このデコードによって得られた選択信号（デコード出力
信号）を、カラムスイッチＣ−SW1〜Ｃ−SW4内のスイッ
チ用絶縁ゲート型電界効果トランジスタ（以下、MISFET
と称する）Q1001,1001,Q1128,1128,Q2001,2001,Q
3001,3001,Q4001,4001のゲート電極に供給する。
ワード線WL11〜WL1128,WL21〜WL2128,WR11〜WR1128,WR
21〜WR2128のうち、外部からのアドレス信号A0〜A8の組
合わせによって指定された１本のワード線が上述したロ
ウデコーダＲ−DCR1,R−DCR2によって選択され、上述し
たカラムデコーダＣ−DCR1〜Ｃ−DCR4及びカラムスイッ
チＣ−SW1〜Ｃ−SW4によって、外部からのアドレス信号
A7,A8,A9〜A15の組合わせによって指定された一対の相
補データ線対が、複数の相補データ線対D1001,1001〜
D1128,1128,D2001,2001〜D2128,2128,D3001,
3001〜D3128,3128,D4001,4001〜D4128,4128のな
かから選択される。これにより、選択されたワード線と
選択された相補データ線対との交点に位置されたメモリ
・セルＭ−CELが選択される。
読み出し動作においては、スイッチ用MISFETQ1,１〜Q
4,4,Q8,8,Q12,12,Q16,16が、特に制限されない
が、内部制御信号発生回路COM−GEから出力された制御
信号によりオフ状態にされる。これにより、コモンデー
タ線CDL1,▲▼１〜CDL4,▲▼４と書き込み
信号入力中間アンプDIIA1〜DIIA4とが電気的に分離され
る。選択されたメモリ・セルの情報は、選択された相補
データ線対を介してコモンデータ線に伝えられる。コモ
ンデータ線に伝えられたメモリ・セルの情報は、センス
アンプによりセンスされ、データ出力中間アンプDOIA及
びデータ出力バッファDOBを介して外部に出力される。
なお、本実施例では、センスアンプが16個設けられてい
るが、これらのセンスアンプSA1〜SA16のうち、１つの
センスアンプ、すなわちその入力端子がコモンデータ線
を介して選択された相補データ線対に結合されたセンス
アンプがセンスアンプ選択回路SASCからのセンスアンプ
選択信号により選択されて、センス動作を実行する。
書き込み動作においては、スイッチ用MISFETQ1,１〜Q
4,4,Q8,8,Q12,12,Q16,16が、内部制御信号発生
回路COM−GEからの制御信号によってオン状態にされ
る。アドレス信号A7〜A15に従って、例えば、カラムデ
コーダＣ−DCR1がスイッチ用MISFETQ1001,1001をオン
状態にした場合、データ入力中間アンプDIIA1の出力信
号は、コモンデータ線対CDL1,▲▼1,MISFETQ1,
1,Q1001,1001を介して相補データ線対D1001,1001に
伝えられる。このとき、ロウデコーダＲ−DCR1によって
ワード線WL11が選択されていれば、このワード線WL11と
相補データ線D1001,1001との交点に設けられたメモリ
・セルにデータ入力中間アンプDIIA1の出力信号に応じ
た情報が書き込まれる。
コモンデータ線対CDL1,▲▼１は、特に制限され
ないが、本実施例においては、４組のコモンデータ線対
（サブコモンデータ線対）により構成されている。同図
には、これら４組のコモンデータ線対のうち、２組のコ
モンデータ線対が示されている。残りの２組のコモンデ
ータ線対も、図示されているコモンデータ線対と同様
に、それぞれスイッチ用MISFETQ2,2,Q3,３を介して
データ入力中間アンプDIIA1に結合されるようにされて
いる。この４組のコモンデータ線対のそれぞれには、１
個のセンスアンプの入力端子と、32組のスイッチ用MISF
ETの一方の入出力電極が結合されている。すなわち、第
１のコモンデータ線対には、センスアンプSA1の入力端
子と、スイッチ用MISFETQ1001,1001〜Q1032,1032の
入出力端子が結合され、第２のコモンデータ線対には、
センスアンプSA2の入力端子と、スイッチ用MISFET
Q1033,1033〜Q1064,1064の入出力端子が結合され、
第３のコモンデータ線対には、センスアンプSA3の入力
端子と、スイッチ用MISFETQ1065,1065〜Q1096,1096
の入出力端子が結合され、第４のコモンデータ線対に
は、センスアンプSA4の入力端子と、スイッチ用MISFETQ
1097,1097〜Q1128,1128の入出力端子が結合されて
いる。書き込み動作においては、これら４組のコモンデ
ータ線対は、スイッチ用MISFETQ1,１〜Q4,４を介し
て互いに電気的に結合されるか、読み出し動作において
は、互いに電気的に分離される。これにより、読み出し
動作のとき、センスアンプの入力端子に結合される浮遊
容量を減らすことが可能であり、読み出し動作の高速化
を図ることができる。なお、読み出し動作においては、
スイッチ用MISFETを介して選択されたメモリ・セルから
の情報が伝えられたサブコモンデータ線対に、その入力
端子が結合されたところのセンスアンプのみが選択され
て、センス動作を実行するようにされている。他のコモ
ンデータ線対CDL2,▲▼２〜CDL4,▲▼４に
ついても、上述したコモンデータ線対CDL1,▲▼
１と同様な構成にされている。
なお、本実施例では、スイッチ用MISFETQ1,１〜Q4,
4,Q8,8,Q12,12,Q16,16に共通の制御信号WECSが供
給されるようにされているが、各スイッチ用MISFETにカ
ラムデコーダからの選択信号を供給するようにしてもよ
い。このようにすれば、書き込み動作において、データ
入力中間アンプの負荷容量を減らすことが可能であり、
書き込み動作の高速化を図ることが可能となる。
内部制御信号発生回路COM−GEは、２つの外部制御信号
すなわち▲▼（チップセレクト信号），▲▼
（ライトイネーブル信号）を受けて、複数の制御信号CS
1,CS2,CS3,▲▼,WECS,DOC等を発生する。
センスアンプ選択回路SASCは、チップセレクト信号▲
▼と、内部相補アドレス信号ａ ７〜ａ 15を受けて、上
述したセンスアンプ選択信号と、内部チップセレクト信
号CS,▲▼を形成する。
第２図は、第１図のアドレスバッファADB,ロウデコーダ
Ｒ−DCR0,R−DCR1,R−DCR2さらに詳細に示すブロックダ
イアグラムである。
第２図において、出力側が黒くマークされた論理シンボ
ルの回路は出力信号線を充電および放電する出力トラン
ジスタがバイポーラ・トランジスタにより構成され、反
転，非反転,NAND,NOR等の論理処理用トランジスタがCMO
Sにより構成された準CMOS回路であり、通常の論理シン
ボルの回路は純CMOS回路である。
第２図に示すようにアドレスバッファADBには、外部か
らTTLレベルのアドレス信号A0〜A8をその入力に受け、
非反転出力a0〜a8と反転出力０〜８を相補出力信号
線に送出するための非反転・反転回路G0〜G8が配置され
ている。
この非反転・反転回路G0〜G8は第４図に示す如き準CMOS
回路により構成されている。
第４図において、Q40,Q42,Q44,Q46,Q50,Q52,Q53はＮチ
ャンネルのMISFETであり、Q41,Q43,Q45,Q49はＰチャン
ネルのMISFETであり、Q47,Q48,Q51,Q54はNPNバイポーラ
・トランジスタである。
抵抗R40とMISFETQ40とは、入力端子に印加される外部サ
ージ電圧からMISFETQ41,Q42のゲート絶縁膜を保護する
ためのゲート保護回路を構成する。
Q41,Q42,Q43,Q44は２段カスケード接続されたCMOSイン
バータを構成するため、ノードN1の信号と同相の信号が
ノードN3に伝達される。
Q45,Q46もCMOSインバータを構成するため、ノードN3と
逆相の信号がノードN4に伝達される。
Q47は出力端子OUTの容量性負荷C41の充電用出力トラン
ジスタで、Q48は容量性負荷C41の放電用出力トランジス
タである。
Q49,Q50もCMOSインバータを構成するため、ノードN3と
逆相の信号がノードN5に伝達される。
Q52はノードN3の信号によりオンし、出力端子▲
▼の容量性負荷C42の放電用トランジスタQ54にベース電
流を与えるためのソースフォロワMISFETであり、Q53は
ソースフォロワMISFETQ52の負荷として動作するばかり
ではなくQ54のベース蓄積電荷を放電するためのスイッ
チ用MISFETとしても動作する。
Q48が飽和領域で駆動されることを防止するため、MISFE
TQ45のソースが電源VCCではなくQ48のコレクタに接続さ
れ、同様にQ54が飽和領域で駆動されることを防止する
ため、MISFETQ52のドレインが電源VCCではなくQ54のコ
レクタに接続されている点も、改良上の大きな特徴であ
る。
従って、第４図の非反転・反転回路において、入力端子
INにハイレベルの信号が印加されると、ノードN3はハイ
レベル、ノードN4とノードN5はローレベルとなり、Q47
のベースには、Q43を介してベース電流が供給されるた
め、Q47がオンされる。出力端子▲▼がハイレベ
ルにあると、Q52がオンするため、このQ52を介してQ54
にベース電流が供給される。このとき、Q46,Q50は、ノ
ードN3がハイレベルであるため、オンしている。そのた
めQ45,Q54は、そのベース蓄積電荷がQ46,Q50を介して放
電されるため、オフとなる。よって、容量性負荷C
41は、低出力インピーダンスのバイポーラ出力トランジ
スタQ47により高速に充電され、容量性負荷C42は低出力
インピーダンスのバイポーラ出力トランジスタQ54によ
り高速に放電される。容量性負荷C41の充電が終了する
と、Q47のコレクタ・エミッタ経路に電流が流れなくな
り、容量性負荷C42の放電が終了すると、Q52のドレイン
・ソース径路とQ54のコレクタ・エミッタ径路とに電流
が流れなくなる。
第４図の非反転・反転回路の入力端子INにローレベルの
信号が印加されると、Q47とQ54がオフとなり、Q48とQ51
がオンとなるため、容量性負荷C41が高速で放電され、
容量性負荷C42が高速で充電される。この時、ノードN5
はハイレベルとなるため、MISFETQ53がオンとなる。従
って、Q54ベース蓄積電荷はQ53を介して接地電位点に高
速で放電されるため、Q54のターンオフ速度が向上され
る。容量性負荷C41の放電が終了すると、Q45のドレイン
・ソース径路とQ48のコレクタ・エミッタ径路とに電流
が流れなくなり、容量性負荷C42の充電が終了すると、Q
51のコレクタ・エミッタ径路に電流が流れなくなる。
万一、容量性負荷C41,C42の充電と放電とがバイポーラ
出力トランジスタQ47,Q48,Q51,Q54により実行されるの
ではなく、MISFETにより実行される場合は、MISFETのオ
ン抵抗はバイポーラ・トランジスタのオン抵抗と比較す
ると極めて大きな値となるため、充電・放電は低速度で
しか実行できない。
これに対し、第２図の実施例のアドレスバッファにおい
ては、内部アドレス信号a0,０〜a8,８をその出力信
号線に送出する非反転・反転回路G0〜G8の出力トランジ
スタは、第４図に示すようにバイポーラ・トランジスタ
により構成されているため、非反転・反転回路G0〜G8の
出力信号線が半導体チップ表面上で長距離にわたり配置
されるとしても、非反転・反転回路G0〜G8を高速度で動
作させることが可能となる。
第２図のロウデコーダＲ−DCR0はアドレス回路のプリデ
コーダとして動作する。このロウデコーダＲ−DCR0は、
アドレスバッファADBから得られた内部アドレス信号a0,
０〜a8,８が印加される３入力NAND回路G16〜G23,G
24〜G31,G40〜G47及びチップセレクト信号▲▼と３
入力NAND回路G24〜G31の出力信号とが印加される２入力
NOR回路G32〜G39により構成されている。
プリデコーダとしてのロウデコーダＲ−DCR0の出力信号
線（すなわち３入力NAND回路G16〜G23,G40〜G47の出力
信号線と２入力NOR回路G32〜G39の出力信号線）は、第
２図に示すように、アドレス回路のデコーダ・ドライバ
してのロウデコーダＲ−DCR1及びロウデコーダＲ−DCR2
の内部で、たて方向に長距離にわたって配置される。
第２図のロウデコーダＲ−DCR0中の３入力NAND回路G16
〜G23,G24〜G31,G40〜G47は、第５図に示す如き準CMOS
回路によって構成されている。
第５図の準CMOS・３入力NAND回路は、ＰチャンネルMISF
ETQ55〜Q57,NチャンネルMISFETQ58〜Q61により構成され
た入力論理処理部と、NPNバイポーラ出力トランジスタQ
62,Q63により構成された出力部とを含む。MISFETQ61はQ
63のベース蓄積電荷を放電するためのスイッチ用MISFET
として動作する。
３つの入力端子IN1〜IN3の全てにハイレベルの入力信号
が印加されると、Q55〜Q57がオフとなりQ58〜Q60がオン
となり、ノードN7はローレベルとなり、Q61はオフとな
る。すると、出力部ではQ62はオフとなり、出力端子OUT
がハイレベルにあるときはQ58〜Q60を介してQ63にベー
ス電流が供給され、Q63がオンとなる。出力端子OUTの容
量性負荷C43の電荷は、Q63のコレクタ・エミッタ径路を
介して接地電位点に高速で放電されるとともに、容量性
負荷C43,ダイオードQ64,MISFETQ58〜Q60,Q63のベース・
エミッタ接合のルートにも放電々流が流れる。この時の
ダイオードQ64の両端の間の電圧降下によって、Q62は確
実にオフに制御される。
３つの入力端子IN1〜IN3の少なくともいずれかひとつに
ローレベルの入力信号が印加されると、ノードN7はハイ
レベルとなり、Q62はオンとなって、容量性負荷C43はQ
62のコレクタ・エミッタ径路を介して高速で充電され
る。ノードN7がハイレベルとなることにより、Q61がオ
ンとなり、Q63のベース蓄積電荷がQ61のドレイン・ソー
ス径路を介して高速で放電され、Q63のターンオフ速度
を向上することができる。
このように第５図の準CMOS・３入力NAND回路の出力部は
バイポーラ・トランジスタQ62,Q63により構成されてい
るため、容量性負荷C43の充電・放電が高速度で実行さ
れる。
なお、第２図のロウデコーダＲ−DCR0中の３入力NAND回
路G24〜G31は、その出力が短距離で２入力NOR回路G32〜
G39の入力に接続されているため、第６図に示す如き純C
MOS回路によって構成してもよい。
第６図の純CMOS・３入力NAND回路はＰチャンネルMISFET
Q64〜Q66,NチャンネルMISFETQ67〜Q69により構成されて
いる。上述したように出力端子OUTからの信号線の距離
が短いため、出力端子OUTの浮遊容量C44の容量値は小さ
い。
従って、この小さな浮遊容量C44の充電・放電をオン抵
抗の比較的大きなMISFETQ64〜Q66,Q67〜Q69により実行
しても、比較的高速度で実行できる。
第２図のロウデコーダＲ−DCR0中の２入力NOR回路G32〜
G39は、第７図に示す如き準CMOS回路によって構成され
ている。
第７図の準CMOS・２入力NOR回路は、ＰチャンネルMISFE
TQ70,Q71,NチャンネルMISFETQ72〜Q74により構成された
入力論理処理部と、NPNバイポーラ出力トランジスタ
Q75,Q76により構成された出力部とを含む。MISFETQ
74は、Q76のベース蓄積電荷を放電するためのスイッチ
用MISFETとして動作する。
２つの入力端子IN1,IN2の全てにローレベルの入力信号
が印加されると、Q70,Q71がオン、Q72,Q73がオフとな
り、ノードN9はハイレベルとなる。するとQ75がオンと
なって、出力端子OUTの容量性負荷C45はQ75のコレクタ
・エミッタ径路を介して高速で充電される。ノードN9が
ハイレベルとなることにより、Q74がオンとなり、Q76の
ベース蓄積電荷がQ74のドレイン・ソース径路を介して
高速で放電され、Q76のターンオフ速度を向上すること
ができる。
２つの入力端子の少なくともいずれか一方、例えば入力
端子IN1にハイレベルの入力信号が印加されると、Q70が
オフ、Q72がオンとなり、ノードN9はローレベルとな
る。すると出力部ではQ75がオフとなり、出力端子OUTが
ハイレベルにあると、Q72,Q77を介してQ76にベース電流
が供給され、Q76がオンとなる。出力端子OUTの容量性負
荷C45の負荷はQ76のコレクタ・エミッタ径路を介して高
速で放電されるとともに、容量性負荷C45,ダイオードQ
77,MISFETQ72のドレイン・ソース径路,Q76のベース・エ
ミッタ接合のルートにも放電々流が流れる。この時のダ
イオードQ77の両端の間の電圧降下によって、Q75は確実
にオフに制御される。
第２図のロウデコーダＲ−DCR1,R−DCR2はアドレス回路
のデコーダ・ドライバとして動作する。このロウデコー
ダＲ−DCR1は、ロウデコーダＲ−DCR0の出力信号を受け
る２入力NOR回路G48,この２入力NOR回路G48の出力信号
とロウデコーダＲ−DCR0の出力信号を受ける２入力NAND
回路G49〜G56,これら２入力NAND回路G49〜G56の出力信
号を受けるインバータG57〜G64とを含む。
２入力NOR回路G48の出力と２入力NAND回路G49〜G56の入
との間の信号線の距離は長く、これらの信号線の浮遊容
量値は大きい。従って、この２入力NOR回路G48は、第７
図に示す如き準CMOS回路によって構成されている。
第２図のロウデコーダＲ−DCR1中の２入力NAND回路G49
〜G56は、その出力が短距離でインバータG57〜G64の入
力に接続されているため、第９図に示す如き純CMOS回路
によって構成されている。
第９図の純CMOS・２入力NAND回路はＰチャンネルMISFET
Q82,Q83,NチャンネルMISFETQ84,Q85によって構成されて
いる。上述したように出力端子OUTからの信号線の距離
が短いため、出力端子OUTの浮遊容量C47の容量値は小さ
い。
従って、この小さな浮遊容量C47の充電・放電をオン抵
抗の比較的大きなMISFETQ82,Q83,Q84,Q85により実行し
ても、小さな浮遊容量C47の充電・放電が高速度で実行
される。
第２図のロウデコーダＲ−DCR1中のインバータG57〜G64
の出力は、メモリ・アレイＭ−ARY1のワード線WL11〜WL
18に接続されている。従って、デコーダ・ドライバとし
てのロウデコーダＲ−DCR1の出力信号線（すなわちイン
バータG57〜G64の出力信号線）は、ワード線WL11〜WL18
としてメモリ・アレイＭ−ARY1の内部で横方向に長距離
にわたって配置されるため、このワード線WL11〜WL18の
浮遊容量は極めて大きなものとなる。
かくして、第２図のロウデコーダＲ−DCR1中のインバー
タG57〜G64は、第10図に示す如き準CMOS回路によって構
成されている。
第10図の準CMOS・インバータは、ＰチャンネルMISFETQ
86,NチャンネルMISFETQ87〜Q89,NPNバイポーラ出力トラ
ンジスタQ90,Q91により構成されている。この準CMOS・
インバータの動作は、第４図の非反転・反転回路の反転
出力▲▼を得るQ49〜Q54の回路の動作と同一であ
るため、その詳細な説明を省略するが、NPNバイポーラ
出力トランジスタQ90,Q91により大きな浮遊容量C48の充
電・放電が高速度で実行される。
第２図において、ロウデコーダＤ−DCR2は、上述のＲ−
DCR1と同様に構成される。
第３図は、第１図のアドレスバッファADB,カラムデコー
ダＣ−DCR1等をさらに詳細に示すブロックダイアグラム
である。
第３図においても、出力側が黒くマークされた論理シン
ボルの回路は出力信号線の浮遊容量を充電および放電す
る出力トランジスタがバイポーラ・トランジスタにより
構成され、反転，非反転,NAND,NOR等の論理処理がCMOS
回路により実行される準CMOS回路であり、通常の論理シ
ンボルの回路は純CMOS回路である。
第３図に示すようにアドレスバッファADBには、外部か
らTTLレベルのアドレス信号A7〜A15をその入力に受け、
非反転出力a7〜a15と反転出力７〜15を相補出力信
号線に送出するための非反転・反転回路G7〜G15が配置
されている。
この非反転・反転回路G7〜G15は、第４図に示す如き準C
MOS回路により構成されている。従って、非反転・反転
回路G7〜G15の出力トランジスタは第４図に示すように
バイポーラ・トランジスタにより構成されているため、
非反転・反転回路G7〜G15の出力信号線が半導体チップ
表面上で長距離にわたり配置されるとしても、非反転・
反転回路G7〜G15を高速度で動作させることが可能とな
る。
カラムデコーダＣ−DCR1は、アドレスバッファADBから
得られた内部アドレス信号a7〜a15,７〜15が印加さ
れる２入力NAND回路G74〜G77,G78〜G81,G82〜G85と、３
入力NAND回路G86〜G93とを含む。
さらに第３図に示すように、カラムデコーダＣ−DCR1内
において、これらのNAND回路G74〜G93の出力信号線は、
長距離で配置されるとともに多くのNOR回路G94〜G95の
入力端子に接続されているため、これらNAND回路G74〜G
93の出力信号線の浮遊容量は大きな容量値となる。
従って、３入力NAND回路G86〜G93は、第５図に示す如き
準CMOS・３入力NAND回路によって構成され、２入力NAND
回路G74〜G85は、第５図から入力端子IN3とMISFETQ57,Q
60とを省略した準CMOS・２入力NAND回路によって構成さ
れている。
一方、第３図において、３入力NOR回路G94,G95の出力信
号線は短距離でインバータG100,G101の入力に接続され
ているため、これらの３入力NOR回路G94〜G95の出力信
号線の浮遊容量の容量値は小さい。従って、これらの３
入力NOR回路G94〜G95は、純CMOS・３入力NOR回路により
構成されている。
さらに、インバータG100,G101の出力信号線は短距離で
２入力NOR回路G98,G99の入力端子に接続されているた
め、これらのインバータG100,G101の出力信号線の浮遊
容量の容量値は小さい。従って、これらのインバータG
100,G101は周知の純CMOS・インバータにより構成されて
いる。
さらに、２入力・NOR回路G98,G99の出力信号線は比較的
短距離でカラムスイッチＣ−SW1のスイッチ用MISFETQ
1001,1001のゲート電極に接続されているため、これ
らのNOR回路G98,G99の出力信号線の浮遊容量は小さい。
従って、これらのNOR回路は第８図に示す如き純CMOS・
２入力NOR回路によって構成されている。
第８図の純CMOS・２入力NOR回路はＰチャンネルMISFETQ
78,Q79,NチャンネルMISFETQ80,Q81によって構成されて
いる。出力端子からの信号線の距離が比較的短いため、
出力端子OUTの浮遊容量C46の容量値は小さい。
従って、この小さな浮遊容量C46の充電・放電をオン抵
抗の比較的大きなMISFETQ78,Q79・Q80,Q81により実行し
ても、小さな浮遊容量C46の充電・放電が高速度で実行
される。
なお、上述した３入力NOR回路G94〜G95は、上記第８図
の２入力NOR回路に第３入力端子IN3を追加するととも
に、そのゲートが上記入力端子IN3に接続された第３の
ＰチャンネルMISFETをQ78,Q79に直列に挿入し、そのゲ
ートが上記入力端子IN3に接続された第３のＮチャンネ
ルMISFETをQ80,Q81に並列に挿入した純CMOS・３入力回
路により構成されている。
さらに第３図には、第１図のメモリ・アレイＭ−ARY1の
１ビットのメモリ・セルＭ−CELがさらに詳細に示され
ている。
このメモリ・セルＭ−CELは負荷抵抗R1,R2とＮチャンネ
ルMISFETQ101,Q102からなる１対のインバータの入出力
を交差結合したフリップ・フロップと、トランスミッシ
ョン・ゲート用ＮチャンネルMISFETQ103,Q104とにより
構成されている。
フリップ・フロップは情報の記憶手段として用いられ
る。トランスミッション・ゲートはロウデコーダＲ−DC
R1に接続されたワード線WL11に印加されるアドレス信号
によって制御され、相補データ線対D1001,1001とフリ
ップ・フロップとの間の情報伝達がこのトランスミッシ
ョン・ゲートによって制御される。
第11図は、第１図のセンスアンプ選択回路SASCの要部の
一例及び内部制御信号発生回路COM−GEの一例をより詳
細に示す回路図である。
同図には、センスアンプ選択回路SASCのうち、外部から
のチップセレクト信号▲▼を受けて、データ出力中
間アンプDOIA,ロウデコーダＲ−DCR0及びカラムデコー
ダＣ−DCR1等へ供給する制御信号CS,▲▼を形成す
る部分の回路が示されている。
外部からチップセレクト信号▲▼が印加されるこの
部分の回路は第４図の非反転・反転回路と同一の回路に
より構成されている。この回路の出力信号CSは、バイポ
ーラ出力トランジスタT1,T2,T3,T4から得られるため、
センスアンプ選択回路SASCの出力▲▼,CSの充電・
放電速度の容量依存性は小さい。従って、センスアンプ
選択回路SASCの出力▲▼が第２図のロウデコーダＲ
−DCR0のNORゲートG32〜G39の入力端子および第３図の
カラムデコーダＣ−DCR1のNORゲートG94〜G95の入力端
子に接続されても、この出力▲▼は高速となる。ま
た、センスアンプ選択回路SASCの出力CSがデータ出力中
間アンプDOIA内の複数のスイッチ用MISFETのゲート電極
に接続されても、この出力CSは高速となる。
同図には示されていないが、センスアンプ選択回路SASC
は、内部相補アドレス信号ａ ７〜ａ 15と、上記制御信号
CSを受け、センスアンプへ供給する選択信号S1を形成す
るデコーダ回路を含んでいる。このデコーダ回路によっ
て、センスアンプSA1〜SA16のうち、選択されるべき相
補データ線対にその入力端子が電気的に結合されるセン
スアンプが選択され、そのセンス動作が実行される。こ
のデコーダ回路の出力部は、準CMOS回路によって構成さ
れており、その出力の充電・放電の容量依存性が小さく
なるようにされている。これにより、センスアンプを選
択する動作の高速化を図ることができる。なお、デコー
ダ回路上に上記制御信号が供給されるようにしてあって
も、上述したように上記制御信号がバイポーラ・トラン
ジスタによって形成されるため、その制御信号CSは高速
である。
本実施例では、センスアンプを選択するために、デコー
ダ回路をセンスアンプ選択回路SASCに設けるようにして
あるが、カラムデコーダＣ−DCR1〜Ｃ−DCR4で形成され
ている選択信号をセンスアンプの信号とに利用するよう
にしてもよい。このようにすれば、素子数を減らすこと
ができるため、高集積化を図ることが可能となる。
第11図の内部制御信号発生回路COM−GEは、外部からの
チップセレクト信号▲▼が印加されることにより、
複数の内部遅延チップセレクト信号CS2,▲▼1,CS1,
CS3を発生するための回路部を有する。この回路部の大
半はCMOS回路により構成される。しかし、これらの出力
CS2,▲▼1,CS1,CS3はバイポーラ出力トランジスタT
5,T6,T9,T10,T11,T12,T7,T8から得られるため、これら
の出力の充電・放電の容量依存性は小さい。
第11図の内部制御信号発生回路COM−GEはさらに外部か
らのライトイネーブル信号▲▼を内部遅延チップセ
レクト信号▲▼1,CS2が印加されることにより、書
込み制御信号▲▼,WECSとデータ出力バッファ
制御信号DOCとを発生するための回路部を有する。この
回路部の大半は同様にCMOS回路によって構成されてい
る。しかし、信号WECSはバイポーラ出力トランジスタT
14,T15から得られるため、この出力WECSの充電・放電の
容量依存性は小さい。従って、この出力WECSが第３図の
カラムデコーダＣ−DCR1のNAND回路（図示されていな
い）の多数の入力端子あるいは第１図のスイッチ用MISF
ETQ1,１〜Q16,16のゲート電極に印加されても、こ
の出力WECSは高速となる。
第12図は、第１図のセンスアンプSA1,データ出力中間ア
ンプDOIA,データ出力バッファDOB等をより詳細に示す回
路図である。
第13図は、第１図のデータ入力バッファDIB,データ入力
中間アンプDIIA1等をより詳細に示す回路図である。
第14図は、第１図乃至第13図に示された一実施例のスタ
ティックRAMの読出し時および書込み時の各部の信号波
形図である。
まず、第12図及び第14図を用いて本スタティックRAMの
情報の読出し時の動作を説明する。
第14図に示すようにアドレス信号A0〜A15が印加される
と同時にチップセレクト信号▲▼がロウレベルに変
化し、ライトイネーブル信号▲▼がハイレベルのま
ま保持されるとする。内部制御信号発生回路COM−GEか
らは第14図に示すように、内部遅延チップセレクト信号
CS1,CS2,CS3,書込み制御信号▲▼，データ出力
バッファ制御信号DOCが発生される。
供給されたアドレス信号A0〜A15が、例えばワード線WL
11と相補データ線対D1001,1001を指定するアドレス信
号であった場合、ワード線WL11と相補データ線対D1001,
1001との交点に設けられたメモリ・セルＭ−CELが選
択される。選択されたメモリ・セルＭ−CELの内部情報
は、相補データ線対D1001,1001,スイッチ用MISFETQ
1001,1001を介してセンスアンプSA1の両入力に伝えら
れる。センスアンプSA1はエミッタ結合された差動対ト
ランジスタT21,T22と定電流源MISFETT20とから構成され
る。定電流源MISFETT20のゲート電極にセンスアンプ選
択回路SASCからハイレベルの選択信号S1が印加される
と、センスアンプSA1はセンス動作を実行する。
センスアンプ選択回路SASCからデータ出力中間アンプDO
IAの定電流源MISFETT23〜T26のゲート電極にハイレベル
の内部チップセレクト信号CSが印加されると、データ出
力中間アンプDOIAは増幅動作を実行する。
従って、センスアンプSA1の出力信号は、ベース接地ト
ランジスタT27,T28,エミッタフォロワトランジスタT29,
T30,出力MISFETT35〜T38を介して、データ出力中間アン
プDOIAの出力ノードN11に伝達される。
第12図に示すようにデータ出力バッファDOBには内部制
御信号発生回路COM−GEからデータ出力バッファ制御信
号DOCが供給される。また、第12図に示すようにデータ
出力バッファDOBは、T39,T40の純CMOSインバータ,T41〜
T48の準CMOS・２入力NAND回路,T49〜T56の準CMOS・２入
力NOR回路,Pチャンネル・スイッチ用MISFETT57,Nチャン
ネル・スイッチ用MISFETT58,Pチャンネル・出力用MISFE
TT59,Nチャンネル・出力用MISFETT60から構成されてい
る。
データ出力バッファ制御信号DOCがハイレベルの時は、
スイッチ用MISFETのT57,T58がオンとなり、出力用MISFE
TのT59,T60が同時にオフとなるため、データ出力バッフ
ァDOBの出力Doutはハイ・インピーダンス（フローティ
ング）状態となる。
情報の読出し時にはデータ出力バッファ制御信号DOCは
ロウレベルとなり、スイッチ用MISFETのT57,T58はオフ
となり、データ出力中間アンプDOIAの出力ノードN11の
信号レベルに応答した準CMOS・２入力NAND回路の出力と
準CMOS・２入力NOR回路の出力によって出力用MISFETのT
59,T60のゲート電極が制御され、出力端子Doutより有効
データが得られる。
出力用MISFETのT59,T60のオン抵抗を小とするため、こ
れらのMISFETのチャンネル幅Ｗは極めて大きな値に設定
されている。すると、これらのMISFETT59,T60のゲート
容量は極めて大きなものとなるが、準CMOS・２入力NAND
回路の出力部はバイポーラ出力トランジスタT47,T48に
より構成され、準CMOS・２入力NOR回路の出力部はバイ
ポーラ出力トランジスタT55,T56により構成されている
ため、これら出力用MISFETのT59,T60のゲート容量の充
電・放電は高速度で実行される。
次に、第13図及び第14図を用いて本スタティックRAMの
情報の書込み時の動作を説明する。
第14図に示すようにアドレス信号A0〜A15が印加される
と同時にチップセレクト信号▲▼がロウレベルに変
化し、その後ライトイネーブル信号▲▼がロウレベ
ルに変化する。内部制御信号発生回路COM−GEからは、
第14図に示すように内部遅延チップセレクト信号CS1,CS
2,CS3,書込み制御信号▲▼，データ出力バッフ
ァ制御信号DOCが発生される。
第13図に示すように、データ入力バッファDIBには入力
データDinと反転内部チップセレクト信号▲▼１と
が印加される。情報の書込み時には、この信号▲▼
１はロウレベルに変化する。すると、データ入力バッフ
ァのＰチャンネル・スイッチ用MISFETT61はオン、Ｎチ
ャンネル・スイッチ用・MISFETT62はオフに変化する。
これにより、多段接続された純CMOS・インバータを介し
て、入力データDinは出力ノードN12に伝達される。
情報の書込みに際して、書込み制御信号▲▼は
ロウレベルに変化する。すると、第13図のデータ入力中
間アンプDIIA1内では、Ｐチャンネル・MISFETのT63,T65
はオン、Ｎチャンネル・MISFETのT64,T66はオフとな
り、ノードN13にはデータ入力バッファDIBの出力ノード
N12と同相の信号が現われ、ノードN14にはこれと逆相の
信号が現われる。
ノードN13の信号はT67〜T72から構成された準CMOS・イ
ンバータを介してコモンデータ線CDL1に伝達され、ノー
ドN14の信号はT73〜T78から構成された準CMOS・インバ
ータを介してコモンデータ線▲▼１に伝達され
る。寄生容量の大きなコモンデータ線対CDL1,▲
▼１の充電・放電はこれら準CMOS・インバータのバイポ
ーラ出力トランジスタT71,T72,T77,T78により実行され
るため、これらの充電・放電は高速度で実行される。
かくして、データ入力中間アンプDIIA1の相補出力信号
はコモンデータ線対CDL1,▲▼1,スイッチ用MISFE
T,Q1,1,Q1001,1001,相補データ線対,D1001,1001
を介して、メモリ・セルＭ−CELに伝達され、メモリ・
セルへの情報の書込みが実行される。
〔効 果〕
（１） アドレスバッファADBの非反転・反転回路G0〜G
15は準CMOS回路によって構成されている。この準CMOS回
路においては、非反転・反転の論理処理部の大半がCMOS
回路により構成されているため、低消費電力が可能であ
る。さらに、非反転・反転出力の充電・放電を実行する
出力トランジスタをバイポーラ・トランジスタにより構
成したため、MISFETと比較してバイポーラ・トランジス
タは小さな素子寸法でも小さな出力抵抗が得られるとい
う作用により、非反転・反転回路G0〜G15の出力信号線
の浮遊容量が大となっても、高速度の動作が可能とな
る。
（２） ロウデコーダＲ−DCR0,R−DCR1,R−DCR2のNAND
回路G16〜G23,G24〜G31,G40〜G47,NOR回路G32〜G39,G48
〜G65,インバータG57〜G64の如き出力信号線の浮遊容量
の大きな回路は準CMOS回路により構成されているため、
これらの回路を低消費電力・高速とすることができる。
さらにNAND回路G49〜G56の如き出力信号線の浮遊容量の
小さな回路は準CMOS回路により構成されているため、こ
れらの回路を低消費電力化することができる。
（３） カラムデコーダＣ−DCR1〜Ｃ−DCR4のNAND回路
G74〜G93の如き出力信号線の浮遊容量の大きな回路は準
CMOS回路により構成されているため、これらの回路を低
消費電力・高速とすることができる。
さらに、NOR回路G94〜G99,インバータG100,G101の如き
出力信号線の浮遊容量の小さな回路は純CMOS回路により
構成されているため、これらの回路を低消費電力化する
ことができる。
（４） センスアンプ選択回路SASCを構成する非反転・
反転回路は準CMOS回路により構成されているため、低消
費電力が達成されるとともに、出力CS,▲▼がバイ
ポーラ出力トランジスタから得られるため、これらの出
力CS,▲▼の浮遊容量が大きくても、これらの出力C
S,▲▼は高速となる。
（５） 内部制御信号発生回路COM−GEは準CMOS回路に
より構成されているため、低消費電力が達成されるとと
もに、出力CS2,CS3,▲▼1,CS1,WECSがバイポーラ出
力トランジスタから得られるため、これらの出力の浮遊
容量が大きくても、これらの出力CS2,CS3,▲▼1,CS
1,WECSは高速となる。
（６） データ出力バッファDOBは準CMOSが回路により
構成されているため、低消費電力が達成される。
さらに、データ出力バッファDOBの出力用MISFETの大き
なゲート容量はバイポーラ出力トランジスタにより充電
・放電されるため、このゲート容量の充電・放電は高速
度で実行される。
（７） データ入力バッファDIBは純CMOS回路により構
成されているため、低消費電力が達成される。
（８） データ入力中間アンプDIIA1は準CMOS回路によ
り構成されているため、低消費電力が達成される。
さらに、寄生容量の大きなコモンデータ線対CDL1,▲
▼１の充電・放電はバイポーラ出力トランジスタに
より実行されるため、これらの充電・放電は高速度で実
行される。
以上の相乗効果により、本スタティックSRAMにおいては
下記の如き特性を得ることができた。
（ａ） アドレスバッファADBの非反転・反転回路G0〜G
15の入力から出力までの伝播遅延時間tpd約3.0（nsec）
に短縮され、非反転・反転回路G0〜G15全体の待機時消
費電力は約33.7（mW）に、動作時消費電力は約45.8（m
W）低減された。
（ｂ） ロウデコーダＲ−DCR0,R−DCR1,R−DCR2,カラ
ムデコーダＣ−DCR1〜Ｃ−DCR4の入力から消費までの伝
播遅延時間tpdは約4.8（nsec）に短縮され、全体の待機
時消費電力はほぼ零に、動作時消費電力は約153（mW）
に低減された。
（ｃ） メモリ・セルＭ−CEL,センスアンプSA1,データ
出力中間アンプDOIA全体の伝播遅延時間tpdは約5.0（ns
ec）に低減され、64K（65536）ケのメモリ・セルＭ−CE
L全体，センスアンプSA1〜SA16全体とデータ出力中間ア
ンプDOIAの待機時消費電力は約0.6（mW）、動作時消費
電力は約160（mW）に低減された。
（ｄ） データ出力バッファDOBの入力から出力までの
伝播遅延時間tpdは2.8（nsec）に短縮され、待機時消費
電力はほぼ零に、動作時消費電力は23.5（mW）に低減さ
れた。
（ｅ） 上記（ａ）〜（ｄ）によりアクセスタイム（読
出し時間）が約15.6（nsec）に短縮され、ECL形のバイ
ポーラRAMのアクセスタイム15（nsec）とほぼ同程度の
値が得られた。
（ｆ） 上記（ａ）〜（ｄ）により本スタティックSRAM
全体の待機時消費電力は、約34.3（mW）、動作時消費電
力は、約382.3（mW）と従来のバイポーラRAMと従来のス
タティックMOSRAMの中間（従来のスタティックMOSRAMに
近い）の低消費電力特性が得られた。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、第３図のメモリ・セルＭ−CELにおいて、負荷
抵抗R1,R2はＰチャンネルのMISFETにより置換して、CMO
Sインバータにより、フリップフロップを構成しても良
い。また、フリップ・フロップをマルチ・エミッタのNP
Nトランジスタにより構成しても良い。
さらに、リフレッシュを行うことにより、メモリ・セル
Ｍ−CELはフリップ・フロップ回路ではなく、セル容量
への電荷蓄積による情報一時記憶形回路により構成して
も良い。
また、アドレスバッファADBに印加されるアドレス信号A
0〜A15の信号レベルはTTLレベルではなく、ECLレベルと
してアドレスバッファADBに適切なレベル変換動作を実
行させる様に構成しても良い。
また、入力Din・出力Doutは１ビットではなく複数ビッ
ト（例えば、４ビット,8ビット…）の形式に構成しても
良い。
また、メモリ・マトリックスは、４個に限定されるもの
ではなく、それ以上あるいはそれ以下であっても良い。
〔利用分野〕
以上の説明では主として本発明者によりなされた発明を
半導体メモリに適用した場合について説明したが、それ
に限定されるものではない。
例えば、半導体チップ上にはメモリ・セル、特定のセル
を選択するためのアドレス回路、情報の読出し、書込み
を扱う信号回路、情報の読出し・書込みの動作を制御す
るためのタイミング回路だけではなく、必要に応じてバ
イポーラ・アナログ回路、MOS・アナログ回路、Ｐチャ
ンネル・MOS・ロジック、Ｎチャンネル・MOSロジック、
CMOS・ロジック、I2L回路、ECL回路のいずれかが半導体
チップ上に配置されることも可能であることは言うまで
もない。
【図面の簡単な説明】
第１図は本発明の一実施例によるスタティックRAMの内
部構成を示すブロックダイアグラムであり、 第２図は、第１図のアドレスバッファADB,ロウデコーダ
Ｒ−DCR0,R−DCR1,R−DCR2をさらに詳細に示すブロック
ダイアグラムであり、 第３図は、第１図のアドレスバッファADB,カラムデコー
ダＣ−DCR1等をさらに詳細に示すブロックダイアグラム
であり、 第４図は準CMOS・非反転・反転回路を示す回路図であ
り、 第５図は準CMOS・３入力NAND回路を示す回路図であり、 第６図は純CMOS・３入力NAND回路を示す回路図であり、 第７図は準CMOS・２入力NOR回路を示す回路図であり、 第８図は純CMOS・２入力NOR回路を示す回路図であり、 第９図は純CMOS・２入力NAND回路を示す回路図であり、 第10図は準CMOS・インバータを示す回路図であり、 第11図は、第１図のセンスアンプ選択回路SASCと内部制
御信号発生回路COM−GEをより詳細に示す回路図であ
り、 第12図は、第１図のセンスアンプSA1,データ出力中間ア
ンプDOIA,データ出力バッファDOB等をより詳細に示す回
路図であり、 第13図は、第１図のデータ入力バッファDIB,データ入力
中間アンプDIIA1等をより詳細に示す回路図であり、 第14図は、第１図乃至第13図に示された一実施例のスタ
ティックRAMの読出し時および書込み時の各部の信号波
形図である。 Ｍ−CEL……メモリセル、ADB,R−DCR0,R−DCR1,R−DCR
2,C−DCR1〜Ｃ−DCR4,C−SW1〜Ｃ−SW4……アドレス回
路,DIB,DIIA1〜DIIA4,SA1〜SA16,DOIA,DOB……信号回
路、COM−GE,SASC……タイミング回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 増田 郁郎 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 小高 雅則 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 内田 英明 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内 (56)参考文献 特開 昭57−195380（ＪＰ，Ａ) 特開 昭56−68988（ＪＰ，Ａ) 特開 昭59−6627（ＪＰ，Ａ) 特開 昭56−58193（ＪＰ，Ａ)

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】半導体集積回路は、； （１）それぞれ選択信号によってスイッチ動作されるMO
    SFETを備えてなる複数のメモリ・セルがマトリクス配置
    されてなるメモリアレイと、 （２）アドレス信号を受けて上記複数のメモリ・セルか
    らメモリ・セルを選択するためのアドレス回路と、 （３）情報の読み出し・書き込みを扱う信号回路と、 （４）情報の読み出し・書き込みの動作を制御するため
    のタイミング回路とを具備してなり、 （５）上記アドレス回路は、少なくとも上記アドレス信
    号に応答して第１のデコード信号を形成する上記アドレ
    ス回路のプリデコーダとしての複数の第１アドレス回路
    と、上記第１のデコード信号をさらにデコードすること
    によりメモリセル選択信号を形成する上記アドレス回路
    のデコーダ・ドライバとしての複数の第２アドレス回路
    とを備え、 （６）上記複数の第１アドレス回路は、その入力部がCM
    OS回路からなり、その出力部が上記第１のデコード信号
    を出力するバイポーラトランジスタをその出力部に備え
    てなり、 （７）上記第２アドレス回路は、上記第１のデコード信
    号を入力として受ける一方上記メモリセル選択信号を出
    力するCMOS回路を備えてなることを特徴とする半導体集
    積回路。
  2. 【請求項２】上記第１アドレス回路は、 それぞれ入力アドレス信号に応じた非反転出力と反転出
    力とをそれぞれ第１端子と第２端子に出力する複数の非
    反転・反転回路から成るアドレスバッファと、 上記アドレスバッファから出力される上記非反転出力・
    反転出力を受けて上記第１のデコード信号を形成するプ
    リデコーダとからなり、 上記各非反転・反転回路は、上記入力アドレス信号をそ
    の入力に受けるCMOS回路と、 上記CMOS回路の出力を受けて上記非反転出力を出力する
    第１出力部と、 上記CMOS回路の出力を受けて上記反転出力を形成する第
    ２出力部とからなり、上記第1,第２出力部はバイポーラ
    トランジスタにて構成されてなることを特徴とする特許
    請求の範囲第１項記載の半導体集積回路。
  3. 【請求項３】上記第１アドレス回路は上記メモリアレイ
    から相対的に離れて設けられ、上記第２アドレス回路は
    上記メモリアレイに相対的に近接して設けられてなるこ
    とを特徴とする特許請求の範囲第１項または第２項に記
    載の半導体集積回路。
  4. 【請求項４】上記メモリアレイは複数のメモリセルから
    なり、上記第２アドレス回路は上記複数のメモリアレイ
    間に設けられてなることを特徴とする特許請求の範囲第
    ３項記載の半導体集積回路。
  5. 【請求項５】上記メモリアレイは複数のメモリアレイか
    らなり、上記アドレスバッファ及び上記プリデコーダは
    上記複数のメモリアレイから相対的に離れて設けられ、
    上記第２アドレス回路は上記複数のメモリアレイ間に設
    けられてなることを特徴とする特許請求の範囲第２項に
    記載の半導体集積回路。
  6. 【請求項６】上記メモリセルはスタティック形MOSラン
    ダムアクセスメモリのメモリセルからなることを特徴と
    する特許請求の範囲第１項ないし第５項のうちいずれか
    一つに記載の半導体集積回路。
  7. 【請求項７】上記メモリセルはスタティック形MOSラン
    ダムアクセスメモリのメモリセルからなることを特徴と
    する特許請求の範囲第６項記載の半導体集積回路。
  8. 【請求項８】上記メモリセルは、ゲート・ドレインが交
    差接続された一対の第1MOSFETと、上記一対の第1MOSFET
    のドレインと電源端子との間に設けられた負荷素子と、
    上記一対の第1MOSFETのドレインに接続されたトランス
    ミッション・ゲート用の一対の第2MOSFETからなること
    を特徴とする特許請求の範囲第７項記載の半導体集積回
    路。
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