JPH0787314B2 - 増幅器 - Google Patents
増幅器Info
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- JPH0787314B2 JPH0787314B2 JP2120597A JP12059790A JPH0787314B2 JP H0787314 B2 JPH0787314 B2 JP H0787314B2 JP 2120597 A JP2120597 A JP 2120597A JP 12059790 A JP12059790 A JP 12059790A JP H0787314 B2 JPH0787314 B2 JP H0787314B2
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- collector
- emitter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3076—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はプッシュプル出力段を改良した増幅器に関し、
特にIC化に適するものである。
特にIC化に適するものである。
（従来の技術） 一般的な電圧フォロア回路を第５図に示す。ここで11は
差動入力段、12は出力段である。この回路では、出力段
12がエミッタフォロア構成となっているため、出力OUT
のシンク電流は内部定電流源13によって決まる。従って
出力シンク電流を大きくする方法として、第６図の如く
出力段21をプッシュプル出力回路とするものがある。こ
の回路では、差動入力段トランジスタQ1側からカレント
ミラー22、トランジスタQ21を介してトランジスタQ4が
駆動され、差動入力段トランジスタQ2側からカレントミ
ラー23,24、トランジスタQ22を介してトランジスタQ3が
駆動される。トランジスタQ3のコレクタ電流をIC,同ベ
ース電流をIBとすると、IC/IB＝hFE（電流増幅率）の関
係がある。
差動入力段、12は出力段である。この回路では、出力段
12がエミッタフォロア構成となっているため、出力OUT
のシンク電流は内部定電流源13によって決まる。従って
出力シンク電流を大きくする方法として、第６図の如く
出力段21をプッシュプル出力回路とするものがある。こ
の回路では、差動入力段トランジスタQ1側からカレント
ミラー22、トランジスタQ21を介してトランジスタQ4が
駆動され、差動入力段トランジスタQ2側からカレントミ
ラー23,24、トランジスタQ22を介してトランジスタQ3が
駆動される。トランジスタQ3のコレクタ電流をIC,同ベ
ース電流をIBとすると、IC/IB＝hFE（電流増幅率）の関
係がある。
（発明が解決しようとする課題） 第６図では、本来、構成複雑化の原因となるカレントミ
ラー23,24等は省略して入力IN2をトランジスタQ2のコレ
クタに接続したいのであるが、するとトランジスタQ2の
コレクタとエミッタが同電位となり（共に出力OUT電位
からベース・エミッタ間電圧VBE1個分下がった電位）と
なり、トランジスタQ2がサチュレーション状態となるた
め、上記接続が行なえず、複雑回路となる。
ラー23,24等は省略して入力IN2をトランジスタQ2のコレ
クタに接続したいのであるが、するとトランジスタQ2の
コレクタとエミッタが同電位となり（共に出力OUT電位
からベース・エミッタ間電圧VBE1個分下がった電位）と
なり、トランジスタQ2がサチュレーション状態となるた
め、上記接続が行なえず、複雑回路となる。
一方、第７図には第６図の如きIN1,IN2の電位などを考
えずにすむトランジスタQ11,Q12、定電流源32,33を用い
た出力段31の回路も公知であるが、この回路では電流源
が32,33と２個必要である。
えずにすむトランジスタQ11,Q12、定電流源32,33を用い
た出力段31の回路も公知であるが、この回路では電流源
が32,33と２個必要である。
そこで本発明の目的は、プッシュプル出力回路を、差動
入力段素子をサチュレーション状態に至らしめたりせ
ず、また少ない素子数で構成することにある。
入力段素子をサチュレーション状態に至らしめたりせ
ず、また少ない素子数で構成することにある。
（課題を解決するための手段と作用） 本発明は、 （１）第１入力端子にエミッタを、第２入力端子にベー
ス、コレクタを接続した第１極性の第１トランジスタ
と、前記第２入力端子にベースを、第１の電位供給端に
コレクタを、第１電流源を介して第２の電位供給端にエ
ミッタを接続した第２極性の第２トランジスタと、この
トランジスタのエミッタにベースを、第２の電位供給端
にコレクタを、出力端子にエミッタを接続した第１極性
の第３トランジスタと、前記第１入力端子にベースを、
第１の電位供給端にコレクタを、前記出力端子にエミッ
タを接続した第２極性の第４トランジスタとでプッシュ
プル出力回路を構成したことを特徴とする増幅器であ
る。また本発明は、 （２）第１入力端子にエミッタを、第２入力端子にベー
ス、コレクタを接続した第１極性の第１トランジスタ
と、前記第２入力端子にベースを、第１の電位供給端に
コレクタを、第１電流源を介して第２の電位供給端にエ
ミッタを接続した第２極性の第２トランジスタと、この
トランジスタのエミッタにベースを、第２の電位供給端
にコレクタを、出力端子にエミッタを接続した第１極性
の第３トランジスタと、前記第１入力端子にベースを、
第１の電位供給端にコレクタを、前記出力端子にエミッ
タを接続した第２極性の第４トランジスタとでプッシュ
プル出力回路を構成し、また入力段として差動増幅器を
有し、該差動増幅器において一方の差動入力段素子を構
成する第５のトランジスタのコレクタ電流をカレントミ
ラー回路の入力電流とし、前記カレントミラー回路の出
力電流を前記プッシュプル出力回路の第１入力端子に入
力し、前記プッシュプル出力回路の出力端子をベースに
接続した他方の差動入力段素子を構成する第６のトラン
ジスタのコレクタ電流を、前記プッシュプル出力回路の
第２入力端子に入力して、電圧フォロア回路を構成する
ことを特徴とする増幅器である。また本発明は、 （３）第１入力端子にエミッタを、第２入力端子にベー
ス、コレクタを接続した第１極性の第１トランジスタ
と、前記第２入力端子にベースを、第１の電位供給端に
コレクタを、第１電流源を介して第２の電位供給端にエ
ミッタを接続した第２極性の第２トランジスタと、この
トランジスタのエミッタにベースを、第２の電位供給端
にコレクタを、出力端子にエミッタを接続した第１極性
の第３トランジスタと、前記第１入力端子にベースを、
第１の電位供給端にコレクタを、前記出力端子にエミッ
タを接続した第２極性の第４トランジスタとでプッシュ
プル出力回路を構成し、また入力段としてコンプリメン
タリ差動増幅器を有し、前記コンプリメンタリ差動増幅
器のどちらか一方のコレクタ出力を前記プッシュプル出
力回路の第１もしくは第２入力端子のいずれか一方に入
力し、他方の入力端子を定電流源に接続し、前記プッシ
ュプル出力回路の出力端子を、帰還回路を介して前記コ
ンプリメンタリ差動増幅器の一方の入力端子に接続して
他の一方を信号入力端子として構成されたことを特徴と
する増幅器である。
ス、コレクタを接続した第１極性の第１トランジスタ
と、前記第２入力端子にベースを、第１の電位供給端に
コレクタを、第１電流源を介して第２の電位供給端にエ
ミッタを接続した第２極性の第２トランジスタと、この
トランジスタのエミッタにベースを、第２の電位供給端
にコレクタを、出力端子にエミッタを接続した第１極性
の第３トランジスタと、前記第１入力端子にベースを、
第１の電位供給端にコレクタを、前記出力端子にエミッ
タを接続した第２極性の第４トランジスタとでプッシュ
プル出力回路を構成したことを特徴とする増幅器であ
る。また本発明は、 （２）第１入力端子にエミッタを、第２入力端子にベー
ス、コレクタを接続した第１極性の第１トランジスタ
と、前記第２入力端子にベースを、第１の電位供給端に
コレクタを、第１電流源を介して第２の電位供給端にエ
ミッタを接続した第２極性の第２トランジスタと、この
トランジスタのエミッタにベースを、第２の電位供給端
にコレクタを、出力端子にエミッタを接続した第１極性
の第３トランジスタと、前記第１入力端子にベースを、
第１の電位供給端にコレクタを、前記出力端子にエミッ
タを接続した第２極性の第４トランジスタとでプッシュ
プル出力回路を構成し、また入力段として差動増幅器を
有し、該差動増幅器において一方の差動入力段素子を構
成する第５のトランジスタのコレクタ電流をカレントミ
ラー回路の入力電流とし、前記カレントミラー回路の出
力電流を前記プッシュプル出力回路の第１入力端子に入
力し、前記プッシュプル出力回路の出力端子をベースに
接続した他方の差動入力段素子を構成する第６のトラン
ジスタのコレクタ電流を、前記プッシュプル出力回路の
第２入力端子に入力して、電圧フォロア回路を構成する
ことを特徴とする増幅器である。また本発明は、 （３）第１入力端子にエミッタを、第２入力端子にベー
ス、コレクタを接続した第１極性の第１トランジスタ
と、前記第２入力端子にベースを、第１の電位供給端に
コレクタを、第１電流源を介して第２の電位供給端にエ
ミッタを接続した第２極性の第２トランジスタと、この
トランジスタのエミッタにベースを、第２の電位供給端
にコレクタを、出力端子にエミッタを接続した第１極性
の第３トランジスタと、前記第１入力端子にベースを、
第１の電位供給端にコレクタを、前記出力端子にエミッ
タを接続した第２極性の第４トランジスタとでプッシュ
プル出力回路を構成し、また入力段としてコンプリメン
タリ差動増幅器を有し、前記コンプリメンタリ差動増幅
器のどちらか一方のコレクタ出力を前記プッシュプル出
力回路の第１もしくは第２入力端子のいずれか一方に入
力し、他方の入力端子を定電流源に接続し、前記プッシ
ュプル出力回路の出力端子を、帰還回路を介して前記コ
ンプリメンタリ差動増幅器の一方の入力端子に接続して
他の一方を信号入力端子として構成されたことを特徴と
する増幅器である。
即ち本発明は、第1,第２入力端子間電圧は、第１トラン
ジスタのベース・エミッタ間電圧VBE〜0.65Vであり、第
２入力端子と出力端子は同電位となるため、前記他方の
差動入力段トランジスタのコレクタ・エミッタ間にVBE
の電位差を与えることができ、前記他方の差動入力段ト
ランジスタをサチュレーションに至らしめることなく、
第２入力端子を前記他方の差動入力段トランジスタのコ
レクタへ直接つなぐことを可能としている。また該トラ
ンジスタのコレクタ回路へ第１入力端子を入れ、プッシ
ュプル出力回路を駆動することにより、該回路の定電流
源は１個で済むようにしている。また出力端子からコン
プリメンタリ差動増幅回路へ帰還回路を設け、該回路を
種々設定することにより、回路のゲインとか周波数特性
を自由に設定できるようにしている。
ジスタのベース・エミッタ間電圧VBE〜0.65Vであり、第
２入力端子と出力端子は同電位となるため、前記他方の
差動入力段トランジスタのコレクタ・エミッタ間にVBE
の電位差を与えることができ、前記他方の差動入力段ト
ランジスタをサチュレーションに至らしめることなく、
第２入力端子を前記他方の差動入力段トランジスタのコ
レクタへ直接つなぐことを可能としている。また該トラ
ンジスタのコレクタ回路へ第１入力端子を入れ、プッシ
ュプル出力回路を駆動することにより、該回路の定電流
源は１個で済むようにしている。また出力端子からコン
プリメンタリ差動増幅回路へ帰還回路を設け、該回路を
種々設定することにより、回路のゲインとか周波数特性
を自由に設定できるようにしている。
（実施例） 以下図面を参照して本発明の実施例を説明する。第１図
はその出力回路部の原理的回路図であるが、ここで前記
従来例のものと対応する個所には同一符号を用いる。第
１図に示される如く第１入力端子IN1にエミッタを、第
２入力端子IN2にベース、コレクタを接続したPNPトラン
ジスタQ12を設け、端子IN2にベースを、高電位電源15に
コレクタを、定電流源33を介して低電位電源16にエミッ
タを接続したNPNトランジスタQ11を設け、このトランジ
スタQ11のエミッタにベースを、低電位電源16にコレク
タを、出力端OUTにエミッタを接続したPNPトランジスタ
Q3を設け、端子IN1にベースを、高電位電源15にコレク
タを、出力端OUTにエミッタを接続したNPNトランジスタ
Q4を設け、これによりプッシュプル出力回路としてい
る。
はその出力回路部の原理的回路図であるが、ここで前記
従来例のものと対応する個所には同一符号を用いる。第
１図に示される如く第１入力端子IN1にエミッタを、第
２入力端子IN2にベース、コレクタを接続したPNPトラン
ジスタQ12を設け、端子IN2にベースを、高電位電源15に
コレクタを、定電流源33を介して低電位電源16にエミッ
タを接続したNPNトランジスタQ11を設け、このトランジ
スタQ11のエミッタにベースを、低電位電源16にコレク
タを、出力端OUTにエミッタを接続したPNPトランジスタ
Q3を設け、端子IN1にベースを、高電位電源15にコレク
タを、出力端OUTにエミッタを接続したNPNトランジスタ
Q4を設け、これによりプッシュプル出力回路としてい
る。
この第１図の回路は、端子IN1,IN2間の電位差はVBE0.
65Vであり、端子IN2と出力端OUTは同電位であり、定電
流源は33の１個となっている。
65Vであり、端子IN2と出力端OUTは同電位であり、定電
流源は33の１個となっている。
第２図は、出力回路31に第１図を用いて電圧フォロア回
路とした本発明の実施例である。これは、入力段として
差動増幅器11を有し、入力端子をベースとする差動入力
段トランジスタQ1のコレクタ電流をカレントミラー回路
17の入力電流とし、カレントミラー回路17の出力電流を
入力端IN1の入力とし、出力端OUTにベースを接続した差
動入力段端子O2のコレクタ電流を入力端IN2の入力とし
ている。
路とした本発明の実施例である。これは、入力段として
差動増幅器11を有し、入力端子をベースとする差動入力
段トランジスタQ1のコレクタ電流をカレントミラー回路
17の入力電流とし、カレントミラー回路17の出力電流を
入力端IN1の入力とし、出力端OUTにベースを接続した差
動入力段端子O2のコレクタ電流を入力端IN2の入力とし
ている。
第２図では、出力端OUT（トランジスタQ2のベース）と
端子IN2が略同電位であるため、トランジスタQ2のコレ
クタ、エミッタ間にはVBEの電位差をもたせることがで
き、トランジスタQ2をサチュレーション状態に至らしめ
ずに入力端IN2をトランジスタQ2のコレクタに直接接続
することを可能にしている。
端子IN2が略同電位であるため、トランジスタQ2のコレ
クタ、エミッタ間にはVBEの電位差をもたせることがで
き、トランジスタQ2をサチュレーション状態に至らしめ
ずに入力端IN2をトランジスタQ2のコレクタに直接接続
することを可能にしている。
第２図の動作は、入力INと出力OUTが平衡状態であれ
ば、カレントミラー17の入，出力電流は等しいから、ト
ランジスタQ1,Q2のコレクタ電流は等しいはずで、トラ
ンジスタQ1,Q2のVBEは等しいはずである。従って入力IN
と出力OUTの電位は等しい。
ば、カレントミラー17の入，出力電流は等しいから、ト
ランジスタQ1,Q2のコレクタ電流は等しいはずで、トラ
ンジスタQ1,Q2のVBEは等しいはずである。従って入力IN
と出力OUTの電位は等しい。
ここで入力INの電圧がプラスに上がったとすれば、トラ
ンジスタQ1のVBEが大きくなって、トランジスタQ1のコ
レクタ電流が増大し、それがカレントミラー17で折り返
えされ、その増大電流分がトランジスタQ4,Q11のベース
に供給され、トランジスタQ11のベース電流はトランジ
スタQ3をオフさせるように働き、一方トランジスタQ4の
ベース電流は出力OUTに電流を流し出す方向に働いて、
出力端OUTの電位を上昇させる。そして入力端INと出力
端OUTの電位が一致したところで安定するものである。
入力INの電位がマイナス方向に下がったときは、上記と
は反対の動作とするものである。
ンジスタQ1のVBEが大きくなって、トランジスタQ1のコ
レクタ電流が増大し、それがカレントミラー17で折り返
えされ、その増大電流分がトランジスタQ4,Q11のベース
に供給され、トランジスタQ11のベース電流はトランジ
スタQ3をオフさせるように働き、一方トランジスタQ4の
ベース電流は出力OUTに電流を流し出す方向に働いて、
出力端OUTの電位を上昇させる。そして入力端INと出力
端OUTの電位が一致したところで安定するものである。
入力INの電位がマイナス方向に下がったときは、上記と
は反対の動作とするものである。
上記実施例には次のような利点がある。即ち第６図にお
ける出力段の電流増幅率は、 上側がhFE(NPN)倍（Q4による） 下側がhFE(PNP)倍（Q3による） 第７図の出力段電流増幅率は、 上側がhFE(PNP)×hFE(NPN)倍（Q12,Q4による） 下側がhFE(NPN)×hFE(PNP)倍（Q11,Q3による） 第１図では 上側がhFE(NPN)倍（Q4による） 下側がhFE(NPN)×hFE(PNP)倍（Q11,Q3による） 以上の結果から第７図が最も優れているように見える
が、実際のICでは、PNPトランジスタとしてラテラル構
造のトランジスタを用いるため、hFE(PNP)＜hFE(NPN)と
なり、従ってラテラルPNPのhFEを補償することが大切
で、実使用上、第７図と第１図の差はほとんどないと云
える。しかし第７図では電流源が32,33の２個必要とし
ており、第１図では定電流源が33の１つでよく、素子数
の削減化が図れる。
ける出力段の電流増幅率は、 上側がhFE(NPN)倍（Q4による） 下側がhFE(PNP)倍（Q3による） 第７図の出力段電流増幅率は、 上側がhFE(PNP)×hFE(NPN)倍（Q12,Q4による） 下側がhFE(NPN)×hFE(PNP)倍（Q11,Q3による） 第１図では 上側がhFE(NPN)倍（Q4による） 下側がhFE(NPN)×hFE(PNP)倍（Q11,Q3による） 以上の結果から第７図が最も優れているように見える
が、実際のICでは、PNPトランジスタとしてラテラル構
造のトランジスタを用いるため、hFE(PNP)＜hFE(NPN)と
なり、従ってラテラルPNPのhFEを補償することが大切
で、実使用上、第７図と第１図の差はほとんどないと云
える。しかし第７図では電流源が32,33の２個必要とし
ており、第１図では定電流源が33の１つでよく、素子数
の削減化が図れる。
第３図は本発明の他の実施例で、入力段に、PNPトラン
ジスタ18,NPNトランジスタ19,定電流源20を有したコン
プリメンタリ差動アンプ26を用いたものに、第１図を適
用した場合の例である。入力段トランジスタ19のベース
と出力端OUT間には、帰還回路25が接続される。
ジスタ18,NPNトランジスタ19,定電流源20を有したコン
プリメンタリ差動アンプ26を用いたものに、第１図を適
用した場合の例である。入力段トランジスタ19のベース
と出力端OUT間には、帰還回路25が接続される。
第３図では、入力INに対して、フィードバック端子とな
るトランジスタ19のベースは、直流的に2VBEだけ高い電
位となる。上記トランジスタ19のベースを帰還回路25を
介して出力端OUTにつなげば、帰還回路25の設定に応じ
て、ゲインとか周波数特性を自由に設定することができ
る。
るトランジスタ19のベースは、直流的に2VBEだけ高い電
位となる。上記トランジスタ19のベースを帰還回路25を
介して出力端OUTにつなげば、帰還回路25の設定に応じ
て、ゲインとか周波数特性を自由に設定することができ
る。
第４図は第３図の変形例である。第３図では低電位に対
して入力INを入力する構成としたが、第４図ではその対
称構成として、高電位に対して入力INを入力するもの
で、作用効果は第３図と同等に考えることができる。
して入力INを入力する構成としたが、第４図ではその対
称構成として、高電位に対して入力INを入力するもの
で、作用効果は第３図と同等に考えることができる。
なお本発明は実施例のみに限られず、種々の応用が可能
である。例えばダイオード接続されたトランジスタQ12
は、通常ダイオードとしても均等である。
である。例えばダイオード接続されたトランジスタQ12
は、通常ダイオードとしても均等である。
以上説明した如く本発明によれば、プッシュプル出力回
路を用いた増幅器を少ない素子数で構成することができ
る。
路を用いた増幅器を少ない素子数で構成することができ
る。
第１図は本発明の実施例の要部回路図、第２図ないし第
４図は同回路を用いた各実施例の回路図、第５図ないし
第７図は従来例の増幅回路図である。 11……差動増幅器、15,16……電源、17……カレントミ
ラー、25……帰還回路、26……コンプリメンタリ差動増
幅器、31……出力段、33……定電流源、Q1〜Q4,Q11,Q12
……トランジスタ。
４図は同回路を用いた各実施例の回路図、第５図ないし
第７図は従来例の増幅回路図である。 11……差動増幅器、15,16……電源、17……カレントミ
ラー、25……帰還回路、26……コンプリメンタリ差動増
幅器、31……出力段、33……定電流源、Q1〜Q4,Q11,Q12
……トランジスタ。
Claims (3)
- 【請求項１】第１入力端子にエミッタを、第２入力端子
にベース、コレクタを接続した第１極性の第１トランジ
スタと、前記第２入力端子にベースを、第１の電位供給
端にコレクタを、第１電流源を介して第２の電位供給端
にエミッタを接続した第２極性の第２トランジスタと、
このトランジスタのエミッタにベースを、第２の電位供
給端にコレクタを、出力端子にエミッタを接続した第１
極性の第３トランジスタと、前記第１入力端子にベース
を、第１の電位供給端にコレクタを、前記出力端子にエ
ミッタを接続した第２極性の第４トランジスタとでプッ
シュプル出力回路を構成したことを特徴とする増幅器。 - 【請求項２】第１入力端子にエミッタを、第２入力端子
にベース、コレクタを接続した第１極性の第１トランジ
スタと、前記第２入力端子にベースを、第１の電位供給
端にコレクタを、第１電流源を介して第２の電位供給端
にエミッタを接続した第２極性の第２トランジスタと、
このトランジスタのエミッタにベースを、第２の電位供
給端にコレクタを、出力端子にエミッタを接続した第１
極性の第３トランジスタと、前記第１入力端子にベース
を、第１の電位供給端にコレクタを、前記出力端子にエ
ミッタを接続した第２極性の第４トランジスタとでプッ
シュプル出力回路を構成し、また入力段として差動増幅
器を有し、該差動増幅器において一方の差動入力段素子
を構成する第５のトランジスタのコレクタ電流をカレン
トミラー回路の入力電流とし、前記カレントミラー回路
の出力電流を前記プッシュプル出力回路の第１入力端子
に入力し、前記プッシュプル出力回路の出力端子をベー
スに接続した他方の差動入力段素子を構成する第６のト
ランジスタのコレクタ電流を、前記プッシュプル出力回
路の第２入力端子に入力して、電圧フォロア回路を構成
することを特徴とする増幅器。 - 【請求項３】第１入力端子にエミッタを、第２入力端子
にベース、コレクタを接続した第１極性の第１トランジ
スタと、前記第２入力端子にベースを、第１の電位供給
端にコレクタを、第１電流源を介して第２の電位供給端
にエミッタを接続した第２極性の第２トランジスタと、
このトランジスタのエミッタにベースを、第２の電位供
給端にコレクタを、出力端子にエミッタを接続した第１
極性の第３トランジスタと、前記第１入力端子にベース
を、第１の電位供給端にコレクタを、前記出力端子にエ
ミッタを接続した第２極性の第４トランジスタとでプッ
シュプル出力回路を構成し、また入力段としてコンプリ
メンタリ差動増幅器を有し、前記コンプリメンタリ差動
増幅器のどちらか一方のコレクタ出力を前記プッシュプ
ル出力回路の第１もしくは第２入力端子のいずれか一方
に入力し、他方の入力端子を定電流源に接続し、前記プ
ッシュプル出力回路の出力端子を、帰還回路を介して前
記コンプリメンタリ差動増幅器の一方の入力端子に接続
し他の一方を信号入力端子として構成されたことを特徴
とする増幅器。
Priority Applications (5)
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|---|---|---|---|
| JP2120597A JPH0787314B2 (ja) | 1990-05-10 | 1990-05-10 | 増幅器 |
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