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JPH0783034B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0783034B2
JPH0783034B2 JP61072116A JP7211686A JPH0783034B2 JP H0783034 B2 JPH0783034 B2 JP H0783034B2 JP 61072116 A JP61072116 A JP 61072116A JP 7211686 A JP7211686 A JP 7211686A JP H0783034 B2 JPH0783034 B2 JP H0783034B2
Authority
JP
Japan
Prior art keywords
layer
film
nitride film
outermost surface
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61072116A
Other languages
English (en)
Other versions
JPS62229848A (ja
Inventor
秀光 江川
利一郎 青木
勝弥 奥村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP61072116A priority Critical patent/JPH0783034B2/ja
Priority to US07/028,386 priority patent/US4875088A/en
Publication of JPS62229848A publication Critical patent/JPS62229848A/ja
Priority to US07/380,024 priority patent/US5068709A/en
Publication of JPH0783034B2 publication Critical patent/JPH0783034B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

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    • H10W72/30—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H10W20/40—
    • H10W72/352—
    • H10W72/59—
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/915—Active solid-state devices, e.g. transistors, solid-state diodes with titanium nitride portion or region

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  • Electrodes Of Semiconductors (AREA)
  • Die Bonding (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体ペレットの裏面電極を改良した半導体装
置に関する。
（従来の技術） 一般に、素子エレメントを多数集積した半導体ペレット
と該ペレットを載置するフレームとの接着は、その接着
強度のほかに、電気的入出力端子やアースなどの電気的
な接続、及び動作発熱の放熱パスとしての機能が必要で
あり、かつ長期にわたる信頼性を備えなければならな
い。
半導体ペレットの裏面には、基板を同電位にするために
通常金属を被覆する。その構造は、例えば第５図のよう
に３層構造をもつ。図中11は半導体基板、12はＶ層（基
板接触層）、13はNi層（中間層）、14はAu層（表面層）
である。この構造において、第２層のNi膜13が裏面電極
本体として用いられる。第１層のＶ膜12はNiとSiの反応
を防止し、かつ接着を強化するための層である。また第
３層はNi酸化防止層であり、多くAu膜14が用いられる
が、ほかにAu合金膜を用いることもある。
上記のような構造を有する半導体ペレットとフレームと
を接合する場合、主に電力素子で発熱量の大きな時、半
田接合法または共晶接合法が用いられ、発熱量が少ない
場合、導電性樹脂による接合法が利用できる。
第５図において、Au層14で被覆せずに裏面最表層をNi層
13とした場合、半田マウントを行なうとNi表面に酸化膜
が形成され、導電不良を生じることが知られている。Au
層14を裏面最表層に被覆した第５図の構造の場合におい
ても、Au薄膜は多孔質のため、完全な酸化防止を行なう
にはAu膜厚は2000Å以上を必要とする。更にAuは耐湿性
に優れているが、他物質と反応し悪影響を及ぼす。Auは
半田中のSnと合金を形成するが、共晶化速度が速いため
に均一な（α＋β）共晶組織を形成し難く、脆いβ相の
分散型合金となりやすく、強度的な信頼性に欠ける。ま
たAu膜と基板Siとの反応が生じた場合、抵抗が増大す
る。また樹脂マウントの場合、酸化による不良発生が加
速される。即ち樹脂は高温ほど水分及び溶剤を分解し、
酸化を促進させるためである。
（発明が解決しようとする問題点） 以上より裏面電極膜最表層は、耐酸化性が強く、かつ他
元素との反応性の少ない導電性の物質である必要があ
る。またAuは貴金属であり、グラム当り約3000円と単価
が非常に高く、半導体製品のコストダウンに限界が生じ
るため、安価な材料が望まれている。
そこで本発明は、高い信頼性を有し、かつ安価な裏面電
極構造をもつ半導体装置を提供しようとするものであ
る。
［発明の構成］ （問題点を解決するための手段と作用） 本発明は、半導体ペレットの裏面電極最表層に、窒化金
属膜またはケイ化金属膜を具備したことを特徴とする。
そして上記窒化金属膜またはケイ化金属膜は、上記裏面
電極膜最表層に用いた場合の要望事項、即ち耐酸化性が
強く、他元素との反応性が少ない導電性の物質であるこ
と、コスト的に有利であること等を具備するものであ
る。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の断面構造図であるが、ここで第５図のも
のと対応する個所には同一符号を付して説明を省略す
る。第１図の特徴は、裏面電極膜最表面層に窒化チタン
（TiN）膜15を用いたことである。この窒化チタン膜15
はTiターゲットを用い、Ar、N2ガス（Ar:N2＝1:1）をス
パッタガスとする化成スパッタ法により1000Åの膜厚ま
で成膜した。窒化チタン膜の形成は、化成スパッタ法の
ほかに化成蒸着法、また窒化チタンターゲットを用いた
スパッタ法、あるいは蒸着法などでも可能である。
しかして本発明の実施例（第１図）、従来例（第５
図）、及び最表面に酸化防止層をもたない構造（Ni層13
/V層12構造）について、大量生産に適した半田接合法及
び樹脂接合法を用いて各々100試料を作製し、耐湿試
験、通電試験及び熱サイクル試験による信頼性試験を行
なった。この時のＶ層12、Ni層13及びAu層14は蒸着法に
より成膜し、半田はPb−５％のSn合金を、また樹脂はポ
リイミド樹脂を使用した。試験条件は、耐湿試験では2.
5気圧、湿度100％中で1000時間の試験を行ない、通電試
験は雰囲気温度125℃により1000時間の試験を行なっ
た。また熱サイクル試験は、−65℃（30分間）→200℃
（30分間）を１サイクルとして200サイクルの試験を行
なった。結果を第２図に示す。この第２図は信頼性試験
における不良発生率を示す。
この第２図の表に示されるように、窒化チタン膜15を裏
面電極膜最表層として適用した場合には、不良の発生は
皆無であり、裏面電極膜最表層に窒化チタン膜15を有す
る半導体装置は、高い信頼性が認められた。
また裏面電極最表層に窒化タングステン膜及び窒化タン
タル膜を用いて前述の信頼性試験を行なったところ、窒
化チタン膜を用いた場合と同様に不良発生は皆無であ
り、高い信頼性が認められた。
上記窒化チタン膜下層の電極膜はNi以外の金属でもよ
い。例えば第３図に示したように、Ti層16/TiN層15の構
造を裏面電極膜とすれば、工程の簡略化が図れる。
またSi表面に適当な処理を施こせば、第４図に示したよ
うに裏面電極を、窒化チタン膜15の１層にすることが可
能である。
また以上の実施例は裏面電極最表層に、窒化金属膜を用
いたが、ケイ化金属膜を用いてもよい。この場合の具体
例は、例えばチタンまたはモリブデンのケイ化物とすれ
ばよく、この場合も高い信頼性が得られるものである。
またコストに関しては、例えば窒化チタンスパッタに使
用したTiはグラム当り約100円であり、金を使用する場
合と比較して極めて経済的である。
［発明の効果］ 以上説明した如く本発明によれば、耐湿性の劣化等を阻
止した高い信頼性の半導体装置を安価に提供できるもの
である。
【図面の簡単な説明】
第１図は本発明の一実施例を示す構成図、第２図は同構
成の信頼性試験における不良発生率を示す図表、第３
図、第４図は本発明の他の実施例を示す構成図、第５図
は従来の半導体装置を示す構成図である。 11…半導体基板、12…Ｖ層、13…Ni層、15…TiN層、16
…Ti層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−94663（ＪＰ，Ａ) 特開 昭59−193036（ＪＰ，Ａ) 実開 昭59−58955（ＪＰ，Ｕ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】半導体ペレットの裏面全体に形成される多
    層電極の最表層に、導電性を有し、かつ、耐酸化性を有
    する、窒化タングステン膜、窒化タンタル膜またはケイ
    化金属膜を具備したことを特徴とする半導体装置。
  2. 【請求項２】半導体ペレットの裏面全体に形成される多
    層電極の最表層に、導電性を有し、かつ、耐酸化性及び
    耐湿性を有する窒化チタン膜を具備したことを特徴とす
    る半導体装置。
JP61072116A 1986-03-29 1986-03-29 半導体装置 Expired - Lifetime JPH0783034B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP61072116A JPH0783034B2 (ja) 1986-03-29 1986-03-29 半導体装置
US07/028,386 US4875088A (en) 1986-03-29 1987-03-20 Semiconductor device having a backplate electrode
US07/380,024 US5068709A (en) 1986-03-29 1989-07-14 Semiconductor device having a backplate electrode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61072116A JPH0783034B2 (ja) 1986-03-29 1986-03-29 半導体装置

Publications (2)

Publication Number Publication Date
JPS62229848A JPS62229848A (ja) 1987-10-08
JPH0783034B2 true JPH0783034B2 (ja) 1995-09-06

Family

ID=13480065

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61072116A Expired - Lifetime JPH0783034B2 (ja) 1986-03-29 1986-03-29 半導体装置

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JP (1) JPH0783034B2 (ja)

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US4875088A (en) 1989-10-17
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