JPH0773111B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH0773111B2 JPH0773111B2 JP61188246A JP18824686A JPH0773111B2 JP H0773111 B2 JPH0773111 B2 JP H0773111B2 JP 61188246 A JP61188246 A JP 61188246A JP 18824686 A JP18824686 A JP 18824686A JP H0773111 B2 JPH0773111 B2 JP H0773111B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電気的接続領域と配線層とが導電層を介して
電気的に接続されている半導体装置に関するものであ
る。Description: TECHNICAL FIELD The present invention relates to a semiconductor device in which an electrical connection region and a wiring layer are electrically connected via a conductive layer.
〔発明の概要〕 本発明は、上記の様な半導体装置において、互いに隣接
している電気的接続領域のうちの一方に対応している導
電層と他方に対応している導電層とを層間絶縁膜を介し
て互いに異なる層に形成することによって、高集積化が
可能である様にしたものである。SUMMARY OF THE INVENTION The present invention provides interlayer insulation between a conductive layer corresponding to one of adjacent electrical connection regions and a conductive layer corresponding to the other in the semiconductor device as described above. By forming different layers through the film, high integration is possible.
第３図は、高抵抗負荷型MOS-SRAMのメモリセルの一従来
例を示している。この一従来例のメモリセルは、トラン
ジスタ11、12及び高抵抗負荷13、14を有するデータ保持
部15とトランジスタ16、17を有するデータ転送部18とか
ら成っている。FIG. 3 shows a conventional example of a high resistance load type MOS-SRAM memory cell. The memory cell of the conventional example is composed of a data holding unit 15 having transistors 11 and 12 and high resistance loads 13 and 14, and a data transfer unit 18 having transistors 16 and 17.
高抵抗負荷型MOS-SRAMのメモリセルにはこの他にもいく
つかの型があるが、何れの型のセルもデータ保持部とデ
ータ転送部とに分けられる。そして、セルの形の違いは
データ保持部の違いであり、データ転送部の形は何れの
型のセルでも同じ様になっている。There are several other types of memory cells of the high resistance load type MOS-SRAM, and each type of cell is divided into a data holding unit and a data transfer unit. The difference in cell shape is the difference in the data holding section, and the shape of the data transfer section is the same in any type of cell.
即ち、第１層目の多結晶Si層から成るワード線21がデー
タ転送用のトランジスタ16、17のゲート電極を兼用して
おり、Al層から成るビット線（図示せず）とトランジス
タ16、17の一方のソース・ドレイン領域16a、17aとがコ
ンタクト窓22、23を介して電気的に接続されている。な
おビット線は、ワード線21と直交し且つ高抵抗負荷13、
14に沿う様に延びている。That is, the word line 21 formed of the first-layer polycrystalline Si layer also serves as the gate electrodes of the transistors 16 and 17 for data transfer, and the bit line (not shown) formed of the Al layer and the transistors 16 and 17 are formed. One of the source / drain regions 16a, 17a is electrically connected via the contact windows 22, 23. The bit line is orthogonal to the word line 21 and has a high resistance load 13,
It extends along 14.
ところでデータ保持部15においては、その形が複雑なた
めに、セルの縮小化に工夫の余地がある。これに対して
データ転送部18においては、その形が単純であるがため
に、セルの縮小化つまり高集積化に工夫の余地が無く、
逆に高集積化のネックになっている。By the way, in the data holding unit 15, since the shape is complicated, there is room to devise to reduce the size of the cell. On the other hand, in the data transfer unit 18, since its shape is simple, there is no room for devising the reduction of cells, that is, high integration,
On the contrary, it is a bottleneck for high integration.
これは、第３図に示す様に、コンタクト窓22、23形成用
のマスクの合せずれに対する余裕を、ソース・ドレイン
領域16a、17aに確保する必要があるためである。そし
て、ビット線を構成しているAl層は積層構造の最上層に
形成されるのが一般的であるので、Al層とソース・ドレ
イン領域16a、17aとの間には多数の層が介在している。
このためにコンタクト窓22、23形成用のマスクの合せず
れがどうしても大きくなり、従って、ソース・ドレイン
領域16a、17aに大きな余裕を確保する必要があるためで
ある。This is because it is necessary to secure a margin for misalignment of the masks for forming the contact windows 22 and 23 in the source / drain regions 16a and 17a as shown in FIG. Since the Al layer forming the bit line is generally formed as the uppermost layer of the laminated structure, many layers are interposed between the Al layer and the source / drain regions 16a and 17a. ing.
For this reason, the misalignment of the masks for forming the contact windows 22 and 23 is inevitably large, and therefore it is necessary to secure a large margin in the source / drain regions 16a and 17a.
そこで、第３図に示す様に、ソース・ドレイン領域16
a、17aとビット線を構成しているAl層との間に第２層目
の多結晶Si層から成る導電層24、25を形成し、この導電
層24、25を介してソース・ドレイン領域16a、17aとビッ
ト線とを接続することが考えられている。Therefore, as shown in FIG. 3, the source / drain region 16
Conductive layers 24 and 25 composed of a second-layer polycrystalline Si layer are formed between a and 17a and the Al layer forming the bit line, and the source / drain regions are formed through the conductive layers 24 and 25. It is considered to connect 16a and 17a to the bit line.
この様にすれば、導電層24、25とソース・ドレイン領域
16a、17aとの間に介在している層の数が少ないので、マ
スクの合せずれに対してソース・ドレイン領域16a、17a
に確保すべき余裕も小さくてよい。By doing this, the conductive layers 24 and 25 and the source / drain regions are formed.
Since the number of layers interposed between 16a and 17a is small, the source / drain regions 16a and 17a are not affected by mask misalignment.
The margin that should be secured at the same time may be small.
ところで、ソース・ドレイン領域16a、17aに確保すべき
余裕を上述の様に小さくすることができれば、ワード線
21と直交する方向ではセルを縮小化することができる。
これは、コンタクト窓22、23をワード線21へもっと近付
けることができるためである。By the way, if the margin to be secured in the source / drain regions 16a and 17a can be reduced as described above, the word line
The cells can be reduced in the direction orthogonal to 21.
This is because the contact windows 22 and 23 can be brought closer to the word line 21.
しかしワード線21に沿う方向では、セルを縮小化するこ
とができない。これは、互いに隣接しているソース・ド
レイン領域16aと17aとに対応している導電層24と25との
間の電気的影響を排除するために、両者の間に所定の間
隔ｄを確保する必要があるためである。従って、導電層
24、25を形成してもセルの集積度をあまり高めることが
できない。However, the cell cannot be reduced in the direction along the word line 21. This secures a predetermined distance d between the conductive layers 24 and 25 corresponding to the source / drain regions 16a and 17a which are adjacent to each other, in order to eliminate an electrical influence therebetween. This is because it is necessary. Therefore, the conductive layer
Even if 24 and 25 are formed, the degree of integration of cells cannot be increased so much.
本発明による半導体装置では、互いに隣接している電気
的接続領域16a、17aのうちの一方に対応している導電層
24と他方に対応している導電層26とが層間絶縁膜32を介
して互いに異なる層に形成されている。In the semiconductor device according to the present invention, the conductive layer corresponding to one of the electrical connection regions 16a and 17a adjacent to each other.
24 and a conductive layer 26 corresponding to the other are formed in different layers via an interlayer insulating film 32.
本発明による半導体装置では、互いに隣接している電気
的接続領域16a、17aのうちの一方に対応している導電層
24と他方に対応している導電層26との間に平面的な間隔
を確保しなくても、これらの導電層24、26同士が電気的
に影響し合うことはない。In the semiconductor device according to the present invention, the conductive layer corresponding to one of the electrical connection regions 16a and 17a adjacent to each other.
Even if a planar space is not secured between 24 and the conductive layer 26 corresponding to the other, the conductive layers 24 and 26 do not electrically influence each other.
しかし、電気的接続領域16a、17aと配線層36、37とが導
電層24、26を介して電気的に接続されており、導電層2
4、26から電気的接続領域16a、17aまでの距離は配線層3
6、37から電気的接続領域16a、17aまでの距離よりも短
い。従って、配線層36、37の位置合せのために電気的接
続領域16a、17aに必要とされる余裕が少なくてよい。However, the electrical connection regions 16a, 17a and the wiring layers 36, 37 are electrically connected via the conductive layers 24, 26, and the conductive layer 2
The distance from 4, 26 to the electrical connection areas 16a, 17a is the wiring layer 3
It is shorter than the distance from 6, 37 to the electrical connection areas 16a, 17a. Therefore, the margin required for the electrical connection regions 16a and 17a for the alignment of the wiring layers 36 and 37 may be small.
以下、高抵抗負荷型MOS-SRAMのメモリセルに適用した本
発明の一実施例を、第１図及び第２図を参照しながら説
明する。An embodiment of the present invention applied to a memory cell of a high resistance load type MOS-SRAM will be described below with reference to FIGS. 1 and 2.
本実施例は、ソース・ドレイン領域16aのための導電層2
4が第２層目の多結晶Si層によって形成されているのに
対して、ソース・ドレイン領域17aのための導電層26が
第３層目の多結晶Si層によって形成されていることを除
いて、既述の一従来例と実質的に同様の構成を有してい
る。In this embodiment, the conductive layer 2 for the source / drain region 16a is used.
4 is formed by the second-layer polycrystalline Si layer, while the conductive layer 26 for the source / drain region 17a is formed by the third-layer polycrystalline Si layer. Thus, it has substantially the same configuration as the above-mentioned conventional example.
この様な本実施例を製造するためには、まず、第１層目
の多結晶Si層をパターニングすることによってワード線
21等を形成し、更に、ｐ型のSi基板27中へｎ型の不純物
を拡散させることによってソース・ドレイン領域16a、1
7a等を形成する。In order to manufacture this embodiment, the word line is formed by first patterning the first-layer polycrystalline Si layer.
21 and the like, and by further diffusing an n-type impurity into the p-type Si substrate 27, the source / drain regions 16a, 16a, 1
7a etc. are formed.
次に、SiO2から成る層間絶縁膜31をSi基板27上に成長さ
せ、この層間絶縁膜31にコンタクト窓22を開孔する。そ
して、この状態で層間絶縁膜31上に第２層目の多結晶Si
層を成長させ、この多結晶Si層をパターニングすること
によって導電層24等を形成する。Next, the interlayer insulating film 31 made of SiO 2 is grown on the Si substrate 27, and the contact window 22 is opened in the interlayer insulating film 31. Then, in this state, the second-layer polycrystalline Si is formed on the interlayer insulating film 31.
A conductive layer 24 and the like are formed by growing a layer and patterning this polycrystalline Si layer.
次に、SiO2から成る層間絶縁膜32を導電層24や層間絶縁
膜31上に成長させ、層間絶縁膜32、31にコンタクト窓23
を開孔する。そして、この状態で層間絶縁膜32上に第３
層目の多結晶Si層を成長させ、この多結晶Si層をパター
ニングすることによって導電層26等を形成する。Next, the interlayer insulating film 32 made of SiO 2 is grown on the conductive layer 24 and the interlayer insulating film 31, and the contact windows 23 are formed on the interlayer insulating films 32 and 31.
To open a hole. Then, in this state, a third film is formed on the interlayer insulating film 32.
The conductive layer 26 and the like are formed by growing a polycrystalline Si layer of the first layer and patterning this polycrystalline Si layer.
次に、SiO2から成る層間絶縁膜33を導電層26や層間絶縁
膜32上に成長させ、層間絶縁膜33、32に電極窓34、35を
開孔する。そして、この状態で層間絶縁膜33上にAl層を
蒸着させ、このAl層をパターニングすることによってビ
ット線36、37を形成する。Next, an interlayer insulating film 33 made of SiO 2 is grown on the conductive layer 26 and the interlayer insulating film 32, and electrode windows 34 and 35 are opened in the interlayer insulating films 33 and 32. Then, in this state, an Al layer is vapor-deposited on the interlayer insulating film 33, and the Al layer is patterned to form the bit lines 36 and 37.
この様な本実施例では、互いに隣接しているソース・ド
レイン領域16aと17aとに対応している導電層24と26と
が、層間絶縁膜32を介して互いに異なる層に形成されて
いる。従って、第１図からも明らかな様に、導電層24と
26との間に平面的な間隔を確保しなくても、導電層24と
26とが電気的に影響し合うことはない。In this embodiment, the conductive layers 24 and 26 corresponding to the source / drain regions 16a and 17a adjacent to each other are formed in different layers via the interlayer insulating film 32. Therefore, as is clear from FIG. 1, the conductive layer 24 and
Even if a flat space is not provided between the conductive layer 24 and
26 does not affect each other electrically.
第２図には隣接するセルに属する導電層24、26も示され
ているが、この第２図からも明らかな様に、同一セル内
のみならず隣接セル同士についても、互いに隣接してい
るソース・ドレイン領域のうちの一方に対応している導
電層と他方に対応している導電層とが、層間絶縁膜を介
して互いに異なる層に形成されている。Although the conductive layers 24 and 26 belonging to the adjacent cells are also shown in FIG. 2, as is apparent from FIG. 2, not only in the same cell but also in the adjacent cells, they are adjacent to each other. A conductive layer corresponding to one of the source / drain regions and a conductive layer corresponding to the other are formed in different layers via an interlayer insulating film.
なお、第１図及び第２図では導電層24、26が十分に大き
く表わされており、実際にはもっと小さくてよい。ま
た、導電層26は第３層目の多結晶Si層によって形成され
ているが、第３層目の多結晶Si層はデータ保持部15でも
使用される場合があり、その場合には工程が特に増加す
ることはない。It should be noted that the conductive layers 24, 26 are shown large enough in FIGS. 1 and 2 and may actually be smaller. Further, the conductive layer 26 is formed by the third-layer polycrystalline Si layer, but the third-layer polycrystalline Si layer may be used in the data holding unit 15 as well. There is no particular increase.
この様な本実施例では、ワード線21と直交する方向のみ
ならずワード線21に沿う方向においてもセルを縮小化す
ることができるので、セルの集積度を大巾に高めること
ができる。In this embodiment, since the cells can be downsized not only in the direction orthogonal to the word line 21 but also in the direction along the word line 21, the degree of integration of the cells can be greatly increased.
また、ビット線36、37の取出し部分にもパターニング上
の余裕ができるので、歩留り向上や信頼性向上をも期待
することができる。In addition, since a margin for patterning can be provided in the extraction portion of the bit lines 36 and 37, it is possible to expect an improvement in yield and an improvement in reliability.
なお、上述の実施例は本発明を高抵抗負荷型MOS-SRAMに
適用したものであるが、本発明は高抵抗負荷型MOS-SRAM
以外の半導体装置にも適用することができる。In addition, although the above-mentioned embodiment applies the present invention to the high resistance load type MOS-SRAM, the present invention is applied to the high resistance load type MOS-SRAM.
It can also be applied to other semiconductor devices.
本発明による半導体装置では、配線層の位置合せのため
に電気的接続領域に必要とされる余裕が少なくてよく、
しかも導電層同士の間に平面的な間隔を確保する必要が
ないので、高集積化が可能である。In the semiconductor device according to the present invention, the margin required for the electrical connection region for aligning the wiring layers may be small,
Moreover, since it is not necessary to secure a planar space between the conductive layers, high integration is possible.
第１図及び第２図は本発明の一実施例を示しており、第
１図は第２図のＩ−Ｉ線における断面図、第２図は平面
図である。 第３図は本発明の一従来例を示す平面図である。 なお、図面に用いた符号において、 16a,17a……ソース・ドレイン領域 24,26……導電層 32……層間絶縁膜 36,37……ビット線 である。1 and 2 show an embodiment of the present invention. FIG. 1 is a sectional view taken along the line II of FIG. 2, and FIG. 2 is a plan view. FIG. 3 is a plan view showing a conventional example of the present invention. In the reference numerals used in the drawings, 16a, 17a ... Source / drain regions 24, 26 ... Conductive layer 32 ... Interlayer insulating film 36, 37 ... Bit line.
Claims (1)
層と配線層とが積層されており、前記電気的接続領域と
前記配線層とが前記導電層を介して電気的に接続されて
いる半導体装置において、 互いに隣接している前記電気的接続領域のうちの一方に
対応している前記導電層と他方に対応している前記導電
層とが層間絶縁膜を介して互いに異なる層に形成されて
いることを特徴とする半導体装置。1. A conductive layer and a wiring layer are stacked for each of a plurality of electrical connection regions, and the electrical connection region and the wiring layer are electrically connected via the conductive layer. In the semiconductor device, the conductive layer corresponding to one of the electrical connection regions adjacent to each other and the conductive layer corresponding to the other are formed in different layers via an interlayer insulating film. A semiconductor device characterized by being formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61188246A JPH0773111B2 (en) | 1986-08-11 | 1986-08-11 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61188246A JPH0773111B2 (en) | 1986-08-11 | 1986-08-11 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6344743A JPS6344743A (en) | 1988-02-25 |
| JPH0773111B2 true JPH0773111B2 (en) | 1995-08-02 |
Family
ID=16220339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61188246A Expired - Fee Related JPH0773111B2 (en) | 1986-08-11 | 1986-08-11 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773111B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281838A (en) * | 1990-03-13 | 1994-01-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having contact between wiring layer and impurity region |
| CA2271035A1 (en) | 1996-11-14 | 1998-05-22 | Atsunori Aramata | Process for the preparation of prostaglandins |
| US6437425B1 (en) * | 2000-01-18 | 2002-08-20 | Agere Systems Guardian Corp | Semiconductor devices which utilize low K dielectrics |
-
1986
- 1986-08-11 JP JP61188246A patent/JPH0773111B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6344743A (en) | 1988-02-25 |
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Legal Events
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