JPH0770685B2 - 相補形ｍｉｓ半導体集積回路 - Google Patents
相補形ｍｉｓ半導体集積回路Info
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- JPH0770685B2 JPH0770685B2 JP60087632A JP8763285A JPH0770685B2 JP H0770685 B2 JPH0770685 B2 JP H0770685B2 JP 60087632 A JP60087632 A JP 60087632A JP 8763285 A JP8763285 A JP 8763285A JP H0770685 B2 JPH0770685 B2 JP H0770685B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/857—Complementary IGFETs, e.g. CMOS comprising an N-type well but not a P-type well
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、放射線耐性の高い相補形MIS（Metal-Insulat
or-Semiconductor）半導体集積回路に関するものであ
る。
or-Semiconductor）半導体集積回路に関するものであ
る。
従来、この種の半導体集積回路においては、厚いフィー
ルド酸化膜を用いて素子間分離を行なっていた。
ルド酸化膜を用いて素子間分離を行なっていた。
ところがこのような装置に電子線などの放射線が照射さ
れた場合には、放射線照射によって発生する酸化膜中の
電荷や酸化膜−半導体基板界面準位によってフラットバ
ンド電圧が顕著に変動し、素子間分離の機能が著しく損
なわれ、そのためいわゆるトータル・ドーズ耐量が低く
なるという欠点があった。
れた場合には、放射線照射によって発生する酸化膜中の
電荷や酸化膜−半導体基板界面準位によってフラットバ
ンド電圧が顕著に変動し、素子間分離の機能が著しく損
なわれ、そのためいわゆるトータル・ドーズ耐量が低く
なるという欠点があった。
さらに、宇宙環境下においては、高エネルギーの重粒子
が存在し、その重粒子が半導体集積回路に入射た際に半
導体領域内に多量の電子−正孔対を発生させるが、相補
形MIS半導体集積回路においては、この発生電荷がトリ
ガとなってラッチアップが生じ、そのため回路機能が失
われたり、素子が破損したりするという問題がある。
が存在し、その重粒子が半導体集積回路に入射た際に半
導体領域内に多量の電子−正孔対を発生させるが、相補
形MIS半導体集積回路においては、この発生電荷がトリ
ガとなってラッチアップが生じ、そのため回路機能が失
われたり、素子が破損したりするという問題がある。
上記のラッチアップを防止するには、拡散層とウェル間
隔を充分離す必要があり、そのため、ラッチアップ耐性
を高くすると集積密度を大きくすることが困難になり、
従ってラッチアップ耐性が高く、しかも高集積密度の半
導体集積回路を実現することは困難であった。
隔を充分離す必要があり、そのため、ラッチアップ耐性
を高くすると集積密度を大きくすることが困難になり、
従ってラッチアップ耐性が高く、しかも高集積密度の半
導体集積回路を実現することは困難であった。
また、この解決策として低抵抗基板とその上に成長させ
たエピタキシャル層とを利用し、寄生抵抗を低くするこ
とによってラッチアップ耐性を向上させる方法も考えら
えるが、その効果は充分ではなく、またこの方法を用い
たとしても厚いフィールド酸化膜を用いている従来の素
子間分離技術では、トータル・ドーズ耐量は依然として
低いという問題があった。
たエピタキシャル層とを利用し、寄生抵抗を低くするこ
とによってラッチアップ耐性を向上させる方法も考えら
えるが、その効果は充分ではなく、またこの方法を用い
たとしても厚いフィールド酸化膜を用いている従来の素
子間分離技術では、トータル・ドーズ耐量は依然として
低いという問題があった。
本発明は、上記のごとき従来技術の問題点を解決するた
めになされたものであり、トータル・ドーズ耐量とラッ
チアップ耐性との両者を向上させた相補形MIS半導体集
積回路を提供することを目的とするものである。
めになされたものであり、トータル・ドーズ耐量とラッ
チアップ耐性との両者を向上させた相補形MIS半導体集
積回路を提供することを目的とするものである。
上記の目的を達成するため本発明においては、第１の導
電型の半導体素子形成領域上に形成されたMIS構造の第
２の導電型のゲート電極と上記第１の導電型の半導体素
子形成領域上の素子分離領域に形成され、かつ第１の所
定電圧が印加されたMIS構造の第１の導電型のシールド
プレート電極（シールドプレート電極の詳細は後述す
る）と、第２の導電型の半導体素子形成領域上に形成さ
れたMIS構造の第１の導電型のゲート電極と上記第２の
導電型の半導体素子形成領域上の素子分離領域に形成さ
れ、かつ第２の所定電圧が印加されたMIS構造の第２の
導電型のシールドプレート電極とを備えた構成としてい
る。
電型の半導体素子形成領域上に形成されたMIS構造の第
２の導電型のゲート電極と上記第１の導電型の半導体素
子形成領域上の素子分離領域に形成され、かつ第１の所
定電圧が印加されたMIS構造の第１の導電型のシールド
プレート電極（シールドプレート電極の詳細は後述す
る）と、第２の導電型の半導体素子形成領域上に形成さ
れたMIS構造の第１の導電型のゲート電極と上記第２の
導電型の半導体素子形成領域上の素子分離領域に形成さ
れ、かつ第２の所定電圧が印加されたMIS構造の第２の
導電型のシールドプレート電極とを備えた構成としてい
る。
上記のように、半導体素子形成領域上に形成した第１の
導電型のシールドプレート電極と第２の導電型のシール
ドプレート電極とにそれぞれ異なった所定電圧を印加す
ることにより、各半導体領域が反転層を形成するのを防
ぐことができ、フィールド酸化膜を薄くすることが可能
となるので、トータル・ドーズ耐量を向上させることが
できる。
導電型のシールドプレート電極と第２の導電型のシール
ドプレート電極とにそれぞれ異なった所定電圧を印加す
ることにより、各半導体領域が反転層を形成するのを防
ぐことができ、フィールド酸化膜を薄くすることが可能
となるので、トータル・ドーズ耐量を向上させることが
できる。
また、本発明においては、上記の構成に加えて半導体素
子形成領域内の素子分離領域の所定部分に溝を形成し、
その溝の少なくとも内壁面に絶縁体を配設するように構
成している。
子形成領域内の素子分離領域の所定部分に溝を形成し、
その溝の少なくとも内壁面に絶縁体を配設するように構
成している。
上記のように構成することにより、トータル・ドーズ耐
量が向上すると共に、各素子と素子間に形成される寄生
トランジスタとの間が上記の溝で遮られ、寄生トランジ
スタ間の正帰還作用が妨げられるため、ラッチアップ耐
性を向上させることができるという効果も得られる。
量が向上すると共に、各素子と素子間に形成される寄生
トランジスタとの間が上記の溝で遮られ、寄生トランジ
スタ間の正帰還作用が妨げられるため、ラッチアップ耐
性を向上させることができるという効果も得られる。
また、本発明においては、上記の構成に加えて上記の溝
の中に絶縁膜と溝電極とを設け、かつ、半導体素子形成
領域内の溝の開口部周辺の所定領域に拡散層を形成し、
上記溝電極と上記シールドプレート電極と上記拡散層と
を電気的に接続するように構成している。
の中に絶縁膜と溝電極とを設け、かつ、半導体素子形成
領域内の溝の開口部周辺の所定領域に拡散層を形成し、
上記溝電極と上記シールドプレート電極と上記拡散層と
を電気的に接続するように構成している。
上記のように構成することにより、トータル・ドーズ耐
量とラッチアップ耐性が向上すると共に上記の溝電極と
拡散層とが同電位になるため、絶縁膜の絶縁耐性に起因
する問題が防止され、また、電子線等の放射線照射によ
って絶縁膜内に正電荷が発生し、この電荷によって溝周
囲に反転層が形成された場合に、この反転層と上記の拡
散層とが同電位になるため、反転層と溝電極とに挟まれ
た絶縁膜に電位差が生じることがなく、この部分の絶縁
膜の絶縁耐性に起因する問題も防止されるという効果が
得られる。
量とラッチアップ耐性が向上すると共に上記の溝電極と
拡散層とが同電位になるため、絶縁膜の絶縁耐性に起因
する問題が防止され、また、電子線等の放射線照射によ
って絶縁膜内に正電荷が発生し、この電荷によって溝周
囲に反転層が形成された場合に、この反転層と上記の拡
散層とが同電位になるため、反転層と溝電極とに挟まれ
た絶縁膜に電位差が生じることがなく、この部分の絶縁
膜の絶縁耐性に起因する問題も防止されるという効果が
得られる。
第１図は、本発明の前提となる第１の構造の断面図であ
る。
る。
第１図において、１はｐ型の半導体素子形成領域、２は
ｎ型の半導体素子形成領域、３はゲート酸化膜である。
ｎ型の半導体素子形成領域、３はゲート酸化膜である。
また、４はｐ型のポリシリコンで形成されたｐ型シール
ドプレート電極、５はｎ型のポリシリコンで形成された
ｎ型シールドプレート電極、６はｎ型のポリシリコンで
形成されたｎ型ゲート電極であり、ｎチャネルMOSFETの
ゲート電極となる。又、７はｐ型のポリシリコンで形成
されたｐ型ゲート電極であり、ｐチャネルMOSFETのゲー
ト電極となる。また、８はn+拡散層、９はp+拡散層であ
り、V0，V1，V2は所定電圧を示す。
ドプレート電極、５はｎ型のポリシリコンで形成された
ｎ型シールドプレート電極、６はｎ型のポリシリコンで
形成されたｎ型ゲート電極であり、ｎチャネルMOSFETの
ゲート電極となる。又、７はｐ型のポリシリコンで形成
されたｐ型ゲート電極であり、ｐチャネルMOSFETのゲー
ト電極となる。また、８はn+拡散層、９はp+拡散層であ
り、V0，V1，V2は所定電圧を示す。
なお、V1とV2は異なった値の電圧であり、例えば、V1を
0Vとした場合には、V2は電源電圧Vccとする。
0Vとした場合には、V2は電源電圧Vccとする。
逆に、V1を電源電圧Vccとした場合には、V2を0Vとす
る。
る。
なお、V0は、一般にV2と等しい値にするが、異なった値
でもよい。
でもよい。
上記のように、第１図の装置においては、ｎ型の半導体
素子形成領域２上の素子分離領域に第１の所定電圧V1が
印加されたｎ型シールドプレート電極５がMIS構造で形
成され、また、ｐ型の半導体素子形成領域１上の素子分
離領域には、第２の所定電圧V2が印加されたｐ型シール
ドプレート電極４がMIS構造で形成されている。
素子形成領域２上の素子分離領域に第１の所定電圧V1が
印加されたｎ型シールドプレート電極５がMIS構造で形
成され、また、ｐ型の半導体素子形成領域１上の素子分
離領域には、第２の所定電圧V2が印加されたｐ型シール
ドプレート電極４がMIS構造で形成されている。
上記のように、素子分離領域に所定の電圧を印加した電
極をMIS構造で形成する方法をシールドプレート法と名
づけ、このMIS構造の電極をシールドプレート電極と名
づける。
極をMIS構造で形成する方法をシールドプレート法と名
づけ、このMIS構造の電極をシールドプレート電極と名
づける。
上記のように構成し、第１の所定電圧V1と第２の所定電
圧V2として異なった値の電圧を印加することにより、ｎ
型の半導体領域及びｐ型の半導体領域が反転層を形成す
るのを防ぐことができる。
圧V2として異なった値の電圧を印加することにより、ｎ
型の半導体領域及びｐ型の半導体領域が反転層を形成す
るのを防ぐことができる。
そのため、絶縁膜である酸化膜（ゲート酸化膜３）を数
百Å以下にまで薄くすることが可能となり、従って、放
射線に対するトータル・ドーズ耐量を向上させることが
できる。
百Å以下にまで薄くすることが可能となり、従って、放
射線に対するトータル・ドーズ耐量を向上させることが
できる。
さらに、第１図の構成においては、ｎ型の半導体素子形
成領域２上に形成されたシールドプレート電極５は、ｎ
型のポリシリコンで形成され、ｐ型の半導体素子形成領
域１上に形成されたシールドプレート電極４は、ｐ型の
ポリシリコンで形成され、また、ｎ型の半導体素子形成
領域２上に形成されたｐチャネルMOSFETのゲート電極７
はｐ型のポリシリコンで形成され、ｐ型の半導体素子形
成領域１上に形成されたｎチャネルMOSFETのゲート電極
６はｎ型のポリシリコンで形成されている。
成領域２上に形成されたシールドプレート電極５は、ｎ
型のポリシリコンで形成され、ｐ型の半導体素子形成領
域１上に形成されたシールドプレート電極４は、ｐ型の
ポリシリコンで形成され、また、ｎ型の半導体素子形成
領域２上に形成されたｐチャネルMOSFETのゲート電極７
はｐ型のポリシリコンで形成され、ｐ型の半導体素子形
成領域１上に形成されたｎチャネルMOSFETのゲート電極
６はｎ型のポリシリコンで形成されている。
上記のように、MOSFETとシールドプレート電極との電極
材料であるポリシリコンの導電型を使い分けることによ
り、例えば、シールドプレート部と能動素子のゲート絶
縁膜の厚さを同一にしても、各々の電極と半導体素子形
成領域との仕事関数差の効果によって、ｎ型半導体素子
形成領域ではシールドプレート部の閾値電圧はＰチャン
ネルMOSFETのそれよりも約1V小さくなり、また、Ｐ型の
半導体素子形成領域ではシールドプレート部の閾値電圧
はｎチャネルMOSFETのそれより約1V大きくなるため、シ
ールドプレート部下の半導体素子形成領域へのチャンネ
ルストップ層濃度を小さくするか或はチャンネルストッ
プ層を不必要にすることが可能となる。
材料であるポリシリコンの導電型を使い分けることによ
り、例えば、シールドプレート部と能動素子のゲート絶
縁膜の厚さを同一にしても、各々の電極と半導体素子形
成領域との仕事関数差の効果によって、ｎ型半導体素子
形成領域ではシールドプレート部の閾値電圧はＰチャン
ネルMOSFETのそれよりも約1V小さくなり、また、Ｐ型の
半導体素子形成領域ではシールドプレート部の閾値電圧
はｎチャネルMOSFETのそれより約1V大きくなるため、シ
ールドプレート部下の半導体素子形成領域へのチャンネ
ルストップ層濃度を小さくするか或はチャンネルストッ
プ層を不必要にすることが可能となる。
なお、上記のように、シールドプレート電極とMOSFETの
電極材料としてポリシリコンを用い、その導電型を使い
分けることなく同一導電型のポリシリコンを用いた場合
であってもシールドプレート部下の半導体素子形成領域
へのチャンネルストップ層の濃度低減、或はそれを省略
できるという利点は失われるものの、トータル・ドーズ
耐量の向上効果に対する利点があることは明らかであ
る。
電極材料としてポリシリコンを用い、その導電型を使い
分けることなく同一導電型のポリシリコンを用いた場合
であってもシールドプレート部下の半導体素子形成領域
へのチャンネルストップ層の濃度低減、或はそれを省略
できるという利点は失われるものの、トータル・ドーズ
耐量の向上効果に対する利点があることは明らかであ
る。
次に、第２図は、本発明の前提となる第２の構造の断面
図であり、第１図と同符号は同一物を示す。
図であり、第１図と同符号は同一物を示す。
第２図において、10はp+拡散層、11はn+拡散層、12はシ
ールドプレート電極直下のゲート酸化膜の一部を除去し
たコンタクトホールである。
ールドプレート電極直下のゲート酸化膜の一部を除去し
たコンタクトホールである。
通常、半導体素子形成領域の電位を固定するために、第
２図に示す10,11のような拡散層を形成し、半導体表面
の電極と接続して電圧を印加することが行なわれる。
２図に示す10,11のような拡散層を形成し、半導体表面
の電極と接続して電圧を印加することが行なわれる。
本発明においては、半導体素子形成領域の導電型に応じ
てシールドプレート電極のポリシリコンの導電型を使い
分けることにより、拡散層10,11を特別な方法、例えば
イオン注入等を用いて形成する必要はなくなる。
てシールドプレート電極のポリシリコンの導電型を使い
分けることにより、拡散層10,11を特別な方法、例えば
イオン注入等を用いて形成する必要はなくなる。
すなわち、ゲート酸化膜３の一部にコンタクトホール12
を形成し、シールドプレート電極４及び５を形成すれ
ば、その後のプロセスに含まれる工程、例えばソース・
ドレイン形成工程の熱処理によって、シールドプレート
電極から半導体素子形成領域内に不純物拡散が行なわ
れ、拡散層10,11が形成される。
を形成し、シールドプレート電極４及び５を形成すれ
ば、その後のプロセスに含まれる工程、例えばソース・
ドレイン形成工程の熱処理によって、シールドプレート
電極から半導体素子形成領域内に不純物拡散が行なわ
れ、拡散層10,11が形成される。
さらに第２図においては、p+拡散層10を設けることによ
ってｐ型の半導体素子形成領域１とｐ型シールドプレー
ト電極４とが電気的に接続されるので、ｐ型の半導体素
子形成領域１（半導体基板）の裏面から第２の所定電圧
V2を印加すれば、p+拡散層10を介してｐ型シールドプレ
ート電極４に電圧が供給されるため、半導体素子表面か
らのｐ型シールドプレート電極４への電圧印加は不必要
となる。
ってｐ型の半導体素子形成領域１とｐ型シールドプレー
ト電極４とが電気的に接続されるので、ｐ型の半導体素
子形成領域１（半導体基板）の裏面から第２の所定電圧
V2を印加すれば、p+拡散層10を介してｐ型シールドプレ
ート電極４に電圧が供給されるため、半導体素子表面か
らのｐ型シールドプレート電極４への電圧印加は不必要
となる。
そのため、配線が不要となるので、集積回路をさらに高
密度化することが可能になるという効果もある。
密度化することが可能になるという効果もある。
次に、第３図は、本発明の前提となる第３の構造の断面
図であり、前記第１図と同符号は同一物を示す。
図であり、前記第１図と同符号は同一物を示す。
第３図において、13はｎ型の半導体素子形成領域２（ｎ
ウェル）周囲に形成した溝であり、13′は溝13内に埋込
まれた絶縁体である。また、14は高不純物濃度領域であ
る。
ウェル）周囲に形成した溝であり、13′は溝13内に埋込
まれた絶縁体である。また、14は高不純物濃度領域であ
る。
第３図の素子は、例えば高不純物濃度の半導体基板を高
不純物濃度領域14として用い、その上に形成したエピタ
キシャル成長層をｐ型の半導体素子形成領域１及びｎ型
の半導体素子形成領域２として用いる。
不純物濃度領域14として用い、その上に形成したエピタ
キシャル成長層をｐ型の半導体素子形成領域１及びｎ型
の半導体素子形成領域２として用いる。
第３図の構成においては、n+拡散層8,p型の半導体素子
形成領域１、ｎ型の半導体素子形成領域２及び高不純物
濃度領域14で形成される寄生の横型npnトランジスタ
と、p+拡散層９、ｎ型の半導体素子形成領域２、高不純
物濃度領域14及びｐ型の半導体素子形成領域１で形成さ
れる寄生の縦型pnpトランジスタとの間が絶縁体13′を
埋め込んだ溝13で遮られている。
形成領域１、ｎ型の半導体素子形成領域２及び高不純物
濃度領域14で形成される寄生の横型npnトランジスタ
と、p+拡散層９、ｎ型の半導体素子形成領域２、高不純
物濃度領域14及びｐ型の半導体素子形成領域１で形成さ
れる寄生の縦型pnpトランジスタとの間が絶縁体13′を
埋め込んだ溝13で遮られている。
そのため、高不純物濃度領域14の効果と相まって上記の
寄生トランジスタ間の正帰還作用が妨げられるため、ラ
ッチアップ耐性も向上する。
寄生トランジスタ間の正帰還作用が妨げられるため、ラ
ッチアップ耐性も向上する。
なお、この向上効果は、溝の深さに依存する。例えば、
プロセス中の熱処理による高不純物濃度領域14からエピ
タキシャル成長層への不純物拡散を考慮すると、溝13の
深さは、エピタキシャル成長層の厚さの４割以上の深さ
に形成することが必要である。
プロセス中の熱処理による高不純物濃度領域14からエピ
タキシャル成長層への不純物拡散を考慮すると、溝13の
深さは、エピタキシャル成長層の厚さの４割以上の深さ
に形成することが必要である。
上記のように、第３図の構成によれば、トータル・ドー
ズ耐量とラッチアップ耐性とを共に向上させた高密度の
相補形MIS集積回路を実現することができる。
ズ耐量とラッチアップ耐性とを共に向上させた高密度の
相補形MIS集積回路を実現することができる。
次に、第４図は、本発明の前提となる第４の構造の断面
図であり、第３図と同符号は同一物を示す。
図であり、第３図と同符号は同一物を示す。
第４図において、15は溝13の内壁面に設けた絶縁膜（例
えば酸化膜）であり、16はその中に形成されたポリシリ
コンの溝電極である。
えば酸化膜）であり、16はその中に形成されたポリシリ
コンの溝電極である。
上記の絶縁膜15及び溝電極16とｐ型の半導体素子形成領
域１（又はｎ型の半導体素子形成領域２）とによってMI
S構造が形成されている。
域１（又はｎ型の半導体素子形成領域２）とによってMI
S構造が形成されている。
第４図の装置においては、ラッチアップ耐性や平坦部の
シールドプレート部におけるトータル・ドーズ耐量は、
前記第３図と同様に向上し、さらに溝13内部の絶縁膜の
厚さを第３図の場合より薄くすることができるので、溝
部分のトータル・ドーズ耐量をさらに向上させることが
できる。
シールドプレート部におけるトータル・ドーズ耐量は、
前記第３図と同様に向上し、さらに溝13内部の絶縁膜の
厚さを第３図の場合より薄くすることができるので、溝
部分のトータル・ドーズ耐量をさらに向上させることが
できる。
次に、第５図は、本発明の前提となる第５の構造の断面
図であり、前記第４図と同符号は同一物を示す。
図であり、前記第４図と同符号は同一物を示す。
第５図において、17はｎ型のポリシリコンで形成したｎ
型溝電極である。
型溝電極である。
第５図の構成においては、ｎ型の半導体素子形成領域２
とｐ型の半導体素子形成領域１との境界面を含む素子分
離領域のうち、上記の境界面を含むように溝13が形成さ
れ、この溝13の内面に絶縁膜15とｎ型溝電極17とを形成
し、ｐ型の半導体素子形成領域１及びｎ型の半導体素子
形成領域２と共にMIS構造が形成されている。
とｐ型の半導体素子形成領域１との境界面を含む素子分
離領域のうち、上記の境界面を含むように溝13が形成さ
れ、この溝13の内面に絶縁膜15とｎ型溝電極17とを形成
し、ｐ型の半導体素子形成領域１及びｎ型の半導体素子
形成領域２と共にMIS構造が形成されている。
そして、このｎ型溝電極17とｎ型シールドプレート電極
５とが電気的に接続されており、第１の所定電圧V1が印
加されている。
５とが電気的に接続されており、第１の所定電圧V1が印
加されている。
上記の構成において、ｎ型シールドプレート電極５とｎ
型溝電極17とは共にｎ型ポリシリコンで形成されてお
り、これらの電極は、製造工程において同一のポリシリ
コン材料で一体として形成することが可能であり、これ
らの電極を電気的に接続するための新たな配線は不要で
ある。
型溝電極17とは共にｎ型ポリシリコンで形成されてお
り、これらの電極は、製造工程において同一のポリシリ
コン材料で一体として形成することが可能であり、これ
らの電極を電気的に接続するための新たな配線は不要で
ある。
なお、前記第４図の装置においては、溝13の開口部にお
ける溝電極16の上に酸化膜３を形成する場合に、溝電極
16のポリシリコンの酸化に伴って溝開口部周辺の半導体
素子形成領域１及び２内に結晶欠陥が生じるおそれがあ
るが、第５図の構成においては、ｎ型溝電極17がｎ型シ
ールドプレート電極５と一体に形成されているため、上
記のごとき問題を生じるおそれは無い。
ける溝電極16の上に酸化膜３を形成する場合に、溝電極
16のポリシリコンの酸化に伴って溝開口部周辺の半導体
素子形成領域１及び２内に結晶欠陥が生じるおそれがあ
るが、第５図の構成においては、ｎ型溝電極17がｎ型シ
ールドプレート電極５と一体に形成されているため、上
記のごとき問題を生じるおそれは無い。
また、上記第３図〜第５図の構成においては、溝13及び
溝電極16,17をｎ型シールドプレート電極５の下部にの
み設けた場合を例示したが、これらの溝及び溝電極は、
素子分離のために設けるものであるから、他の部分、例
えばｐ型シールドプレート電極４の下部に同様の構造の
溝及び溝電極を設けても効果が得られる。
溝電極16,17をｎ型シールドプレート電極５の下部にの
み設けた場合を例示したが、これらの溝及び溝電極は、
素子分離のために設けるものであるから、他の部分、例
えばｐ型シールドプレート電極４の下部に同様の構造の
溝及び溝電極を設けても効果が得られる。
また、ｎ型シールドプレート電極５の下部及びｐ型シー
ルドプレート電極４の下部の両方に設けてもよいし、さ
らに他の部分に設けることもできる。
ルドプレート電極４の下部の両方に設けてもよいし、さ
らに他の部分に設けることもできる。
ただ、第５図の実施例に示すように、ｐ型の半導体素子
形成領域１とｎ型の半導体素子形成領域２との境界面を
含む部分に形成することが最も望ましい。
形成領域１とｎ型の半導体素子形成領域２との境界面を
含む部分に形成することが最も望ましい。
次に、第６図は、本発明の実施例の断面図であり、前記
第５図と同符号は同一物を示す。
第５図と同符号は同一物を示す。
第６図において、18及び19はn+拡散層である。
第６図の構造においては、ｎ型の半導体素子形成領域２
内で溝13の開口部周辺に形成されたn+拡散層18と、ｐ型
の半導体素子形成領域１内で溝13の開口部周辺に形成さ
れたn+拡散層19とが溝13の内部に設けたMIS構造のｎ型
溝電極17及びｎ型シールドプレート電極５と電気的に接
続され、第１の所定電圧V1が印加されている。
内で溝13の開口部周辺に形成されたn+拡散層18と、ｐ型
の半導体素子形成領域１内で溝13の開口部周辺に形成さ
れたn+拡散層19とが溝13の内部に設けたMIS構造のｎ型
溝電極17及びｎ型シールドプレート電極５と電気的に接
続され、第１の所定電圧V1が印加されている。
上記の構成において、n+拡散層18及び19はイオン注入等
の特別なプロセスを追加することなしに形成することが
できる。
の特別なプロセスを追加することなしに形成することが
できる。
例えば、ｎ型のポリシリコンで形成されるｎ型シールド
プレート電極５を形成する前に所定の領域（n+拡散層1
8,19を形成する部分）の上のゲート酸化膜３を除去して
おけば、シールドプレート電極５の形成後の工程、例え
ばソース・ドレイン層の形成工程に含まれる熱処理工程
によって、ｎ型シールドプレート電極５のｎ型ポリシリ
コンからｎ型不純物が半導体素子形成領域１及び２に拡
散され、それによってn+拡散層18,19が形成される。
プレート電極５を形成する前に所定の領域（n+拡散層1
8,19を形成する部分）の上のゲート酸化膜３を除去して
おけば、シールドプレート電極５の形成後の工程、例え
ばソース・ドレイン層の形成工程に含まれる熱処理工程
によって、ｎ型シールドプレート電極５のｎ型ポリシリ
コンからｎ型不純物が半導体素子形成領域１及び２に拡
散され、それによってn+拡散層18,19が形成される。
第６図の装置においては、シールドプレート法を用いる
ことによってゲート酸化膜を薄くしたことにより、トー
タル・ドーズ耐量が向上し、また、溝13を設けたことに
よって寄生のnpnトランジスタと寄生のpnpトランジスタ
との間が遮られ、ラッチアップ耐性が向上し、さらにn+
拡散層18及び19を設けたことにより、n+拡散層18及び19
とｎ型の半導体素子形成領域２及び溝13内のｎ型溝電極
17とが同電位になるため、n+拡散層19とｎ型溝電極17と
に挟まれた絶縁膜15やｎ型の半導体素子形成領域２及び
n+拡散層18とｎ型溝電極17とに挟まれた絶縁膜15の両側
に電圧差が生じないため、この部分の絶縁膜の絶縁耐性
に起因する障害の発生を防止することができる。
ことによってゲート酸化膜を薄くしたことにより、トー
タル・ドーズ耐量が向上し、また、溝13を設けたことに
よって寄生のnpnトランジスタと寄生のpnpトランジスタ
との間が遮られ、ラッチアップ耐性が向上し、さらにn+
拡散層18及び19を設けたことにより、n+拡散層18及び19
とｎ型の半導体素子形成領域２及び溝13内のｎ型溝電極
17とが同電位になるため、n+拡散層19とｎ型溝電極17と
に挟まれた絶縁膜15やｎ型の半導体素子形成領域２及び
n+拡散層18とｎ型溝電極17とに挟まれた絶縁膜15の両側
に電圧差が生じないため、この部分の絶縁膜の絶縁耐性
に起因する障害の発生を防止することができる。
また、電子線等の放射線照射によって絶縁膜15内に正電
荷が発生するが、この正電荷によってｐ型の半導体素子
形成領域１の溝13の周囲に反転層が形成された場合に
は、この反転層とｐ型の半導体素子形成領域１内のn+拡
散層18とが同電位になるため、反転層とｎ型溝電極17と
に挟まれた絶縁膜15の両側には電位差が生じないので、
この部分の絶縁耐性に起因する障害の発生も防止するこ
とができる。
荷が発生するが、この正電荷によってｐ型の半導体素子
形成領域１の溝13の周囲に反転層が形成された場合に
は、この反転層とｐ型の半導体素子形成領域１内のn+拡
散層18とが同電位になるため、反転層とｎ型溝電極17と
に挟まれた絶縁膜15の両側には電位差が生じないので、
この部分の絶縁耐性に起因する障害の発生も防止するこ
とができる。
なお、以上の説明においては、ｎウェルを用いた構造で
本発明の実施例を示したが、ｐウェルを用いた構造、或
は両ウェルを用いた構造においても本発明を適用するこ
とができることは勿論である。
本発明の実施例を示したが、ｐウェルを用いた構造、或
は両ウェルを用いた構造においても本発明を適用するこ
とができることは勿論である。
また、高不純物濃度領域14としては、ｎ型でもｐ型でも
本発明を適用することができる。
本発明を適用することができる。
さらに、MOSFETのゲート電極6,7及びシールドプレート
電極4,5の材料は、低抵抗化のため、ポリシリコン上に
金属材料を貼り合わせたいわゆるポリサイド構造にする
こともできる。
電極4,5の材料は、低抵抗化のため、ポリシリコン上に
金属材料を貼り合わせたいわゆるポリサイド構造にする
こともできる。
以上説明したごとく、本発明においては、シールドプレ
ート法を用いることによってフィールド酸化膜を薄くす
ることを可能にし、それによって放射線照射によるトー
タル・ドーズ耐量を向上させることができ、また、溝に
よって領域を分離することにより、ラッチアップ耐性を
向上させることができる。
ート法を用いることによってフィールド酸化膜を薄くす
ることを可能にし、それによって放射線照射によるトー
タル・ドーズ耐量を向上させることができ、また、溝に
よって領域を分離することにより、ラッチアップ耐性を
向上させることができる。
また、ｐ型の半導体素子形成領域とｎ型の半導体素子形
成領域とでシールドプレート電極と能動素子のゲート電
極との導電型を使い分けることにより、シールドプレー
ト電極下の半導体素子形成領域へのチャンネルストップ
層濃度を減少させるか或は省略させることができる。
成領域とでシールドプレート電極と能動素子のゲート電
極との導電型を使い分けることにより、シールドプレー
ト電極下の半導体素子形成領域へのチャンネルストップ
層濃度を減少させるか或は省略させることができる。
また、半導体領域の電位固定のためには、シールドプレ
ート電極下のゲート酸化膜の一部を除去しておき、シー
ルドプレート電極となるポリシリコンからの拡散によっ
て各半導体素子形成領域と同じ導電型の高不純物濃度層
を形成することが出来るので、このような高不純物濃度
の拡散層を形成するために、イオン注入等の特別な製造
工程を設ける必要がなくなる。
ート電極下のゲート酸化膜の一部を除去しておき、シー
ルドプレート電極となるポリシリコンからの拡散によっ
て各半導体素子形成領域と同じ導電型の高不純物濃度層
を形成することが出来るので、このような高不純物濃度
の拡散層を形成するために、イオン注入等の特別な製造
工程を設ける必要がなくなる。
さらに、溝内に絶縁膜を介してポリシリコンの電極を埋
込み、その電極とシールドプレート電極とを一体化する
ことにより、溝電極の電位をシールドプレート電極と同
電位に固定することができる。
込み、その電極とシールドプレート電極とを一体化する
ことにより、溝電極の電位をシールドプレート電極と同
電位に固定することができる。
さらに、溝の開口部の周囲に拡散層を設け、その拡散層
とシールドプレート電極及び溝電極とを電気的に接続す
ることにより、溝内部の絶縁膜の耐圧上の問題が生じる
のを防止することもできる等多くの優れた効果がある。
とシールドプレート電極及び溝電極とを電気的に接続す
ることにより、溝内部の絶縁膜の耐圧上の問題が生じる
のを防止することもできる等多くの優れた効果がある。
第１図〜第５図は、それぞれ本発明の前提となる構造の
断面図、第６図は、本発明の実施例の断面図である。 〈符号の説明〉 １……ｐ型の半導体素子形成領域 ２……ｎ型の半導体素子形成領域 ３……ゲート酸化膜 ４……ｐ型シールドプレート電極 ５……ｎ型シールドプレート電極 ６……ｎ型ゲート電極、７……ｐ型ゲート電極 ８……n+拡散層、９……p+拡散層 10……p+拡散層、11……n+拡散層 12……コンタクトホール、13……溝 13′……絶縁体、14……高不純物濃度領域 15……絶縁膜、16……溝電極 17……ｎ型溝電極、18,19……n+拡散層
断面図、第６図は、本発明の実施例の断面図である。 〈符号の説明〉 １……ｐ型の半導体素子形成領域 ２……ｎ型の半導体素子形成領域 ３……ゲート酸化膜 ４……ｐ型シールドプレート電極 ５……ｎ型シールドプレート電極 ６……ｎ型ゲート電極、７……ｐ型ゲート電極 ８……n+拡散層、９……p+拡散層 10……p+拡散層、11……n+拡散層 12……コンタクトホール、13……溝 13′……絶縁体、14……高不純物濃度領域 15……絶縁膜、16……溝電極 17……ｎ型溝電極、18,19……n+拡散層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒井 英輔 神奈川県厚木市森の里若宮３番１号 日本 電信電話株式会社厚木電気通信研究所内 (56)参考文献 特開 昭56−17039（ＪＰ，Ａ) 特開 昭55−148466（ＪＰ，Ａ) 特開 昭57−17145（ＪＰ，Ａ)
Claims (1)
- 【請求項１】相補形MIS半導体集積回路において、 第１の導電型の半導体素子形成領域上に形成されたMIS
構造の第２の導電型のゲート電極と、 上記第１の導電型の半導体素子形成領域上の素子分離領
域に形成され、かつ第１の所定電圧が印加されたMIS構
造の第１の導電型のシールドプレート電極と、 第２の導電型の半導体素子形成領域上に形成されたMIS
構造の第１の導電型のゲート電極と、 上記第２の導電型の半導体素子形成領域上の素子分離領
域に形成され、かつ第２の所定電圧が印加されたMIS構
造の第２の導電型のシールドプレート電極と、 上記半導体素子形成領域内の素子分離領域の所定部分に
形成された溝と、 上記溝の内壁面に設けられた絶縁膜と、 その内部に配設され、かつ上記第１の導電型のシールド
プレート電極と接続されたMIS構造の第１の導電型の溝
電極と、 上記第１の導電型の半導体素子形成領域内の上記溝の開
口部周辺の所定領域に形成された第１の導電型の拡散層
と、 上記第２の導電型の半導体素子形成領域内の上記溝の開
口部周辺の所定領域に形成された第１の導電型の拡散層
とを備え、 かつ上記二つの拡散層のいずれか一方もしくは両方と上
記第１の導電型のシールドプレート電極とを電気的に接
続した構造を有する相補形MIS半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087632A JPH0770685B2 (ja) | 1985-04-25 | 1985-04-25 | 相補形ｍｉｓ半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087632A JPH0770685B2 (ja) | 1985-04-25 | 1985-04-25 | 相補形ｍｉｓ半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61248459A JPS61248459A (ja) | 1986-11-05 |
| JPH0770685B2 true JPH0770685B2 (ja) | 1995-07-31 |
Family
ID=13920348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60087632A Expired - Lifetime JPH0770685B2 (ja) | 1985-04-25 | 1985-04-25 | 相補形ｍｉｓ半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770685B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8701997A (nl) * | 1987-08-26 | 1989-03-16 | Philips Nv | Geintegreerde halfgeleiderschakeling met ontkoppelde dc bedrading. |
| JP2610968B2 (ja) * | 1987-12-21 | 1997-05-14 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体装置 |
| JPH04239761A (ja) * | 1991-01-23 | 1992-08-27 | Oki Electric Ind Co Ltd | 半導体装置 |
| DE69531282T2 (de) * | 1994-12-20 | 2004-05-27 | STMicroelectronics, Inc., Carrollton | Isolierung durch aktive Transistoren mit geerdeten Torelektroden |
| JP3035188B2 (ja) * | 1995-05-10 | 2000-04-17 | 日本ファウンドリー株式会社 | 半導体装置 |
| JP2907070B2 (ja) * | 1995-08-11 | 1999-06-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH113934A (ja) * | 1997-06-11 | 1999-01-06 | Toshiba Corp | 半導体集積回路 |
| JP3445472B2 (ja) * | 1997-08-04 | 2003-09-08 | 日本電信電話株式会社 | 半導体装置 |
| JP2002313906A (ja) * | 2001-04-18 | 2002-10-25 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
| JP4387119B2 (ja) | 2003-03-27 | 2009-12-16 | 三菱電機株式会社 | 半導体装置 |
| JP2007194259A (ja) * | 2006-01-17 | 2007-08-02 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2008205053A (ja) * | 2007-02-17 | 2008-09-04 | Seiko Instruments Inc | 半導体装置 |
| JP5147319B2 (ja) * | 2007-07-18 | 2013-02-20 | セイコーインスツル株式会社 | 半導体装置 |
| JP4822292B2 (ja) * | 2008-12-17 | 2011-11-24 | 三菱電機株式会社 | 半導体装置 |
| JP2009231851A (ja) * | 2009-07-09 | 2009-10-08 | Mitsubishi Electric Corp | 半導体装置 |
| JP6909057B2 (ja) * | 2017-06-02 | 2021-07-28 | 株式会社日立製作所 | 炭化ケイ素半導体装置およびその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55148466A (en) * | 1979-05-10 | 1980-11-19 | Nec Corp | Cmos semiconductor device and its manufacture |
| JPS5617039A (en) * | 1979-07-20 | 1981-02-18 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5717145A (en) * | 1980-07-04 | 1982-01-28 | Fujitsu Ltd | Semiconductor device and manufacture therefor |
-
1985
- 1985-04-25 JP JP60087632A patent/JPH0770685B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61248459A (ja) | 1986-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |