JPH0766288A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0766288A JPH0766288A JP20802693A JP20802693A JPH0766288A JP H0766288 A JPH0766288 A JP H0766288A JP 20802693 A JP20802693 A JP 20802693A JP 20802693 A JP20802693 A JP 20802693A JP H0766288 A JPH0766288 A JP H0766288A
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- Japan
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- film
- polycrystalline
- insulating film
- plug
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Abstract
(57)【要約】
【目的】信頼性が高く、集積密度の向上に効果的な埋め
込みプラグを有する半導体装置およびその製造方法を提
供する。 【構成】埋込プラグの上面の高さを、コンタクト孔が形
成されてある絶縁膜の表面の高さより高くするととも
に、埋込プラグの側面を、コンタクト孔の側面のほぼ延
長上にする。 【効果】上層の成膜および加工のプロセスが容易になる
とともに、エッチ残りによる不良を防止でき、さらに、
互いに隣接する埋込みプラグ間の接触が防止されて、集
積密度の向上に有効である。
込みプラグを有する半導体装置およびその製造方法を提
供する。 【構成】埋込プラグの上面の高さを、コンタクト孔が形
成されてある絶縁膜の表面の高さより高くするととも
に、埋込プラグの側面を、コンタクト孔の側面のほぼ延
長上にする。 【効果】上層の成膜および加工のプロセスが容易になる
とともに、エッチ残りによる不良を防止でき、さらに、
互いに隣接する埋込みプラグ間の接触が防止されて、集
積密度の向上に有効である。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、詳しくは、埋め込みプラグによってコン
タクト孔内が充填された構造を有する半導体装置および
その製造方法に関する。
造方法に関し、詳しくは、埋め込みプラグによってコン
タクト孔内が充填された構造を有する半導体装置および
その製造方法に関する。
【０００２】
【従来の技術】各種半導体集積回路において、基板と配
線の間のコンタクト（電気的な接続）を形成する方法と
して、絶縁膜に設けられたコンタクト孔内に、多結晶Ｓ
ｉや金属などの導電性物質を埋め込んでプラグを形成
し、この埋め込まれた多結晶Ｓｉや金属からなるプラグ
を介して、上層である配線や電極と基板の間のコンタク
トを形成する方法が用いられている。
線の間のコンタクト（電気的な接続）を形成する方法と
して、絶縁膜に設けられたコンタクト孔内に、多結晶Ｓ
ｉや金属などの導電性物質を埋め込んでプラグを形成
し、この埋め込まれた多結晶Ｓｉや金属からなるプラグ
を介して、上層である配線や電極と基板の間のコンタク
トを形成する方法が用いられている。
【０００３】このような埋め込みプラグの形成方法とし
ては、絶縁膜にコンタクト孔を形成した後、周知のＣＶ
Ｄ法によって金属等を全面に堆積し、上記絶縁膜表面ま
で全面エッチングを行なって、孔内のみに上記金属等を
残し、埋込みプラグとする方法が、特開昭６１−２３７
４５２に開示されている。また、特開昭６２−２４３３
２４、６２−２９８１１０には、導電性膜からなる配線
や電極上のみに選択的に金属が堆積する選択ＣＶＤ法が
開示されている。
ては、絶縁膜にコンタクト孔を形成した後、周知のＣＶ
Ｄ法によって金属等を全面に堆積し、上記絶縁膜表面ま
で全面エッチングを行なって、孔内のみに上記金属等を
残し、埋込みプラグとする方法が、特開昭６１−２３７
４５２に開示されている。また、特開昭６２−２４３３
２４、６２−２９８１１０には、導電性膜からなる配線
や電極上のみに選択的に金属が堆積する選択ＣＶＤ法が
開示されている。
【０００４】
【発明が解決しようとする課題】上記全面エッチングに
よって埋め込みプラグを形成する際には、表面の段差や
エッチングの均一性などを考慮して、オーバーエッチン
グを行なうことが必要である。しかし、上記従来の技術
では、オーバーエッチングによって、コンタクト孔内に
埋め込まれた上記金属等の上面が、周辺の上面よりも低
くなり、落ちこんだ形状になってしまうことについては
配慮されていない。
よって埋め込みプラグを形成する際には、表面の段差や
エッチングの均一性などを考慮して、オーバーエッチン
グを行なうことが必要である。しかし、上記従来の技術
では、オーバーエッチングによって、コンタクト孔内に
埋め込まれた上記金属等の上面が、周辺の上面よりも低
くなり、落ちこんだ形状になってしまうことについては
配慮されていない。
【０００５】プラグの上面が、周辺の上面より低くなっ
ていると、所望のプラグに、絶縁膜を介して配線を接続
するのが困難になる。
ていると、所望のプラグに、絶縁膜を介して配線を接続
するのが困難になる。
【０００６】すなわち、図２は絶縁膜３に形成されてあ
るコンタクト孔内に埋め込まれた、多結晶Ｓｉからなる
プラグ５、５’のうち、一方のプラグ５のみに対しての
みコンタクト孔をＳｉＯ2膜１０に形成し、配線１２を
接続した場合の断面構造を示す図である。ＳｉＯ2膜１
０をエッチングしてコンタクトホールを形成した際、コ
ンタクトホールの側壁上に、ＳｉＯ2膜１０のエッチ残
り１１を生じた。そのため、コンタクト孔の直径が縮小
してコンタクト抵抗が増大したり、あるいは、上記プラ
グ５が落ち込んだ部分上に絶縁膜が埋まって、コンタク
ト孔の形成が困難になる、という障害が生じた。
るコンタクト孔内に埋め込まれた、多結晶Ｓｉからなる
プラグ５、５’のうち、一方のプラグ５のみに対しての
みコンタクト孔をＳｉＯ2膜１０に形成し、配線１２を
接続した場合の断面構造を示す図である。ＳｉＯ2膜１
０をエッチングしてコンタクトホールを形成した際、コ
ンタクトホールの側壁上に、ＳｉＯ2膜１０のエッチ残
り１１を生じた。そのため、コンタクト孔の直径が縮小
してコンタクト抵抗が増大したり、あるいは、上記プラ
グ５が落ち込んだ部分上に絶縁膜が埋まって、コンタク
ト孔の形成が困難になる、という障害が生じた。
【０００７】また、多結晶Ｓｉからなるプラグ５と接続
される多結晶Ｓｉ配線１２を形成する際に、多結晶Ｓｉ
配線１２の形成に用いられるマスク（ホトレジスト膜）
の一部がコンタクト孔内に残り、この残ったマスクの一
部によって多結晶Ｓｉのエッチ残り１３が、他方の多結
晶Ｓｉプラグ５’の上方に生じ、このエッチ残り１３の
ために、上記他方のプラグ５’に対するコンタクト孔の
形成が困難になる。
される多結晶Ｓｉ配線１２を形成する際に、多結晶Ｓｉ
配線１２の形成に用いられるマスク（ホトレジスト膜）
の一部がコンタクト孔内に残り、この残ったマスクの一
部によって多結晶Ｓｉのエッチ残り１３が、他方の多結
晶Ｓｉプラグ５’の上方に生じ、このエッチ残り１３の
ために、上記他方のプラグ５’に対するコンタクト孔の
形成が困難になる。
【０００８】このように、埋め込みプラグによって接続
が行われる半導体装置において、埋め込みプラグの上面
が落ち込んで、周辺より低くなってしまうことは、種々
の不良の原因となる。
が行われる半導体装置において、埋め込みプラグの上面
が落ち込んで、周辺より低くなってしまうことは、種々
の不良の原因となる。
【０００９】また、プラグの形成に選択ＣＶＤ法を用い
ると、図３（ａ）に示したように、ＳｉＯ2膜３に形成
される互いに隣接するコンタクト孔の間隔が狭くなる
と、隣接するプラグ５の間に接触６が発生しやすくなる
という問題があった。
ると、図３（ａ）に示したように、ＳｉＯ2膜３に形成
される互いに隣接するコンタクト孔の間隔が狭くなる
と、隣接するプラグ５の間に接触６が発生しやすくなる
という問題があった。
【００１０】上記埋め込みプラグ上面の落ち込みを防止
するため、コンタクト孔のパターンを反転したレジスト
膜をマスクとして用い、コンタクト孔の上方をマスクで
覆って、全面エッチングを行う方法を用いることも可能
である。しかし、この場合は、図３（ｂ）に示したよう
に、上記マスク７の有する反転パタ−ンの位置がコンタ
クト孔に対してずれると、エッチングによって落ち込み
９が生じ、良好な埋込みプラグが形成出来ない。さら
に、隣接するコンタクト孔の間隔が狭く、隣接するコン
タクト孔の反転パターンの間隔がリソグラフィの解像度
以下になると、解像不良８によってプラグを分離して形
成できない。
するため、コンタクト孔のパターンを反転したレジスト
膜をマスクとして用い、コンタクト孔の上方をマスクで
覆って、全面エッチングを行う方法を用いることも可能
である。しかし、この場合は、図３（ｂ）に示したよう
に、上記マスク７の有する反転パタ−ンの位置がコンタ
クト孔に対してずれると、エッチングによって落ち込み
９が生じ、良好な埋込みプラグが形成出来ない。さら
に、隣接するコンタクト孔の間隔が狭く、隣接するコン
タクト孔の反転パターンの間隔がリソグラフィの解像度
以下になると、解像不良８によってプラグを分離して形
成できない。
【００１１】本発明の目的は、上記従来の問題を解決
し、埋め込みプラグの上面の落ち込みがなく、隣接する
プラグの間の接続が生ずる恐れのない、良好な埋込みプ
ラグを有する半導体装置およびその製造方法を提供する
ことである。
し、埋め込みプラグの上面の落ち込みがなく、隣接する
プラグの間の接続が生ずる恐れのない、良好な埋込みプ
ラグを有する半導体装置およびその製造方法を提供する
ことである。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、プラグの上面を、コンタクト孔が形成さ
れてある絶縁膜の表面より高くするとともに、絶縁膜の
表面より突出したプラグの側面が、コンタクト孔の側面
のほぼ方向上あるようにしたものである。
め、本発明は、プラグの上面を、コンタクト孔が形成さ
れてある絶縁膜の表面より高くするとともに、絶縁膜の
表面より突出したプラグの側面が、コンタクト孔の側面
のほぼ方向上あるようにしたものである。
【００１３】このような構造は、第１の絶縁膜とその上
に積層さて形成された第２の絶縁膜を貫通するコンタク
ト孔内に、導電性物質を充填して埋め込みプラグを形成
した後、上記第２の絶縁膜を選択的に除去することによ
って形成される。
に積層さて形成された第２の絶縁膜を貫通するコンタク
ト孔内に、導電性物質を充填して埋め込みプラグを形成
した後、上記第２の絶縁膜を選択的に除去することによ
って形成される。
【００１４】
【作用】コンタクト孔への埋め込みプラグの上面が、絶
縁膜の上面より高いので、次層以降の膜形成および加工
時におけるエッチング残りの発生や、コンタクト孔の不
良を防止できる。また、埋込プラグの側面が、コンタク
ト孔の側面のほぼ延長上にあるので、隣接するコンタク
ト孔の間の間隔が小さくなっても、隣接する埋込プラグ
が互いに接触するおそれがなく、集積密度の向上が実現
される。
縁膜の上面より高いので、次層以降の膜形成および加工
時におけるエッチング残りの発生や、コンタクト孔の不
良を防止できる。また、埋込プラグの側面が、コンタク
ト孔の側面のほぼ延長上にあるので、隣接するコンタク
ト孔の間の間隔が小さくなっても、隣接する埋込プラグ
が互いに接触するおそれがなく、集積密度の向上が実現
される。
【００１５】
【実施例】〈実施例１〉本発明の一実施例を図１に示し
た。図４および図５は、図１に示した構造の製造方法を
示す工程図である。
た。図４および図５は、図１に示した構造の製造方法を
示す工程図である。
【００１６】Ｓｉ基板１上に、周知のＣＶＤ法を用い
て、膜厚２００ｎｍの多結晶Ｓｉ膜２および膜厚３００
ｎｍのＳｉＯ2膜３を積層して形成した後、所定の配線
パターンを有するレジスト膜をマスクとして用いたドラ
イエッチングによって、上記多結晶Ｓｉ膜２およびＳｉ
Ｏ2膜の不要部分を除去した。
て、膜厚２００ｎｍの多結晶Ｓｉ膜２および膜厚３００
ｎｍのＳｉＯ2膜３を積層して形成した後、所定の配線
パターンを有するレジスト膜をマスクとして用いたドラ
イエッチングによって、上記多結晶Ｓｉ膜２およびＳｉ
Ｏ2膜の不要部分を除去した。
【００１７】次に、膜厚１００ｎｍの第２のＳｉＯ2膜
をＣＶＤによって全面に形成した後、全面異方性エッチ
ングを行なって、上記第２のＳｉＯ2膜のうち、上記多
結晶シリコン膜およびＳｉＯ2膜の側面上に形成された
部分のみを残し、他の領域上に形成された部分を除去し
て、図４（ａ）に示したように、ＳｉＯ2膜３で被覆さ
れた多結晶Ｓｉ膜からなる配線２を形成した。
をＣＶＤによって全面に形成した後、全面異方性エッチ
ングを行なって、上記第２のＳｉＯ2膜のうち、上記多
結晶シリコン膜およびＳｉＯ2膜の側面上に形成された
部分のみを残し、他の領域上に形成された部分を除去し
て、図４（ａ）に示したように、ＳｉＯ2膜３で被覆さ
れた多結晶Ｓｉ膜からなる配線２を形成した。
【００１８】次に、図４（ｂ）に示したように、上記多
結晶Ｓｉ膜配線２の上方における膜厚が、２００ｎｍで
あるＳｉ3Ｎ4膜４を、周知のＣＶＤ法によって全面に形
成した。孔パターンを有するレジスト膜１４をマスクと
して用い、ＣＨ2Ｆ2をエッチングガスとして用いる周知
のドライエッチングによってＳｉ3Ｎ4膜４をエッチし、
上記ＳｉＯ2膜３の表面を露出させた後、さらに２５０
％程度のオーバーエッチングを行なった。この際、多結
晶Ｓｉ配線２の側面上に形成されたＳｉＯ2膜３は、縦
方向の厚さが大きいために除去されずに残る。その結
果、図４（ｃ）に示したように、上記多結晶Ｓｉ配線２
の側方に形成されていたＳｉ3Ｎ4膜４が除去され、Ｓｉ
基板１の表面を露出するコンタクト孔が、上記多結晶Ｓ
ｉ配線２に対して自己整合的に形成された。
結晶Ｓｉ膜配線２の上方における膜厚が、２００ｎｍで
あるＳｉ3Ｎ4膜４を、周知のＣＶＤ法によって全面に形
成した。孔パターンを有するレジスト膜１４をマスクと
して用い、ＣＨ2Ｆ2をエッチングガスとして用いる周知
のドライエッチングによってＳｉ3Ｎ4膜４をエッチし、
上記ＳｉＯ2膜３の表面を露出させた後、さらに２５０
％程度のオーバーエッチングを行なった。この際、多結
晶Ｓｉ配線２の側面上に形成されたＳｉＯ2膜３は、縦
方向の厚さが大きいために除去されずに残る。その結
果、図４（ｃ）に示したように、上記多結晶Ｓｉ配線２
の側方に形成されていたＳｉ3Ｎ4膜４が除去され、Ｓｉ
基板１の表面を露出するコンタクト孔が、上記多結晶Ｓ
ｉ配線２に対して自己整合的に形成された。
【００１９】上記Ｓｉ3Ｎ4膜４のエッチングには、上記
のように、エッチングガスとしてＣＨ2Ｆ2を用いたが、
この場合のＳｉ3Ｎ4のＳｉＯ2対するエッチングの選択
比は１０〜２０であり極めて大きいので、ＳｉＯ2膜３
のエッチング量を極めて少なく抑えて、Ｓｉ3Ｎ4膜４を
選択的にエッチ出来る。
のように、エッチングガスとしてＣＨ2Ｆ2を用いたが、
この場合のＳｉ3Ｎ4のＳｉＯ2対するエッチングの選択
比は１０〜２０であり極めて大きいので、ＳｉＯ2膜３
のエッチング量を極めて少なく抑えて、Ｓｉ3Ｎ4膜４を
選択的にエッチ出来る。
【００２０】次に、上記ホトレジスト膜１４を除去した
後、図５（ａ）に示したように、膜厚３５０ｎｍの多結
晶Ｓｉ膜５をＣＶＤ法によって全面に形成した後、上記
多結晶Ｓｉ膜５を、反応性イオンエッチングによって全
面にエッチングして、図５（ｂ）に示したように、上記
多結晶Ｓｉ５を、上記コンタクト孔内のみに残し、他の
領域上に形成された部分は除去した。それにより、上記
コンタクト孔内は、上記多結晶Ｓｉ５によって自己整合
的に埋め込まれた。この際の多結晶Ｓｉ５のエッチング
の終点は、上記多結晶Ｓｉ膜２の上方におけるＳｉ3Ｎ4
膜４の膜厚の範囲で制御すればよい。
後、図５（ａ）に示したように、膜厚３５０ｎｍの多結
晶Ｓｉ膜５をＣＶＤ法によって全面に形成した後、上記
多結晶Ｓｉ膜５を、反応性イオンエッチングによって全
面にエッチングして、図５（ｂ）に示したように、上記
多結晶Ｓｉ５を、上記コンタクト孔内のみに残し、他の
領域上に形成された部分は除去した。それにより、上記
コンタクト孔内は、上記多結晶Ｓｉ５によって自己整合
的に埋め込まれた。この際の多結晶Ｓｉ５のエッチング
の終点は、上記多結晶Ｓｉ膜２の上方におけるＳｉ3Ｎ4
膜４の膜厚の範囲で制御すればよい。
【００２１】ＣＨ2Ｆ2をエッチングガスとして用い、図
５（ｃ）に示したように、上記ＳｉＯ2膜３の上面が露
出されるまで、上記Ｓｉ3Ｎ4膜４を全面ドライエッチし
た。これにより、多結晶Ｓｉ配線２の側方のみに上記Ｓ
ｉ3Ｎ4膜４を残し、多結晶Ｓｉ配線２間のスペースが、
Ｓｉ3Ｎ4膜４によって埋め込まれた構造を形成した。Ｃ
Ｈ2Ｆ2をエッチングガスとして用いたドライエッチング
における、多結晶Ｓｉに対するＳｉ3Ｎ4の選択比は約２
０であり、多結晶Ｓｉ膜５がエッチされる量は僅かであ
る。
５（ｃ）に示したように、上記ＳｉＯ2膜３の上面が露
出されるまで、上記Ｓｉ3Ｎ4膜４を全面ドライエッチし
た。これにより、多結晶Ｓｉ配線２の側方のみに上記Ｓ
ｉ3Ｎ4膜４を残し、多結晶Ｓｉ配線２間のスペースが、
Ｓｉ3Ｎ4膜４によって埋め込まれた構造を形成した。Ｃ
Ｈ2Ｆ2をエッチングガスとして用いたドライエッチング
における、多結晶Ｓｉに対するＳｉ3Ｎ4の選択比は約２
０であり、多結晶Ｓｉ膜５がエッチされる量は僅かであ
る。
【００２２】上記方法により、多結晶Ｓｉ配線２を覆っ
たＳｉＯ2膜３の表面よりも、表面が高いプラグ５が形
成された。ここで、Ｓｉ3Ｎ4膜４は、多結晶Ｓｉ膜５を
全面エッチングする際の、エッチングに余裕を与えると
同時に、隣接する多結晶Ｓｉ配線２の間に埋め込まれ
て、表面を平坦化する役割をもっている。埋め込みプラ
グ５は、上記多結晶Ｓｉの他に、タングステンなどの金
属をＣＶＤによって充填して形成してもよい。また、第
２の絶縁膜４は、第１の絶縁膜３に対し、高い選択比で
エッチできる材料であればよい。例えば、第１の絶縁膜
がＳｉＯ2膜である場合には、Ｓｉ3Ｎ4膜の他、ＢＰＳ
Ｇ膜や塗布ガラスなどを用いてもよい。
たＳｉＯ2膜３の表面よりも、表面が高いプラグ５が形
成された。ここで、Ｓｉ3Ｎ4膜４は、多結晶Ｓｉ膜５を
全面エッチングする際の、エッチングに余裕を与えると
同時に、隣接する多結晶Ｓｉ配線２の間に埋め込まれ
て、表面を平坦化する役割をもっている。埋め込みプラ
グ５は、上記多結晶Ｓｉの他に、タングステンなどの金
属をＣＶＤによって充填して形成してもよい。また、第
２の絶縁膜４は、第１の絶縁膜３に対し、高い選択比で
エッチできる材料であればよい。例えば、第１の絶縁膜
がＳｉＯ2膜である場合には、Ｓｉ3Ｎ4膜の他、ＢＰＳ
Ｇ膜や塗布ガラスなどを用いてもよい。
【００２３】〈実施例２〉本実施例は本発明をＭＯＳＬ
ＳＩのダイナミックＲＡＭに適用した例である。図６は
図５（ｃ）の上面形状を示した図である。また、図７
（ａ）は図６におけるａ−ａ’断面を示した図である。
図７（ａ）に示した構造の上に、周知のＣＶＤ法によっ
てＳｉＯ2膜１５を形成し、このＳｉＯ2膜１５に、図７
（ｂ）に示したように、プラグ５に対する第１のコンタ
クト孔１６を形成した。
ＳＩのダイナミックＲＡＭに適用した例である。図６は
図５（ｃ）の上面形状を示した図である。また、図７
（ａ）は図６におけるａ−ａ’断面を示した図である。
図７（ａ）に示した構造の上に、周知のＣＶＤ法によっ
てＳｉＯ2膜１５を形成し、このＳｉＯ2膜１５に、図７
（ｂ）に示したように、プラグ５に対する第１のコンタ
クト孔１６を形成した。
【００２４】次に、多結晶Ｓｉ膜１７およびＳｉＯ2膜
１８を積層して形成し、配線パターンを有するレジスト
膜（図示せず）をマスクとしてドライエッチングを行な
い、図７（ｃ）に示したように、表面上にＳｉＯ2膜１
８が形成されてある第２の多結晶Ｓｉ配線１７を形成し
た。このときの図６におけるｂ−ｂ’断面形状を、図７
（ｄ）に示した。
１８を積層して形成し、配線パターンを有するレジスト
膜（図示せず）をマスクとしてドライエッチングを行な
い、図７（ｃ）に示したように、表面上にＳｉＯ2膜１
８が形成されてある第２の多結晶Ｓｉ配線１７を形成し
た。このときの図６におけるｂ−ｂ’断面形状を、図７
（ｄ）に示した。
【００２５】図８（ａ）に示したように、周知のＣＶＤ
法を用いてＳｉＯ2膜１９を形成した後、このＳｉＯ2膜
１９を全面異方性エッチングして、水平面上に形成され
たＳｉＯ2膜１９を除去し、図８（ｂ）に示したよう
に、上記埋め込み多結晶Ｓｉプラグ５の表面を露出させ
た。
法を用いてＳｉＯ2膜１９を形成した後、このＳｉＯ2膜
１９を全面異方性エッチングして、水平面上に形成され
たＳｉＯ2膜１９を除去し、図８（ｂ）に示したよう
に、上記埋め込み多結晶Ｓｉプラグ５の表面を露出させ
た。
【００２６】次に、図８（ｃ）に示したように、周知の
ＣＶＤ法を用いてＳｉ3Ｎ4膜２０およびＳｉＯ2膜２１
を順次全面に形成した後、図９（ａ）に示したように、
孔パターンを有するレジスト膜（図示せず）をマスクに
用いて、上記ＳｉＯ2膜１９およびＳｉ3Ｎ4膜１８を順
次ドライエッチングし、プラグ５’の上面を露出する第
２のコンタクト孔を形成した。
ＣＶＤ法を用いてＳｉ3Ｎ4膜２０およびＳｉＯ2膜２１
を順次全面に形成した後、図９（ａ）に示したように、
孔パターンを有するレジスト膜（図示せず）をマスクに
用いて、上記ＳｉＯ2膜１９およびＳｉ3Ｎ4膜１８を順
次ドライエッチングし、プラグ５’の上面を露出する第
２のコンタクト孔を形成した。
【００２７】周知のＣＶＤ法を用いて、多結晶Ｓｉ膜２
２およびＳｉＯ2膜２３を全面に積層して形成した後、
上記ＳｉＯ2膜２３を全面異方性ドライエッチして、図
９（ｂ）に示したように、第２のコンタクト孔内のみに
上記ＳｉＯ2膜２３を残し、他の部分は除去した。
２およびＳｉＯ2膜２３を全面に積層して形成した後、
上記ＳｉＯ2膜２３を全面異方性ドライエッチして、図
９（ｂ）に示したように、第２のコンタクト孔内のみに
上記ＳｉＯ2膜２３を残し、他の部分は除去した。
【００２８】第２のコンタクト孔以外の部分上に形成さ
れた上記多結晶Ｓｉ膜２２をエッチして除去した後、図
９（ｃ）に示したように、上記ＳｉＯ2膜１９を緩衝フ
ッ酸液等でウエットエッチした。
れた上記多結晶Ｓｉ膜２２をエッチして除去した後、図
９（ｃ）に示したように、上記ＳｉＯ2膜１９を緩衝フ
ッ酸液等でウエットエッチした。
【００２９】このようにして形成されたフィン状の多結
晶Ｓｉ膜２２’をキャパシタの下部電極とし、この上に
キャパシタ絶縁膜２４を介して上部電極２５を形成し
て、図１０に示したダイナミックＲＡＭのメモリセルを
形成した。
晶Ｓｉ膜２２’をキャパシタの下部電極とし、この上に
キャパシタ絶縁膜２４を介して上部電極２５を形成し
て、図１０に示したダイナミックＲＡＭのメモリセルを
形成した。
【００３０】また、図１１に第１および第２の多結晶Ｓ
ｉ配線２、１７とキャパシタを有するダイナミックＲＡ
Ｍの断面構造を示した。第１の多結晶Ｓｉ配線２は、Ｍ
ＯＳトラジスタのゲートであり、第２の多結晶Ｓｉ配線
１７はデータ線である。ＭＯＳトランジスタは素子分離
用ＳｉＯ2膜２７によって互いに分離されている。拡散
層２６と、キャパシタ下部電極２２’および第２の多結
晶Ｓｉ配線１７とは、埋め込み多結晶Ｓｉプラグ５’お
よびプラグ５を介して接続されている埋め込み多結晶Ｓ
ｉプラグ５およびプラグ５´は。第１の多結晶Ｓｉ配線
２を覆うＳｉＯ2膜３に対して凸形状になっているの
で、第２層の多結晶Ｓｉ配線１７を形成する際の多結晶
Ｓｉ残りや、キャパシシタ形成用自己整合コンタクト孔
を、エッチ残りなく形成することができた。
ｉ配線２、１７とキャパシタを有するダイナミックＲＡ
Ｍの断面構造を示した。第１の多結晶Ｓｉ配線２は、Ｍ
ＯＳトラジスタのゲートであり、第２の多結晶Ｓｉ配線
１７はデータ線である。ＭＯＳトランジスタは素子分離
用ＳｉＯ2膜２７によって互いに分離されている。拡散
層２６と、キャパシタ下部電極２２’および第２の多結
晶Ｓｉ配線１７とは、埋め込み多結晶Ｓｉプラグ５’お
よびプラグ５を介して接続されている埋め込み多結晶Ｓ
ｉプラグ５およびプラグ５´は。第１の多結晶Ｓｉ配線
２を覆うＳｉＯ2膜３に対して凸形状になっているの
で、第２層の多結晶Ｓｉ配線１７を形成する際の多結晶
Ｓｉ残りや、キャパシシタ形成用自己整合コンタクト孔
を、エッチ残りなく形成することができた。
【００３１】
【発明の効果】本発明によれば、上面が絶縁膜の表面よ
り高い凸状の埋め込みプラグを有しているので、上層の
成膜および加工のプロセスが容易になるとともに、エッ
チ残りによる不良を防止できる。さらに、埋込プラグの
側面が、ほぼコンタクト孔の側面の延長上にあるので、
隣接するコンタクト孔の間の間隔が小さくても、隣接す
るプラグが互いに接触する恐れはなく、集積密度の向上
に有効である。
り高い凸状の埋め込みプラグを有しているので、上層の
成膜および加工のプロセスが容易になるとともに、エッ
チ残りによる不良を防止できる。さらに、埋込プラグの
側面が、ほぼコンタクト孔の側面の延長上にあるので、
隣接するコンタクト孔の間の間隔が小さくても、隣接す
るプラグが互いに接触する恐れはなく、集積密度の向上
に有効である。
【図１】本発明の第１の実施例を示す図。
【図２】従来の技術の問題を示す断面図。
【図３】従来の技術の問題を示す断面図。
【図４】本発明の第１の実施例を示す工程図。
【図５】本発明の第１の実施例を示す工程図。
【図６】本発明の第１の実施例を示す上面図。
【図７】本発明の第２の実施例を示す工程図。
【図８】本発明の第２の実施例を示す工程図。
【図９】本発明の第２の実施例を示す工程図。
【図１０】本発明の第２の実施例を示す断面図。
【図１１】本発明の第２の実施例を示す断面図。
１…Ｓｉ基板、 ２…第１の多結晶Ｓｉ配線、３、１
５、１８、１９…ＳｉＯ2膜、 ４、２０…Ｓｉ3Ｎ4
膜、５、５’…多結晶Ｓｉプラグ、 １７…第２の多
結晶Ｓｉ配線、２２’…下部電極、 ２４…キャパシ
タ絶縁膜、 ２５…上部電極、２６…拡散層、 ２
７…素子分離用ＳｉＯ2。
５、１８、１９…ＳｉＯ2膜、 ４、２０…Ｓｉ3Ｎ4
膜、５、５’…多結晶Ｓｉプラグ、 １７…第２の多
結晶Ｓｉ配線、２２’…下部電極、 ２４…キャパシ
タ絶縁膜、 ２５…上部電極、２６…拡散層、 ２
７…素子分離用ＳｉＯ2。
フロントページの続き (72)発明者 久▲禮▼ 得男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (9)
- 【請求項１】半導体基板の表面上に形成された、開口部
を介して上記半導体基板の表面を露出する絶縁膜と、上
記開口部を充填する導電性物質からなるプラグを具備
し、当該プラグの上面の高さが、上記絶縁膜の表面の高
さより高く、かつ上記プラグの側面が、上記開口部の側
面のほぼ延長上にあることを特徴とする半導体装置。 - 【請求項２】上記開口部の上部の寸法は上記開口部の下
部の寸法より大きく、上記プラグの側面が、上記開口部
の上部の側面のほぼ延長上にあることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】所定の形状を有する導電性膜および当該導
電性膜の側面および上面を選択的に覆う第１の絶縁膜
を、半導体基板の表面上に形成する工程と、第２の絶縁
膜を全面に形成して、隣接する上記第１の絶縁膜間の空
隙を上記第２の絶縁膜によって充填する工程と、上記第
２の絶縁膜および上記第１の絶縁膜を貫通し、上記半導
体基板の表面を露出する開口部を形成する工程と、導電
性物質膜を全面に形成して、上記開口部内を当該導電性
物質膜によって充填する工程と、上記導電性物質膜をエ
ッチして、上記開口部内に形成された上記導電性物質膜
を残し、他の領域上に形成された上記導電性物質膜を除
去する工程と、上記第２の絶縁膜を全面エッチして、上
記隣接する上記第１の絶縁膜間の空隙内に形成された上
記第２の絶縁膜を残し、他の領域上に形成されてある上
記第２の絶縁膜を除去する工程を含むことを特徴とする
半導体装置の製造方法。 - 【請求項４】上記開口部内を上記導電性物質膜によって
充填する工程は、上記導電性物質膜を全面に形成した
後、当該導電性物質膜を全面エッチングすることによっ
て行われることを特徴とする請求項３記載の半導体装置
の製造方法。 - 【請求項５】上記導電性物質膜は多結晶シリコン若しく
は金属からなる膜であることを特徴とす請求項３若しく
は４記載の半導体装置の製造方法。 - 【請求項６】上記導電性膜は多結晶シリコン膜であるこ
とを特徴とす請求項３から５のいずれかに記載の半導体
装置の製造方法。 - 【請求項７】上記第１の絶縁膜は酸化シリコン膜である
ことを特徴とす請求項３から６のいずれかに記載の半導
体装置の製造方法。 - 【請求項８】上記第２の絶縁膜は化学気相成長法によっ
て形成された窒化シリコン膜であることを特徴とす請求
項３から７のいずれかに記載の半導体装置の製造方法。 - 【請求項９】上記第２の絶縁膜を全面エッチする工程
は、ＣＨ2Ｆ2ガスをエッチングガスとする反応性イオン
エッチングによって行われることを特徴とす請求項８記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20802693A JPH0766288A (ja) | 1993-08-23 | 1993-08-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20802693A JPH0766288A (ja) | 1993-08-23 | 1993-08-23 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766288A true JPH0766288A (ja) | 1995-03-10 |
Family
ID=16549449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20802693A Pending JPH0766288A (ja) | 1993-08-23 | 1993-08-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766288A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027595A (ja) * | 2005-07-21 | 2007-02-01 | Toshiba Corp | 集積回路装置の製造方法 |
-
1993
- 1993-08-23 JP JP20802693A patent/JPH0766288A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027595A (ja) * | 2005-07-21 | 2007-02-01 | Toshiba Corp | 集積回路装置の製造方法 |
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