JPH076155A - シングルチップ・マイクロコンピュータ - Google Patents
シングルチップ・マイクロコンピュータInfo
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- JPH076155A JPH076155A JP5143090A JP14309093A JPH076155A JP H076155 A JPH076155 A JP H076155A JP 5143090 A JP5143090 A JP 5143090A JP 14309093 A JP14309093 A JP 14309093A JP H076155 A JPH076155 A JP H076155A
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- clock
- reset
- circuit
- clock signal
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- 230000010355 oscillation Effects 0.000 claims abstract description 70
- 230000004044 response Effects 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Microcomputers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】発振子の故障等に起因するＣＰＵ停止障害を防
止する。 【構成】クロック切替信号１０８を介して一つのクロッ
ク信号を選択し、システム・クロック信号１０９をＣＰ
Ｕに供給するシステム・クロック選択回路９、タイマ・
リセット信号１０５によりリセットされるタイマ４、タ
イマ・リセット信号１０５を出力するタイマ・リセット
・フラグ８、システム・リセット信号１０３及びタイム
・キャリー信号１０６の論理和をフラグ・リセット信号
１０７として出力するＯＲ回路５、メイン・クロック発
振回路３に対し発振制御信号１０４を出力し、フラグ・
リセット信号１０７によりリセットされる発振制御フラ
グ７、並びにクロック切替信号１０８を出力し、フラグ
・リセット信号１０７によりリセットされるクロック切
替フラグ６を備える。メイン・クロック発振回路３の動
作停止時に、サブ・クロック発振回路２に切替えられ
る。
止する。 【構成】クロック切替信号１０８を介して一つのクロッ
ク信号を選択し、システム・クロック信号１０９をＣＰ
Ｕに供給するシステム・クロック選択回路９、タイマ・
リセット信号１０５によりリセットされるタイマ４、タ
イマ・リセット信号１０５を出力するタイマ・リセット
・フラグ８、システム・リセット信号１０３及びタイム
・キャリー信号１０６の論理和をフラグ・リセット信号
１０７として出力するＯＲ回路５、メイン・クロック発
振回路３に対し発振制御信号１０４を出力し、フラグ・
リセット信号１０７によりリセットされる発振制御フラ
グ７、並びにクロック切替信号１０８を出力し、フラグ
・リセット信号１０７によりリセットされるクロック切
替フラグ６を備える。メイン・クロック発振回路３の動
作停止時に、サブ・クロック発振回路２に切替えられ
る。
Description
【０００１】
【産業上の利用分野】本発明はシングルチップ・マイク
ロコンピュータに関する。
ロコンピュータに関する。
【０００２】
【従来の技術】近年のシングルチップ・マイクロコンピ
ュータに対して求められる性能の一つに消費電力の低減
が挙げられる。この低消費電力を実現する手段の１例と
して、高速動作用のメイン・システム・クロック信号
と、低速動作用のサブ・システム・クロック信号とを発
生する二つの発振回路を用いる方法がある。この方法に
おいては、高速動作が必要となる場合においてのみメイ
ン・クロック発振回路を起動して、高速クロック信号に
より中央処理装置（以下、ＣＰＵと云う）を動作させ、
また、逆に低速のクロック信号でも動作可能な場合に
は、消費電力の大きいメイン・クロック発振回路を停止
させて、消費電力の少ないサブ・クロック発振回路を起
動して、低速クロック信号によりＣＰＵを動作させるよ
うにしている。
ュータに対して求められる性能の一つに消費電力の低減
が挙げられる。この低消費電力を実現する手段の１例と
して、高速動作用のメイン・システム・クロック信号
と、低速動作用のサブ・システム・クロック信号とを発
生する二つの発振回路を用いる方法がある。この方法に
おいては、高速動作が必要となる場合においてのみメイ
ン・クロック発振回路を起動して、高速クロック信号に
より中央処理装置（以下、ＣＰＵと云う）を動作させ、
また、逆に低速のクロック信号でも動作可能な場合に
は、消費電力の大きいメイン・クロック発振回路を停止
させて、消費電力の少ないサブ・クロック発振回路を起
動して、低速クロック信号によりＣＰＵを動作させるよ
うにしている。
【０００３】図２は、従来のシングルチップ・マイクロ
コンピュータの１例を示すブロック図である。図２に示
されるように、当該シングルチップ・マイクロコンピュ
ータ１０は、内部バス２０１に対応して、クロック発振
回路１１と、ＣＰＵ１２と、リセット制御回路１３と、
メモリ１４と、周辺回路１５とを備えて構成される。
コンピュータの１例を示すブロック図である。図２に示
されるように、当該シングルチップ・マイクロコンピュ
ータ１０は、内部バス２０１に対応して、クロック発振
回路１１と、ＣＰＵ１２と、リセット制御回路１３と、
メモリ１４と、周辺回路１５とを備えて構成される。
【０００４】図２において、クロック発生回路１１にお
いては、外部端子３１、３２、３３および３４に所定の
発振子を接続することにより、当該発振子の固有周波数
に対応するシステム・クロック１０８が生成され、当該
システム・クロック信号１０８は、それぞれＣＰＵ１
２、メモリ１４および周辺回路１５に対して供給され
る。ＣＰＵ１２においては、メモリ１４より読出される
プログラムによる命令が実行されるとともに、処理デー
タが出力されて当該メモリ１４に格納される。また、リ
セット制御回路１３からはシステム・リセット信号１０
３が出力されて、クロック発振回路１１、ＣＰＵ１２、
メモリ１４および周辺回路１５に供給され、これによ
り、これらのクロック発振回路１１、ＣＰＵ１２、メモ
リ１４および周辺回路１５におけるシステムの初期状態
が設定される。このシステム・リセット信号１０３は、
シングルチップ・マイクロコンピュータのシステム起動
時において、一時的に“１”レベルとなり、これによ
り、クロック発振回路１１、ＣＰＵ１２、メモリ１４お
よび周辺回路１５は初期状態にリセットされる。
いては、外部端子３１、３２、３３および３４に所定の
発振子を接続することにより、当該発振子の固有周波数
に対応するシステム・クロック１０８が生成され、当該
システム・クロック信号１０８は、それぞれＣＰＵ１
２、メモリ１４および周辺回路１５に対して供給され
る。ＣＰＵ１２においては、メモリ１４より読出される
プログラムによる命令が実行されるとともに、処理デー
タが出力されて当該メモリ１４に格納される。また、リ
セット制御回路１３からはシステム・リセット信号１０
３が出力されて、クロック発振回路１１、ＣＰＵ１２、
メモリ１４および周辺回路１５に供給され、これによ
り、これらのクロック発振回路１１、ＣＰＵ１２、メモ
リ１４および周辺回路１５におけるシステムの初期状態
が設定される。このシステム・リセット信号１０３は、
シングルチップ・マイクロコンピュータのシステム起動
時において、一時的に“１”レベルとなり、これによ
り、クロック発振回路１１、ＣＰＵ１２、メモリ１４お
よび周辺回路１５は初期状態にリセットされる。
【０００５】図３は、図２におけるクロック発振回路１
１の内部構成を示すブロック図である。図３に示される
ように、当該クロック発振回路１１は、内部バス２０１
に対応して、サブ・クロック発振回路２と、メイン・ク
ロック発振回路３と、クロック切替フラグ６と、発振制
御フラグ７と、システム・クロック切替回路９とを備え
て構成される。
１の内部構成を示すブロック図である。図３に示される
ように、当該クロック発振回路１１は、内部バス２０１
に対応して、サブ・クロック発振回路２と、メイン・ク
ロック発振回路３と、クロック切替フラグ６と、発振制
御フラグ７と、システム・クロック切替回路９とを備え
て構成される。
【０００６】図３において、発振制御フラグ７において
は、図２におけるＣＰＵ１２により実行される命令によ
り、内部バス２０１を介して入力されるデータが格納さ
れるとともに、発振制御信号１０４が出力されて、メイ
ン・クロック発振回路３に供給される。また、リセット
制御回路より出力されるシステム・リセット信号１０３
が“１”レベルになるとリセットされ、発振制御信号１
０４は“０”レベルにリセットされる。メイン・クロッ
ク発振回路３においては、外部端子３３および３４にメ
イン・クロック発振子を接続することにより、当該メイ
ン・クロック発振子の固有周波数に対応するメイン・ク
ロック発振回路が形成され、発振制御フラグ７より供給
される発振制御信号１０４が“１”レベルになる時点に
おいて発振が開始される。このメイン・クロック発生回
路３より出力されるメイン・クロック信号１０２は、シ
ステム・クロック切替回路９に供給される。
は、図２におけるＣＰＵ１２により実行される命令によ
り、内部バス２０１を介して入力されるデータが格納さ
れるとともに、発振制御信号１０４が出力されて、メイ
ン・クロック発振回路３に供給される。また、リセット
制御回路より出力されるシステム・リセット信号１０３
が“１”レベルになるとリセットされ、発振制御信号１
０４は“０”レベルにリセットされる。メイン・クロッ
ク発振回路３においては、外部端子３３および３４にメ
イン・クロック発振子を接続することにより、当該メイ
ン・クロック発振子の固有周波数に対応するメイン・ク
ロック発振回路が形成され、発振制御フラグ７より供給
される発振制御信号１０４が“１”レベルになる時点に
おいて発振が開始される。このメイン・クロック発生回
路３より出力されるメイン・クロック信号１０２は、シ
ステム・クロック切替回路９に供給される。
【０００７】クロック切替フラグ６においては、ＣＰＵ
１２において実行される命令により、内部バス２０１を
介して入力されるデータが格納されるとともに、クロッ
ク切替信号１０４が出力されて、システム・クロック切
替回路９に供給される。また、クロック切替フラグ６
は、リセット制御回路１３より送られてくるシステム・
リセット信号１０３が“１”レベルになるとリセットさ
れ、これにより、出力されるクロック切替信号１０７も
“０”レベルにリセットされる。
１２において実行される命令により、内部バス２０１を
介して入力されるデータが格納されるとともに、クロッ
ク切替信号１０４が出力されて、システム・クロック切
替回路９に供給される。また、クロック切替フラグ６
は、リセット制御回路１３より送られてくるシステム・
リセット信号１０３が“１”レベルになるとリセットさ
れ、これにより、出力されるクロック切替信号１０７も
“０”レベルにリセットされる。
【０００８】システム・クロック切替回路９において
は、サブ・クロック信号１０１およびメイン・クロック
信号１０２の入力に対応して、クロック切替フラグ６よ
り入力されるクロック切替信号１０７を介して、その内
の何れか一方のクロック信号が選択されてシステム・ク
ロック信号１０８として出力され、前述のように、ＣＰ
Ｕ１２、リセット制御回路１３、メモリ１４および周辺
回路１５に供給される。この場合、クロック切替信号１
０７が“０”レベルの時にはサブ・クロック信号１０１
が選択され、またクロック切替信号１０７が“１”レベ
ルの時にはメイン・クロック信号１０２が選択される。
なお、通常は、システム・クロック切替回路９において
は、システム・クロック信号の切替時にハザードが生じ
ないように、同期回路が内蔵されている。
は、サブ・クロック信号１０１およびメイン・クロック
信号１０２の入力に対応して、クロック切替フラグ６よ
り入力されるクロック切替信号１０７を介して、その内
の何れか一方のクロック信号が選択されてシステム・ク
ロック信号１０８として出力され、前述のように、ＣＰ
Ｕ１２、リセット制御回路１３、メモリ１４および周辺
回路１５に供給される。この場合、クロック切替信号１
０７が“０”レベルの時にはサブ・クロック信号１０１
が選択され、またクロック切替信号１０７が“１”レベ
ルの時にはメイン・クロック信号１０２が選択される。
なお、通常は、システム・クロック切替回路９において
は、システム・クロック信号の切替時にハザードが生じ
ないように、同期回路が内蔵されている。
【０００９】次に、システム起動時およびシステム・ク
ロック切替時における動作について説明する。
ロック切替時における動作について説明する。
【００１０】システム起動時においては、システム・リ
セット信号１０３が一時的に“１”レベルに設定され
る。これにより、発振制御フラグ７およびクロック切替
フラグ６がリセットされ、発振制御信号１０４およびク
ロック切替信号１０７は、それぞれ“０”レベルにな
る。従って、メイン・クロック発振回路３の発振動作は
停止され、システム・クロック切替回路９においては、
サブ・クロック発振回路２より出力されるサブ・クロッ
ク信号１０１が選択されて、システム・クロック信号１
０８として出力され、それぞれＣＰＵ１２、リセット制
御回路１３、メモリ１４および周辺回路１５に供給され
る。即ち、システムの起動直後においては、メイン・ク
ロック発振回路３の動作は停止状態となり、システム・
クロック信号１０８としては、サブ・クロック信号１０
１が選択されており、消費電力の少ない低速動作状態に
規制されている。
セット信号１０３が一時的に“１”レベルに設定され
る。これにより、発振制御フラグ７およびクロック切替
フラグ６がリセットされ、発振制御信号１０４およびク
ロック切替信号１０７は、それぞれ“０”レベルにな
る。従って、メイン・クロック発振回路３の発振動作は
停止され、システム・クロック切替回路９においては、
サブ・クロック発振回路２より出力されるサブ・クロッ
ク信号１０１が選択されて、システム・クロック信号１
０８として出力され、それぞれＣＰＵ１２、リセット制
御回路１３、メモリ１４および周辺回路１５に供給され
る。即ち、システムの起動直後においては、メイン・ク
ロック発振回路３の動作は停止状態となり、システム・
クロック信号１０８としては、サブ・クロック信号１０
１が選択されており、消費電力の少ない低速動作状態に
規制されている。
【００１１】この動作状態において、システム・クロッ
ク信号１０８として、サブ・クロック信号１０１からメ
イン・クロック信号１０２に切替える場合には、先ずＣ
ＰＵ１２において命令が実行され、発振制御フラグ７に
“１”レベルが設定されて、発振制御信号１０４が
“１”レベルとなり、これにより、メイン・クロック発
振回路３の発振が開始されて、メイン・クロック信号１
０２が生成される。次に、ＣＰＵ１２において実行され
る命令により、クロック切替フラグ７に“１”レベルが
設定され、これによりクロック切替信号１０７は“１”
レベルとなり、システム・クロック切替回路９において
は、メイン・クロック信号１０２が選択されて、システ
ム・クロック信号１０８として出力される。このメイン
・クロック信号１０８によるシステム・クロック信号１
０８が、ＣＰＵ１２、リセット制御回路１３、メモリ１
４および周辺回路１５に供給されることにより、当該シ
ングルチップ・マイクロコンピュータは高速動作状態と
なる。
ク信号１０８として、サブ・クロック信号１０１からメ
イン・クロック信号１０２に切替える場合には、先ずＣ
ＰＵ１２において命令が実行され、発振制御フラグ７に
“１”レベルが設定されて、発振制御信号１０４が
“１”レベルとなり、これにより、メイン・クロック発
振回路３の発振が開始されて、メイン・クロック信号１
０２が生成される。次に、ＣＰＵ１２において実行され
る命令により、クロック切替フラグ７に“１”レベルが
設定され、これによりクロック切替信号１０７は“１”
レベルとなり、システム・クロック切替回路９において
は、メイン・クロック信号１０２が選択されて、システ
ム・クロック信号１０８として出力される。このメイン
・クロック信号１０８によるシステム・クロック信号１
０８が、ＣＰＵ１２、リセット制御回路１３、メモリ１
４および周辺回路１５に供給されることにより、当該シ
ングルチップ・マイクロコンピュータは高速動作状態と
なる。
【００１２】次に、システム・クロック信号１０８をメ
イン・クロック信号１０２からサブ・クロック信号１０
１に切替える場合には、先ずＣＰＵ１２において命令が
実行され、クロック切替フラグ６に“０”レベルが設定
されて、これによりクロック切替信号１０７は“０”レ
ベルとなり、システム・クロック切替回路９において
は、サブ・クロック信号１０１が選択されて、システム
・クロック信号１０８として出力される。このサブ・ク
ロック信号１０１によるシステム・クロック信号１０８
が、ＣＰＵ１２、リセット制御回路１３、メモリ１４お
よび周辺回路１５に供給されることにより、当該シング
ルチップ・マイクロコンピュータは低速動作状態とな
る。更に、ＣＰＵ１２において命令が実行されて、発振
制御フラグ７に“０”レベルが設定されると、発振制御
信号１０４は“０”レベルとなり、メイン・クロック発
振回路３の発振動作は停止され、消費電力が低減され
る。
イン・クロック信号１０２からサブ・クロック信号１０
１に切替える場合には、先ずＣＰＵ１２において命令が
実行され、クロック切替フラグ６に“０”レベルが設定
されて、これによりクロック切替信号１０７は“０”レ
ベルとなり、システム・クロック切替回路９において
は、サブ・クロック信号１０１が選択されて、システム
・クロック信号１０８として出力される。このサブ・ク
ロック信号１０１によるシステム・クロック信号１０８
が、ＣＰＵ１２、リセット制御回路１３、メモリ１４お
よび周辺回路１５に供給されることにより、当該シング
ルチップ・マイクロコンピュータは低速動作状態とな
る。更に、ＣＰＵ１２において命令が実行されて、発振
制御フラグ７に“０”レベルが設定されると、発振制御
信号１０４は“０”レベルとなり、メイン・クロック発
振回路３の発振動作は停止され、消費電力が低減され
る。
【００１３】
【発明が解決しようとする課題】上述した従来のシング
ルチップ・マイクロコンピュータにおいては、システム
・クロック信号を、サブ・クロック信号からメイン・ク
ロック信号に切替えた場合に、メイン・クロック発振回
路において、メイン・クロック発振子の故障等の原因に
より、メイン・クロック信号が生成されないという状態
においては、ＣＰＵにシステム・クロック信号が供給さ
れない異常事態となり、シングルチップ・マイクロコン
ピュータのシステムが復帰不能状態に陥ってしまうとい
う欠点がある。
ルチップ・マイクロコンピュータにおいては、システム
・クロック信号を、サブ・クロック信号からメイン・ク
ロック信号に切替えた場合に、メイン・クロック発振回
路において、メイン・クロック発振子の故障等の原因に
より、メイン・クロック信号が生成されないという状態
においては、ＣＰＵにシステム・クロック信号が供給さ
れない異常事態となり、シングルチップ・マイクロコン
ピュータのシステムが復帰不能状態に陥ってしまうとい
う欠点がある。
【００１４】
【課題を解決するための手段】本発明のシングルチップ
・マイクロコンピュータは、発振周波数の異なる少なく
とも２個以上の複数のクロック信号供給源と、前記複数
のクロック信号供給源より出力されるクロック信号を受
けて、所定のクロック切替信号を介してその内の一つの
クロック信号を選択し、システム・クロック信号として
ＣＰＵに供給するシステム・クロック選択回路と、前記
複数のクロック信号供給源に含まれているクロック信号
供給源の内の、システム起動時において稼働する特定の
クロック信号供給源より出力されるクロック信号をカウ
ントしてタイム・キャリー信号を出力するとともに、所
定のタイマ・リセット信号を介してリセットされるタイ
マと、ＣＰＵにおける命令の実行を受けて、前記タイマ
・リセット信号を出力するタイマ・リセット・フラグ
と、所定のシステム・リセット信号ならびに前記タイム
・キャリー信号を受けて、これらの両信号の論理和をフ
ラグ・リセット信号として出力する論理回路と、ＣＰＵ
における命令の実行を受けて、前記特定のクロック信号
供給源以外のクロック信号供給源に対して発振制御信号
を出力するとともに、前記フラグ・リセット信号により
リセットされる発振制御フラグと、ＣＰＵにおける命令
の実行を受けて、前記クロック切替信号を出力するとと
もに、前記フラグ・リセット信号によりリセットされる
クロック切替フラグと、を少なくとも備えて構成される
クロック発生回路を内蔵し、前記特定のクロック供給源
以外のクロック供給源の動作停止時に、前記システム・
クロック選択回路および前記発振制御フラグの動作を介
して、クロック信号供給源を前記特定のクロック信号供
給源に切替えることを特徴としている。
・マイクロコンピュータは、発振周波数の異なる少なく
とも２個以上の複数のクロック信号供給源と、前記複数
のクロック信号供給源より出力されるクロック信号を受
けて、所定のクロック切替信号を介してその内の一つの
クロック信号を選択し、システム・クロック信号として
ＣＰＵに供給するシステム・クロック選択回路と、前記
複数のクロック信号供給源に含まれているクロック信号
供給源の内の、システム起動時において稼働する特定の
クロック信号供給源より出力されるクロック信号をカウ
ントしてタイム・キャリー信号を出力するとともに、所
定のタイマ・リセット信号を介してリセットされるタイ
マと、ＣＰＵにおける命令の実行を受けて、前記タイマ
・リセット信号を出力するタイマ・リセット・フラグ
と、所定のシステム・リセット信号ならびに前記タイム
・キャリー信号を受けて、これらの両信号の論理和をフ
ラグ・リセット信号として出力する論理回路と、ＣＰＵ
における命令の実行を受けて、前記特定のクロック信号
供給源以外のクロック信号供給源に対して発振制御信号
を出力するとともに、前記フラグ・リセット信号により
リセットされる発振制御フラグと、ＣＰＵにおける命令
の実行を受けて、前記クロック切替信号を出力するとと
もに、前記フラグ・リセット信号によりリセットされる
クロック切替フラグと、を少なくとも備えて構成される
クロック発生回路を内蔵し、前記特定のクロック供給源
以外のクロック供給源の動作停止時に、前記システム・
クロック選択回路および前記発振制御フラグの動作を介
して、クロック信号供給源を前記特定のクロック信号供
給源に切替えることを特徴としている。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１６】図１は本発明の一実施例におけるクロック
発生回路を示すブロック図である。図１に示されるよう
に、本実施例におけるクロック発生回路１は、内部バス
２０１に対応して、サブ・クロック発振回路２と、メイ
ン・クロック発振回路３と、タイマ４と、ＯＲ回路５
と、クロック切替フラグ６と、発振制御フラグ７と、タ
イマ・リセット・フラグ８と、システム・クロック切替
回路９とを備えて構成される。なお、本発明のシングル
チップ・マイクロコンピュータ全体のブロック図として
は、図２を参照するものとする。
発生回路を示すブロック図である。図１に示されるよう
に、本実施例におけるクロック発生回路１は、内部バス
２０１に対応して、サブ・クロック発振回路２と、メイ
ン・クロック発振回路３と、タイマ４と、ＯＲ回路５
と、クロック切替フラグ６と、発振制御フラグ７と、タ
イマ・リセット・フラグ８と、システム・クロック切替
回路９とを備えて構成される。なお、本発明のシングル
チップ・マイクロコンピュータ全体のブロック図として
は、図２を参照するものとする。
【００１７】図１と図３との対比により明らかなよう
に、本実施例におけるクロック発生回路と、従来例にお
けるクロック発生回路との相違点は、本実施例において
は、新たに、タイマ４、ＯＲ回路５およびタイマ・リセ
ット・フラグ８が付加されている点と、発振制御フラグ
７およびクロック切替フラグ６に対して入力されるシス
テム・リセット信号１０３が、フラグ・リセット信号１
０７に変更されている点である。また、図１に示される
ように、タイマ４に対するクロック信号入力としては、
サブ・クロック発振回路２より出力されるサブ・クロッ
ク信号１０１が入力されており、ＯＲ回路５に対する入
力としては、タイマ４より出力されるタイマ・キャリー
信号１０６と、リセット制御回路１３より出力されるシ
ステム・リセット信号１０３とが入力されている。前述
のフラグ・リセット信号１０７は、このＯＲ回路５にお
ける、タイマ・キャリー信号１０６とシステム・リセッ
ト信号１０３との論理和出力である。
に、本実施例におけるクロック発生回路と、従来例にお
けるクロック発生回路との相違点は、本実施例において
は、新たに、タイマ４、ＯＲ回路５およびタイマ・リセ
ット・フラグ８が付加されている点と、発振制御フラグ
７およびクロック切替フラグ６に対して入力されるシス
テム・リセット信号１０３が、フラグ・リセット信号１
０７に変更されている点である。また、図１に示される
ように、タイマ４に対するクロック信号入力としては、
サブ・クロック発振回路２より出力されるサブ・クロッ
ク信号１０１が入力されており、ＯＲ回路５に対する入
力としては、タイマ４より出力されるタイマ・キャリー
信号１０６と、リセット制御回路１３より出力されるシ
ステム・リセット信号１０３とが入力されている。前述
のフラグ・リセット信号１０７は、このＯＲ回路５にお
ける、タイマ・キャリー信号１０６とシステム・リセッ
ト信号１０３との論理和出力である。
【００１８】図１において、サブ・クロック発振回路
２、メイン・クロック発振回路３、クロック切替フラグ
６、発振制御フラグ７およびシステム・クロック切替回
路９等の動作については、前述の従来例の場合と同様で
あり、これらの具体的な動作については、前述の説明と
重複するために説明を省略する。新たに付加されたタイ
マ４は、サブ・クロック信号１０１のクロック数をカウ
ントするバイナリ・カウンタにより形成されており、Ｃ
ＰＵ１２において命令が実行されて、タイマ・リセット
・フラグ８に“１”レベルが設定されると、タイマ・リ
セット１０５が“１”レベルとなり、当該タイマ４のカ
ウント値が０にリセットされる。また、サブ・クロック
信号１０１のクロック数のカウント値がオーバ・フロー
すると、その時点においてタイマ・キャリー信号１０６
が出力されてＯＲ回路５に入力される。タイマ・リセッ
ト・フラグ８より出力されるタイマ・リセット信号１０
５は、ＣＰＵ１２により“１”レベルが設定された時点
においてのみ、一時的に“１”レベルに設定されて出力
されるが、通常の時間帯においては“０”レベルにリセ
ットされている。タイマ４より出力されるタイマ・キャ
リー信号１０６は、タイマ４がオーバフローした時にお
いてのみ一時的に“１”レベルとなるが、通常く“０”
レベルの状態のままである。
２、メイン・クロック発振回路３、クロック切替フラグ
６、発振制御フラグ７およびシステム・クロック切替回
路９等の動作については、前述の従来例の場合と同様で
あり、これらの具体的な動作については、前述の説明と
重複するために説明を省略する。新たに付加されたタイ
マ４は、サブ・クロック信号１０１のクロック数をカウ
ントするバイナリ・カウンタにより形成されており、Ｃ
ＰＵ１２において命令が実行されて、タイマ・リセット
・フラグ８に“１”レベルが設定されると、タイマ・リ
セット１０５が“１”レベルとなり、当該タイマ４のカ
ウント値が０にリセットされる。また、サブ・クロック
信号１０１のクロック数のカウント値がオーバ・フロー
すると、その時点においてタイマ・キャリー信号１０６
が出力されてＯＲ回路５に入力される。タイマ・リセッ
ト・フラグ８より出力されるタイマ・リセット信号１０
５は、ＣＰＵ１２により“１”レベルが設定された時点
においてのみ、一時的に“１”レベルに設定されて出力
されるが、通常の時間帯においては“０”レベルにリセ
ットされている。タイマ４より出力されるタイマ・キャ
リー信号１０６は、タイマ４がオーバフローした時にお
いてのみ一時的に“１”レベルとなるが、通常く“０”
レベルの状態のままである。
【００１９】ＯＲ回路５においては、リセット制御回路
１３より出力されるシステム・リセット信号１０３が
“１”レベルになるか、またはタイマ・キャリー信号１
０６が“１”レベルになると、フラグ・リセット信号１
０７として“１”レベルが出力されて、クロック切替フ
ラグ６および発振制御フラグ７に入力される。このフラ
グ・リセット信号１０７が“１”レベルで出力される
と、発振制御フラグ７およびクロック切替フラグ６は共
にリセットされ、発振制御フラグ７およびクロック切替
フラグ６より、それぞれ出力される発振制御信号１０４
およびクロック切替信号１０８は“０”レベルにリセッ
トされる。
１３より出力されるシステム・リセット信号１０３が
“１”レベルになるか、またはタイマ・キャリー信号１
０６が“１”レベルになると、フラグ・リセット信号１
０７として“１”レベルが出力されて、クロック切替フ
ラグ６および発振制御フラグ７に入力される。このフラ
グ・リセット信号１０７が“１”レベルで出力される
と、発振制御フラグ７およびクロック切替フラグ６は共
にリセットされ、発振制御フラグ７およびクロック切替
フラグ６より、それぞれ出力される発振制御信号１０４
およびクロック切替信号１０８は“０”レベルにリセッ
トされる。
【００２０】以下において、システム・クロック信号１
０９が正常にＣＰＵ１２に供給されている場合の動作に
ついて説明する。タイマ４は、タイマ４よりタイマ・キ
ャリー信号１０６が出力される以前の段階において、Ｃ
ＰＵ１２によって、定期的に“１”レベルに設定される
タイマ・リセット・フラグ８より出力されるタイマ・リ
セット信号１０５を介してリセットされる。従って、シ
ステム・クロック信号１０９として、サブ・クロック信
号１０１と、メイン・クロック信号１０２の何れのクロ
ック信号を選択するかの設定は、ＣＰＵ１２のクロック
切替フラグ６および発振制御フラグ７に対する制御操作
により任意に実行される。
０９が正常にＣＰＵ１２に供給されている場合の動作に
ついて説明する。タイマ４は、タイマ４よりタイマ・キ
ャリー信号１０６が出力される以前の段階において、Ｃ
ＰＵ１２によって、定期的に“１”レベルに設定される
タイマ・リセット・フラグ８より出力されるタイマ・リ
セット信号１０５を介してリセットされる。従って、シ
ステム・クロック信号１０９として、サブ・クロック信
号１０１と、メイン・クロック信号１０２の何れのクロ
ック信号を選択するかの設定は、ＣＰＵ１２のクロック
切替フラグ６および発振制御フラグ７に対する制御操作
により任意に実行される。
【００２１】次に、システム・クロック信号１０９とし
て、メイン・クロック信号１０２が選択された場合に、
メイン・クロック信号１０２がメイン・クロック発振回
路３より供給されない状態における動作について説明す
る。システム・クロック信号１０９にメイン・クロック
信号１０２が選択された場合には、メイン・クロック信
号発振回路３においてメイン・クロック信号１０２が生
成されない事態においては、ＣＰＵ１２にシステム・ク
ロック信号１０９が供給されないために、ＣＰＵ１２の
動作は停止される。ＣＰＵ１２の動作が停止されると、
タイマ・リセット・フラグ８よりは、タイマ・リセット
信号１０５がタイマ５に入力されなくなり、これによ
り、タイマ４はリセットされない状態となる。このため
に、当該タイマ回路４からはタイマ・キャリー信号１０
６が随時出力されて、ＯＲ回路５に入力される。これに
よりＯＲ回路５から出力されるフラグ・リセット信号１
０７は、常時“１”レベルとなって出力され、クロック
切替フラグ６および発振制御フラグ７に入力される。こ
の“１”レベルのフラグ・リセット信号１０７により、
クロック切替フラグ６および発振制御フラグ７は共にリ
セットされ、これらのフラグより出力されるクロック切
替信号１０８および発振制御信号１０４も、それぞれ
“０”レベルにリセットされる。従って、メイン・クロ
ック発振回路３の発振動作は停止され、システム・クロ
ック切替回路９においては、サブ・クロック信号１０１
が選択されて、システム・クロック信号１０９として出
力され、ＣＰＵ１２等に供給される。これにより、ＣＰ
Ｕ１２等における動作が再開されて命令処理が継続実行
される。
て、メイン・クロック信号１０２が選択された場合に、
メイン・クロック信号１０２がメイン・クロック発振回
路３より供給されない状態における動作について説明す
る。システム・クロック信号１０９にメイン・クロック
信号１０２が選択された場合には、メイン・クロック信
号発振回路３においてメイン・クロック信号１０２が生
成されない事態においては、ＣＰＵ１２にシステム・ク
ロック信号１０９が供給されないために、ＣＰＵ１２の
動作は停止される。ＣＰＵ１２の動作が停止されると、
タイマ・リセット・フラグ８よりは、タイマ・リセット
信号１０５がタイマ５に入力されなくなり、これによ
り、タイマ４はリセットされない状態となる。このため
に、当該タイマ回路４からはタイマ・キャリー信号１０
６が随時出力されて、ＯＲ回路５に入力される。これに
よりＯＲ回路５から出力されるフラグ・リセット信号１
０７は、常時“１”レベルとなって出力され、クロック
切替フラグ６および発振制御フラグ７に入力される。こ
の“１”レベルのフラグ・リセット信号１０７により、
クロック切替フラグ６および発振制御フラグ７は共にリ
セットされ、これらのフラグより出力されるクロック切
替信号１０８および発振制御信号１０４も、それぞれ
“０”レベルにリセットされる。従って、メイン・クロ
ック発振回路３の発振動作は停止され、システム・クロ
ック切替回路９においては、サブ・クロック信号１０１
が選択されて、システム・クロック信号１０９として出
力され、ＣＰＵ１２等に供給される。これにより、ＣＰ
Ｕ１２等における動作が再開されて命令処理が継続実行
される。
【００２２】
【発明の効果】以上説明したように、本発明は、メイン
・クロック信号をシステム・クロック信号とするシステ
ム稼働時における、メイン・クロック発振回路の動作停
止障害に対応して、ＣＰＵの命令によりリセットされ、
サブ・クロック信号のクロック数をカウントするタイマ
を設け、当該タイマより出力されるタイマ・キャリー信
号により、ＣＰＵに供給されるシステム・クロック信号
の選択を指定するクロック切替フラグと、メイン・クロ
ック信号発振回路の動作を制御する発振制御フラグとを
リセットすることにより、自動的にシステム・クロック
信号をサブ・クロック信号に切替えて、ＣＰＵの復帰不
能状態を回避することができるという効果がある。
・クロック信号をシステム・クロック信号とするシステ
ム稼働時における、メイン・クロック発振回路の動作停
止障害に対応して、ＣＰＵの命令によりリセットされ、
サブ・クロック信号のクロック数をカウントするタイマ
を設け、当該タイマより出力されるタイマ・キャリー信
号により、ＣＰＵに供給されるシステム・クロック信号
の選択を指定するクロック切替フラグと、メイン・クロ
ック信号発振回路の動作を制御する発振制御フラグとを
リセットすることにより、自動的にシステム・クロック
信号をサブ・クロック信号に切替えて、ＣＰＵの復帰不
能状態を回避することができるという効果がある。
【図１】本発明の一実施例におけるクロック発生回路を
示すブロック図である。
示すブロック図である。
【図２】シングルチップ・マイクロコンピュータを示す
ブロック図である。
ブロック図である。
【図３】従来例におけるクロック発生回路を示すブロッ
ク図である。
ク図である。
１、１１ クロック発生回路 ２ サブ・クロック発振回路 ３ メイン・クロック発振回路 ４ タイマ ５ ＯＲ回路 ６ クロック切替フラグ ７ 発振制御フラグ ８ タイマ・リセット・フラグ ９ システム・クロック切替回路 １２ ＣＰＵ １３ リセット制御回路 １４ メモリ １５ 周辺回路
Claims (1)
- 【請求項１】 発振周波数の異なる少なくとも２個以上
の複数のクロック信号供給源と、 前記複数のクロック信号供給源より出力されるクロック
信号を受けて、所定のクロック切替信号を介してその内
の一つのクロック信号を選択し、システム・クロック信
号としてＣＰＵに供給するシステム・クロック選択回路
と、 前記複数のクロック信号供給源に含まれているクロック
信号供給源の内の、システム起動時において稼働する特
定のクロック信号供給源より出力されるクロック信号を
カウントしてタイム・キャリー信号を出力するととも
に、所定のタイマ・リセット信号を介してリセットされ
るタイマと、 ＣＰＵにおける命令の実行を受けて、前記タイマ・リセ
ット信号を出力するタイマ・リセット・フラグと、 所定のシステム・リセット信号ならびに前記タイム・キ
ャリー信号を受けて、これらの両信号の論理和をフラグ
・リセット信号として出力する論理回路と、 ＣＰＵにおける命令の実行を受けて、前記特定のクロッ
ク信号供給源以外のクロック信号供給源に対して発振制
御信号を出力するとともに、前記フラグ・リセット信号
によりリセットされる発振制御フラグと、 ＣＰＵにおける命令の実行を受けて、前記クロック切替
信号を出力するとともに、前記フラグ・リセット信号に
よりリセットされるクロック切替フラグと、 を少なくとも備えて構成されるクロック発生回路を内蔵
し、前記特定のクロック供給源以外のクロック供給源の
動作停止時に、前記システム・クロック選択回路および
前記発振制御フラグの動作を介して、クロック信号供給
源を前記特定のクロック信号供給源に切替えることを特
徴とするシングルチップ・マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143090A JPH076155A (ja) | 1993-06-15 | 1993-06-15 | シングルチップ・マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143090A JPH076155A (ja) | 1993-06-15 | 1993-06-15 | シングルチップ・マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH076155A true JPH076155A (ja) | 1995-01-10 |
Family
ID=15330683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5143090A Pending JPH076155A (ja) | 1993-06-15 | 1993-06-15 | シングルチップ・マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH076155A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6085319A (en) * | 1998-02-03 | 2000-07-04 | Mitsubishi Electric System Lsi | Microcomputer reset apparatus and method |
| US6670839B2 (en) | 2001-09-18 | 2003-12-30 | Nec Electronics Corporation | Clock monitoring apparatus |
| US6694452B1 (en) | 1998-12-25 | 2004-02-17 | Nec Electronics Corporation | Data processor and method of processing data |
| US7529961B2 (en) | 2004-12-16 | 2009-05-05 | Nec Electronics Corporation | Semiconductor device with clock failure detection circuitry |
| WO2023022022A1 (ja) * | 2021-08-16 | 2023-02-23 | ローム株式会社 | 半導体装置、車載装置 |
-
1993
- 1993-06-15 JP JP5143090A patent/JPH076155A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6085319A (en) * | 1998-02-03 | 2000-07-04 | Mitsubishi Electric System Lsi | Microcomputer reset apparatus and method |
| US6694452B1 (en) | 1998-12-25 | 2004-02-17 | Nec Electronics Corporation | Data processor and method of processing data |
| US6670839B2 (en) | 2001-09-18 | 2003-12-30 | Nec Electronics Corporation | Clock monitoring apparatus |
| US6943590B2 (en) | 2001-09-18 | 2005-09-13 | Nec Corporation | Clock monitoring apparatus |
| US7529961B2 (en) | 2004-12-16 | 2009-05-05 | Nec Electronics Corporation | Semiconductor device with clock failure detection circuitry |
| WO2023022022A1 (ja) * | 2021-08-16 | 2023-02-23 | ローム株式会社 | 半導体装置、車載装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000111 |